KR102042834B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 전력 반도체 소자의 제조방법은 기판 내에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역을 형성하는 제 1 단계; 상기 제 1 도전형의 플로팅 영역의 가장자리에 대응되는 영역을 오픈하는 하드마스크 패턴을 형성하는 제 2 단계; 상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 식각하되 상기 플로팅 영역을 노출시키지 않는 제 1 깊이까지 식각하여 제 1 트렌치를 형성하는 제 3 단계; 상기 하드마스크 패턴을 임플란트(implant) 마스크로 이용하여 상기 제 1 트렌치 주변에 제 2 도전형의 불순물을 주입하는 제 4 단계; 상기 제 1 트렌치 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계; 상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 추가로 식각하되 상기 플로팅 영역을 노출시키는 제 2 깊이까지 식각하여 제 2 트렌치를 형성하는 제 6 단계; 및 상기 제 2 트렌치 내에 게이트 물질을 충전하여 트렌치 게이트를 형성하는 제 7 단계; 를 포함한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 네거티브 커패시턴스에 의한 영향을 최소화하여 안정적인 소자 동작을 구현할 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 게이트 및 제 2 트렌치 게이트; 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역; 상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 제 1 도전형의 플로팅 영역이 위치하는 방향과 반대방향에 각각 배치된 제 1 도전형의 바디 영역; 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역; 및 상기 기판 내에서 상기 제 1 도전형의 플로팅 영역 및 제 1 도전형의 바디 영역 사이를 포함하는 영역에 걸쳐 배치되는 제 2 도전형의 드리프트 영역;을 포함하며, 상기 제 2 도전형의 드리프트 영역은 상기 제 1 트렌치 게이트 또는 상기 제 2 트렌치 게이트와 접하는 제 1 영역을 포함하되, 상기 제 1 도전형의 플로팅 영역과 제 1 도전형의 바디 영역의 확산에 의하여 붙는 현상을 방지하기 위하여, 상기 제 1 영역은 상기 제 2 도전형의 드리프트 영역 중 상기 제 1 영역을 제외한 나머지 영역과 달리 제 2 도전형 불순물이 독립적으로 추가로 도핑된다.
상기 전력 반도체 소자에서, 상기 제 1 도전형의 플로팅 영역은 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트 사이의 영역까지 신장할 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 기판 내에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역을 형성하는 제 1 단계; 상기 제 1 도전형의 플로팅 영역의 가장자리에 대응되는 영역을 오픈하는 하드마스크 패턴을 형성하는 제 2 단계; 상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 식각하되 상기 플로팅 영역을 노출시키지 않는 제 1 깊이까지 식각하여 제 1 트렌치를 형성하는 제 3 단계; 상기 하드마스크 패턴을 임플란트(implant) 마스크로 이용하여 상기 제 1 트렌치 주변에 제 2 도전형의 불순물을 주입하는 제 4 단계; 상기 제 1 트렌치 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계; 상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 추가로 식각하되 상기 플로팅 영역을 노출시키는 제 2 깊이까지 식각하여 제 2 트렌치를 형성하는 제 6 단계; 및 상기 제 2 트렌치 내에 게이트 물질을 충전하여 트렌치 게이트를 형성하는 제 7 단계; 를 포함한다.
상기 전력 반도체 소자의 제조방법에서, 상기 제 2 트렌치 내에 게이트 물질을 충전하여 트렌치 게이트를 형성하는 제 7 단계;는 상기 제 2 트렌치 내에 열산화막 공정으로 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;를 포함할 수 있다.
상기 전력 반도체 소자의 제조방법은 상기 트렌치 게이트의 측면 중 상기 플로팅 영역과 반대방향에 각각 배치된 제 1 도전형의 바디 영역을 형성하는 단계; 및 상기 제 1 도전형의 바디 영역 내에 상기 트렌치 게이트에 인접하여 배치된 제 2 도전형의 소스 영역을 형성하는 단계;를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조방법에서, 상기 제 1 도전형의 플로팅 영역과 제 1 도전형의 바디 영역의 확산에 의하여 붙는 현상을 방지하기 위하여, 상기 제 1 도전형의 바디 영역을 형성하는 단계는 상기 제 5 단계 이후에 수행될 수 있다.
상기 전력 반도체 소자의 제조방법은, 상기 제 1 단계에 개시된 상기 플로팅 영역 상에 추가로 제 1 도전형의 불순물을 도핑하여 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트 사이의 영역을 포함하는 제 1 도전형의 플로팅 영역을 추가로 형성하는 단계를 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 네거티브 커패시턴스에 의한 영향을 최소화하여 안정적인 소자 동작을 구현할 수 있는 전력 반도체 소자를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 제 1 비교예에 따른 전력 반도체 소자의 구조를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 종단면도이다.
도 2는 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 게이트 전류에 의하여 커패시턴스가 발생하는 양상을 도해하는 도면이다.
도 3은 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 도면이다.
도 4는 본 발명의 비교예에 의한 전력 반도체 소자에서 네거티브 커패시턴스에 의한 차지의 영향으로 동작 중 불안정한 파형이 형성되는 양상을 도해하는 도면이다.
도 5는 본 발명의 제 2 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 종단면도이다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자의 구조를 도해하는 종단면도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 11은 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법에서 제 1 트렌치(a) 및 제 2 트렌치(b) 부근의 도핑 프로파일을 각각 나타낸 도면이다.
도 12는 본 발명의 일 실시예(a) 및 제 2 비교예(b)에 따른 전력 반도체 소자에서 도핑 프로파일을 나타낸 시뮬레이션 이미지를 비교하여 나타낸 도면이다.
도 13은 도 12에 개시된 전력 반도체 소자의 특성을 비교하여 나타낸 그래프이다.
도 2는 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 게이트 전류에 의하여 커패시턴스가 발생하는 양상을 도해하는 도면이다.
도 3은 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 도면이다.
도 4는 본 발명의 비교예에 의한 전력 반도체 소자에서 네거티브 커패시턴스에 의한 차지의 영향으로 동작 중 불안정한 파형이 형성되는 양상을 도해하는 도면이다.
도 5는 본 발명의 제 2 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 종단면도이다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자의 구조를 도해하는 종단면도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 11은 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법에서 제 1 트렌치(a) 및 제 2 트렌치(b) 부근의 도핑 프로파일을 각각 나타낸 도면이다.
도 12는 본 발명의 일 실시예(a) 및 제 2 비교예(b)에 따른 전력 반도체 소자에서 도핑 프로파일을 나타낸 시뮬레이션 이미지를 비교하여 나타낸 도면이다.
도 13은 도 12에 개시된 전력 반도체 소자의 특성을 비교하여 나타낸 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 종단면이라 함은, 기판의 상면과 나란한 방향의 단면을 의미하는 횡단면과 달리, 기판의 상면과 수직인 방향의 단면을 의미한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 개념적으로 도해하는 종단면도이다.
도 1을 참조하면, 본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에 서로 이격된 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 포함한다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 포함한다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 트렌치 게이트(50a)의 바닥면과 적어도 일측면을 각각 둘러싸면서 동시에 제 2 트렌치 게이트(50b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30)을 포함한다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30)의 바닥면 까지의 깊이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30)의 도핑 최대깊이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 깊이 보다 깊을 수 있다.
본 발명의 비교예에 따른 전력 반도체 소자(100)는 기판(1) 내에서 제 1 도전형의 플로팅 영역(30) 아래(12)로부터 제 1 도전형의 플로팅 영역(30) 사이(14)를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. 특히, 드리프트 영역(10)에서 제 1 도전형의 바디 영역(42) 아래에 위치하되 제 1 도전형의 플로팅 영역(30) 사이의 제 2 도전형 도핑 농도(N1)는 제 1 도전형의 플로팅 영역(30) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높다.
한편, 제 1 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 깊이 보다 얕으며, 제 1 도전형의 플로팅 영역(30)의 도핑 최대깊이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 깊이 보다 깊을 수 있다. 여기에서, 드리프트 영역(10)에서 제 1 도전형의 바디 영역(42) 아래에 위치하되 제 1 도전형의 플로팅 영역(30) 사이 및 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이의 제 2 도전형 도핑 농도(N1)는 제 1 도전형의 플로팅 영역(30) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높을 수 있다.
기판(1)의 상부에는 소스 영역(44a, 44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)을 형성한다. 도전성 패턴(68)은 에미터 전극이나 콘택의 역할을 수행할 수 있다. 나아가, 전기적으로 절연을 구현하기 위하여 절연패턴(66)이 제공될 수 있다.
기판(10)의 상면과 반대면인 하면에는 필드 스톱 영역(72)이 구비될 수 있다. 필드 스톱 영역(72)은 제 2 도전형 불순물이 고농도로 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(72)의 제 2 도전형 불순물 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도 보다 더 높을 수 있다. 필드 스톱 영역(72) 아래에는 콜렉터 영역(74)이 구비될 수 있다. 콜렉터 영역(74)은 제 2 도전형 불순물이 도핑된 영역일 수 있다. 콜렉터 영역(74) 아래에 콜렉터 전극(76)이 구비될 수 있다.
만약, 플로팅 영역(30)이 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥까지 존재하지 않고 얕을 경우 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥에 전기장이 증가하는 문제점이 있으며, 플로팅 영역(30)의 깊이가 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥까지만 존재할 경우 IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 제 1 도전형의 바디 영역(42) 아래에 위치하는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 이격거리를 줄일 경우 제 1 도전형 불순물의 확산에 의해 베이스 전류 경로가 제한되어 일정 거리 이하로 셀 피치를 줄일 수 없다는 문제점이 있다.
도 1에 도시된 전력 반도체 소자(100)에서 제 1 도전형의 바디 영역(42) 아래에 위치하되 한 쌍의 제 1 도전형 플로팅 영역(30)의 사이(14)에 분포하는 제 2 도전형 도핑 농도(N1)는 제 1 도전형 플로팅 영역(30)의 아래(12)에 분포하는 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높으므로, 제 1 도전형의 바디 영역(42)의 아래에 위치하되 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 플로팅 영역(30)의 바닥면에 최대 전기장이 형성되도록 N1과 P1의 밸런스(Balance)를 형성하여 강건성을 강화할 수 있다.
즉, IGBT의 베이스 전류를 공급하는 방향의 MOSFET에서 제 1 도전형의 바디 영역(42) 아래에 위치하는 트렌치 간의 이격 거리(F)를 줄일 경우 플로팅 영역(30)의 제 1 도전형 불순물이 확산되어 베이스 전류 경로가 제한되는 현상을 N1 영역을 형성함으로써 개선할 수 있다. 또한, 상술한 전력 반도체 소자(100)의 구성에 의하면, 동일한 트랜스 컨덕턴스를 가정할 때 더 좁을 이격 거리(F)로 높은 셀 밀도를 형성하여 국부적인 온도 상승을 완화하여 쇼트서킷 특성이 개선될 수 있다.
이러한 원리로 IGBT 저항과 쇼트서킷 특성을 개선함과 동시에, 영역(14)의 제 2 도전형 불순물 농도(N1)과 플로팅 영역(30)의 제 1 도전형 불순물 농도(P1)의 전하 총량을 조절하여 플로팅 영역(30)의 바닥면에 최대 전기장이 형성되도록 하여 강건성이 개선될 수 있다. 여기에서 최대 전기장이 형성되는 플로팅 영역(30)의 바닥면은 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 바닥면 보다 낮은 면이다.
전압 인가시 N 타입 공핍(depletion)에서 정적 상태의 전기장과 전하량의 관계를 C 방향의 1차원으로 단순화하면 dE/dx = (1/ε)*n 으로 N 도핑만의 함수로 볼 수 있지만, IGBT 동작시 캐리어가 주입되면 주입된 전하량에 영향을 받아 dE/dx = (1/ε)*(n+h-e)로 변하며, 턴 오프 상태에서 G 구간에서 홀밀도가 과다 상태에 있을 때 일반적 구조에서는 홀 농도 변화에 의한 전기장 변화율 증가로 동일 최대 전기장에서 전기장 면적이 줄어 내압 저하가 급격하게 일어나지만, 본 발명의 구조에서는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 바닥면과 바디 영역(42)의 바닥면 사이에 전기장 변화율 음수 구간을 만들어서 전기장이 기울기가 증가할 때 전기장의 면적이 증가함으로 인해 동적 내압 저하가 완화된다.
도 2는 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 게이트 전류에 의하여 커패시턴스가 발생하는 양상을 도해하는 도면이다.
도 2를 참조하면, 게이트에 전원이 인가되면 게이트 전류(Ig)에 의한 게이트-에미터 간 커패시턴스(Cgc)와 게이트-컬렉터 간 커패시턴스(Cgc)가 발생한다. 이러한 커패시터의 차징(charging) 순서와 커패시턴스 값에 따라 게이트 차징 양상이 달라진다.
도 3은 본 발명의 전력 반도체 소자의 회로를 도해하는 것으로서 네거티브 커패시턴스가 형성됨에 따라 전류에 의한 차지 유입 양상을 도해하는 도면이다.
도 3을 도 1과 함께 참조하면, 전위가 역전되어 네거티브 커패시턴스(negative capacitance)가 형성되면 게이트로 차지(charge)가 유입된다. 즉, 네거티브 커패시턴스가 형성되면 변위 전류(displacement current)로 인해 차지(charge)가 유입된다. 도 1에 도시된 예시적인 점선 화살표는 네거티브 커패시턴스에 의한 전류를 의미한다. 이러한 전류는 관계식(I = Cgc x (dVCE/dt))을 만족한다.
도 4는 본 발명의 비교예에 의한 전력 반도체 소자에서 네거티브 커패시턴스에 의한 차지의 영향으로 동작 중 불안정한 파형이 형성되는 양상을 도해하는 도면이다.
도 4를 참조하면, 네거티브 커패시턴스가 발생하면 변위 전류로 게이트-에미터 간 커패시턴스(Cge)가 상승하며 상승된 게이트-에미터 간 전압(Vge)에 의해 Ice 피크가 발생함을 확인할 수 있다.
현재 IGBT의 개발 방향은 효율 향상을 위해 에피(EPI)층 두께를 얇게 만들고, 성능 및 가격경쟁력을 위해 칩 크기(Chip Size)를 줄이는데 초점이 맞추어져 있다. 동일한 액티브 셀(Active Cell)의 크기와 구조로 칩 크기를 줄이게 되면 액티브 영역의 손해로 가격 측면에서는 유리하지만 많은 성능적 손해를 가져가게 된다. 따라서 IGBT 개발의 디자인 룰(Design Rule)로 칩 크기를 줄임과 동시에 액티브 셀의 성능을 향상시키는 것이 요구된다. 현재 시중에 판매되고 있는 제품과, 개발 진행중인 제품들의 셀 피치(Cell Pith)는 약 10um 미만으로 제작된다. 또한 정특성 향상을 위해 칩 두께가 짧아짐과 동시에 셀 피치의 감소로 단위 면적당 전류 밀도가 높아지게 되었다. 이러한 개발 방향은 네거티브 커패시턴스(Negative Capacitance) 등의 커패시터에 의한 문제가 발생하게 되었다. 소자의 턴 온(Turn On) 동작에서 게이트와 컬렉터 간 커패시터에 네거티브 커패시턴스가 형성되게 되면 컬렉터에서 게이트로 전류가 형성되게 되고 이는 게이트의 오버슈팅(Overshooting)과 원치 않는 전류의 오실레이션 및 비 이상적 상승을 야기시킨다. 이러한 현상은 숏서킷과 같은 상황 발생시 소자파괴의 원인이 되며, 일반 스위칭 동작에서도 오작동을 발생시키는 원인으로 작용한다. 예를 들어, 출원인이 개발중인 IGBT의 경우 스위칭 동작 시, 5GV/s 이상의 속도로 동작을 하게 된다. 이러한 급격한 전압의 변화량은 게이트와 컬렉터 사이의 커패시터(Cgc)에서 전류를 형성하여 턴 오프(Turn Off) 동작에서 소자를 다시 턴 온(Turn On) 시키는 문제를 발생시키며, 전압의 피크를 증가시켜 시스템의 오동작과 소자 파괴의 원인이 된다. 이러한 제 1 문제점을 해결하기 위하여 도 1의 A1 영역의 구조를 개선한 전력 반도체 소자를 설명한다.
도 5는 본 발명의 제 2 비교예에 따른 전력 반도체 소자(200)의 셀 구조를 개념적으로 도해하는 종단면도이다. 도 5에서 도 1과 동일한 참조부호를 가지는 구성요소는 이하에서 별도의 설명이 없는 경우 동일한 설명의 적용이 가능하다. 도 5에 도시된 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)를 형성하는 과정에서 트렌치를 형성하는 공정은 기판의 상면(1s)으로부터 제 1 도전형의 플로팅 영역(30)까지 한번에 진행된다.
도 5를 참조하면, 상술한 제 1 문제점을 해결하기 위해 제 1 도전형의 바디 영역(42)을 길게 형성하여 게이트-에미터 간 커패시턴스(Cge)를 늘리고, 드리프트 영역으로 신장하는 트렌치를 최소화 하는 구조를 제안할 수 있다. 즉, 도 5에 도시된 전력 반도체 소자(200)는, 도 1에 도시된 전력 반도체 소자(100)와 비교하여, 제 1 도전형의 바디 영역(42)을 상대적으로 깊게 형성하고 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)을 상대적으로 짧게 형성하는 구조를 제안할 수 있다(L1 < L3, L2 > L4). 이러한 구조에서는 게이트-에미터 간 커패시턴스(Cge) 성분이 증가하게 되고, 게이트-컬렉터 간 커패시턴스(Cgc) 성분이 감소하게 되어 상술한 문제점을 완화시킬 수 있다. 그러나, 도 1의 A1 영역과 도 5의 A2 영역을 비교하면 확연하게 나타나듯이, 본 발명의 제 2 비교예에 따른 전력 반도체 소자(200)에서는 제 1 도전형의 바디 영역(42)과 트렌치 하부의 제 1 도전형의 플로팅 영역(30)이 확산 현상으로 붙게 되어 채널 형성이 안되거나 저항이 높아지는 또 다른 제 2 문제점이 발생할 수 있다. 요컨대, 도 5의 A2 영역에서는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 불순물 농도가 낮아지거나 채널이 막히는 현상이 발생할 수 있다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자의 구조를 도해하는 종단면도이다. 도 6에 도시된 전력 반도체 소자(300)는 하나의 단위셀이 반복되어 배치되는 구성을 도해하고 있다. 반복되는 각각의 단위셀은 기준에 따라 여러가지 관점으로 이해될 수 있는 바, 이하에서는 도 6의 적색 점선(U) 내에 도시된 구조를 기준으로 설명한다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 전력 반도체 소자(300)는 기판(1) 내에 서로 이격된 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b); 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역(30); 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 측면 중 제 1 도전형의 플로팅 영역(30)이 위치하는 방향과 반대방향에 각각 배치된 제 1 도전형의 바디 영역(42); 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)에 각각 인접하여 배치된 제 2 도전형의 소스 영역(44a, 44b); 및 상기 기판(1) 내에서 제 1 도전형의 플로팅 영역(30) 및 제 1 도전형의 바디 영역(42) 사이를 포함하는 영역에 걸쳐 배치되는 제 2 도전형의 드리프트 영역(10);을 포함한다.
본 발명의 일 실시예에 의한 전력 반도체 소자(300)의 일 예로서, 제 1 도전형의 플로팅 영역(30)은 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 하방으로 신장할 뿐만 아니라 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이의 영역을 거쳐 기판(1)의 상면(1s)까지 신장할 수 있다.
상기 제 2 도전형의 드리프트 영역(10)은 제 1 트렌치 게이트(50a) 또는 제 2 트렌치 게이트(50b)와 접하는 제 1 영역(A3)을 포함한다. 도 6에 도시된 전력 반도체 소자(300)는, 도 1에 도시된 전력 반도체 소자(100)와 비교하여, 제 1 도전형의 바디 영역(42)을 상대적으로 깊게 형성하고 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)을 상대적으로 짧게 형성하는 구조를 제안하면서도(L1 < L5, L2 > L4), 제 1 도전형의 플로팅 영역(30)과 제 1 도전형의 바디 영역(42)의 확산에 의하여 서로 붙는 현상을 방지하기 위하여, 상기 제 1 영역(A3)은 상기 제 2 도전형의 드리프트 영역 중 상기 제 1 영역(A3)을 제외한 나머지 영역과 달리 제 2 도전형 불순물이 독립적으로 추가로 도핑되는 것을 특징으로 한다. 제 2 도전형 불순물이 독립적으로 추가로 도핑되는 구성의 특징은 후술하는 제조방법을 참조하여 상세하게 설명한다. 이러한 구조를 가지는 본 발명의 일 실시예에 의한 전력 반도체 소자(300)는 제 1 도전형의 바디 영역(42) 면적을 넓게 만들고 게이트-컬렉터 간 커패시터 면적을 줄여 소자가 네거티브 커패시턴스 효과에 의해 불안정성을 최소화하고 안정적인 스위칭을 구현할 수 있다.
한편, 본 발명의 변형된 일 실시예에 의한 전력 반도체 소자(300)는 기판(1) 내에 서로 이격된 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b); 상기 제 1 트렌치 게이트(50a) 및 상기 제 2 트렌치 게이트(50b) 사이의 영역에 걸쳐 배치되되 금속으로 이루어진 커패시턴스 튜닝 패턴(미도시); 상기 제 1 트렌치 게이트(50a), 제 2 트렌치 게이트(50b) 및 상기 커패시턴스 튜닝 패턴(35)의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역(30); 상기 제 1 트렌치 게이트(50a) 및 상기 제 2 트렌치 게이트(50b)의 측면 중 상기 커패시턴스 튜닝 패턴(35)과 반대방향에 각각 배치된 제 1 도전형의 바디 영역(42); 상기 제 1 도전형의 바디(42) 영역 내에 상기 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)에 각각 인접하여 배치된 제 2 도전형의 소스 영역(44a, 44b); 상기 기판 내에서 상기 제 1 도전형의 플로팅 영역(30) 및 제 1 도전형의 바디 영역(42) 사이를 포함하는 영역에 배치되는 제 2 도전형의 드리프트 영역(10); 상기 제 2 도전형의 소스 영역(44a, 44b)과 접하는 에미터 콘택 패턴(68-1);을 포함할 수 있다. 상기 에미터 콘택 패턴(68-1)은 상기 커패시턴스 튜닝 패턴과 전기적으로 연결되어 동전위를 형성할 수 있다. 본 발명의 변형된 일 실시예에 의한 전력 반도체 소자(300)는, 도 6에 도시된 제 1 도전형의 플로팅 영역(30)과 달리, 제 1 도전형의 플로팅 영역(30)은 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 바닥면을 감싸면서 하방으로 신장하는 구성을 가지며, 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이는 커패시턴스 튜닝 패턴(미도시)로 대체되는 구성을 가진다. 상기 커패시턴스 튜닝 패턴은 좌우의 측면 중 일측이 상기 제 1 트렌치 게이트(50a)와 접하고 타측이 상기 제 2 트렌치 게이트(50b)와 접하고 바닥면이 상기 제 1 도전형의 플로팅 영역(30)과 접할 수 있다. 또한, 커패시턴스 튜닝 패턴의 높이는 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 높이일 수 있다. 상기 커패시턴스 튜닝 패턴은 게이트-에미터 간 커패시턴스를 튜닝하는 패턴을 포함할 수 있다. 상기 커패시턴스 튜닝 패턴이 존재함으로써 발생하는 게이트-에미터 간 커패시턴스의 값은 상기 커패시턴스 튜닝 패턴 대신에 상기 커패시턴스 튜닝 패턴이 위치하는 영역까지 상기 제 1 도전형의 플로팅 영역이 신장하여 위치하는 경우 발생하는 게이트-에미터 간 커패시턴스의 값 보다 더 클 수 있다. 상술한 본 발명의 변형된 실시예에 의한 전력 반도체 소자의 구조에 의하면, 트렌치 구조를 사용할 때 액티브 셀(Active Cell) 간의 플로팅(Floating) 영역 혹은 게이트 트렌치(Gate Trench) 사이 공간을 활용하여, 게이트-에미터 간 커패시턴스(Cge)를 최대로 키워 소자를 안정적으로 동작할 수 있게 한다. 전력 반도체 소자의 플로팅 영역(30) 중에서 트렌치 게이트 사이에 위치하는 영역은 게이트-컬렉터 간 커패시턴스(Cgc) 성분으로 작용하였다. 이와는 달리, 본 발명의 변형된 실시예에 의한 전력 반도체 소자에서는 게이트 트렌치(Gate Trench) 사이 공간을 플로팅 영역으로 구성하지 않고 금속으로 이루어진 커패시턴스 튜닝 패턴으로 대체함으로써 소자를 안정적으로 동작하도록 한다. 즉, 본 발명의 변형된 실시예에 의한 전력 반도체 소자에서는 기존 트렌치 구조가 가지고 있는 게이트-에미터 간 커패시턴스(Cge)와 대비하여 큰 게이트-에미터 간 커패시턴스(Cge)를 가지고 있어 안정적인 동작이 가능하다. 게이트-에미터 간 커패시턴스(Cge)가 작은 소자는 트렌치에 쌓이는 정공(Hole)에 의해 게이트-에미터 간 전압(Vge)이 낮아지거나 역전되는 현상으로 오실레이션 등의 불안정한 동작을 하게 된다. 하지만 본 발명의 변형된 실시예에 의한 전력 반도체 소자에서는 기존 구조에서의 게이트-에미터 간 커패시턴스(Cge)를 키움으로써 트렌치 부근에 쌓이는 정공(Hole)에 의한 영향력을 감소시켜 보다 안정적인 동작을 하도록 한다.
도 7 내지 도 10은 본 발명의 도 6에 도시된 일 실시예에 의한 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 7을 참조하면, 일 실시예에 의한 전력 반도체 소자의 제조방법은 기판(1) 내에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역(30)을 형성하는 제 1 단계를 수행한다. 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
도 8을 참조하면, 상기 제 1 도전형의 플로팅 영역(30)의 가장자리에 대응되는 영역을 오픈하는 하드마스크 패턴(19)을 형성하는 제 2 단계; 상기 하드마스크 패턴(19)을 제 1 식각 마스크로 이용하여 상기 기판을 식각하되 상기 플로팅 영역을 노출시키지 않는 제 1 깊이까지 식각하여 제 1 트렌치(22)를 형성하는 제 3 단계; 및 상기 하드마스크 패턴(19)을 임플란트(implant) 마스크로 이용하여 상기 제 1 트렌치(22) 주변에 제 2 도전형의 불순물을 주입(90)하는 제 4 단계; 상기 제 1 트렌치(22) 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계;를 수행한다.
여기에서, 기판(1)의 상면으로부터 제 1 트렌치(22)의 바닥면까지의 깊이인 제 1 깊이는 도 6에 도시된 최종 구조의 전력 반도체 소자(300)의 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 깊이인 L4 보다 작은 것을 특징으로 한다.
도 9를 참조하면, 상기 하드마스크 패턴(도 8의 19)을 제 1 식각 마스크로 이용하여 상기 기판(1)을 추가로 식각하되 상기 플로팅 영역(30)을 노출시키는 제 2 깊이까지 식각하여 제 2 트렌치(24)를 형성하는 제 6 단계를 수행한다. 여기에서, 기판(1)의 상면으로부터 제 2 트렌치(24)의 바닥면까지의 깊이인 제 2 깊이는 도 6에 도시된 최종 구조의 전력 반도체 소자(300)의 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b)의 깊이인 L4와 동일하다.
도 10을 참조하면, 상기 제 2 트렌치(24) 내에 게이트 물질을 충전하여 트렌치 게이트(50a, 50b)를 형성하는 제 7 단계; 를 포함한다. 상기 제 7 단계;는 상기 제 2 트렌치(24) 내에 열산화막 공정으로 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;를 포함할 수 있다.
한편, 상기 전력 반도체 소자(도 6의 300)의 제조방법은 상기 트렌치 게이트(50a, 50b)의 측면 중 상기 플로팅 영역(30)과 반대방향에 각각 배치된 제 1 도전형의 바디 영역(42)을 형성하는 단계; 및 상기 제 1 도전형의 바디 영역(42) 내에 상기 트렌치 게이트(50a, 50b)에 인접하여 배치된 제 2 도전형의 소스 영역(44a, 44b)을 형성하는 단계;를 더 포함하여 수행할 수 있다. 이 경우, 제 1 도전형의 플로팅 영역(30)과 제 1 도전형의 바디 영역(42)의 확산에 의하여 붙는 현상을 방지하기 위하여, 제 1 도전형의 바디 영역(42)을 형성하는 단계는 상기 제 1 트렌치(22) 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계 이후에 수행될 수 있다.
또한, 상기 전력 반도체 소자(도 6의 300)의 제조방법은, 상기 제 1 단계에 개시된 상기 플로팅 영역(30) 상에 추가로 제 1 도전형의 불순물을 도핑하여 제 1 트렌치 게이트(50a) 및 제 2 트렌치 게이트(50b) 사이의 영역을 포함하는 제 1 도전형의 플로팅 영역을 추가로 형성하는 단계를 더 포함할 수 있다. 이로써, 제 1 도전형의 플로팅 영역(30)은 도 6에 도시된 영역에 걸쳐 구현될 수 있다.
도 11은 상술한 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법에서 제 1 트렌치(a) 및 제 2 트렌치(b) 부근의 도핑 프로파일을 각각 나타낸 도면이다.
도 11의 (a)를 도 8과 함께 참조하면, 하드마스크 패턴(19)을 제 1 식각 마스크로 이용하여 기판을 식각하되 상기 플로팅 영역을 노출시키지 않는 제 1 깊이까지 식각하여 제 1 트렌치(22)를 형성하는 제 3 단계; 및 상기 하드마스크 패턴(19)을 임플란트(implant) 마스크로 이용하여 상기 제 1 트렌치(22) 주변에 제 2 도전형의 불순물을 주입(90)하는 제 4 단계; 상기 제 1 트렌치(22) 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계;를 수행한 후의 도핑 프로파일이 도시된다. 이에 따르면, 제 1 트렌치(22)를 식각한 후에 하드마스크 패턴(19)으로 셀프 얼라인(self align)된 제 2 도전형 불순물의 임플란트 공정이 수행된다. 이 경우, 제 1 도전형의 바디 영역이 형성될 영역과 제 1 도전형의 플로팅 영역 사이에 제 2 도전형의 도핑이 이루어짐을 이해할 수 있다.
도 11의 (b)를 도 9와 함께 참조하면, 상기 하드마스크 패턴(19)을 제 1 식각 마스크로 이용하여 상기 기판(1)을 추가로 식각하되 상기 플로팅 영역(30)을 노출시키는 제 2 깊이까지 식각하여 제 2 트렌치(24)를 형성하는 제 6 단계를 수행한 후의 도핑 프로파일이 도시된다. 이에 따르면, 확산을 통해 형성된 제 2 도전형 도핑 부분(도 6의 A3 영역)을 제외한 임플란트된 영역은 제 2 트렌치(24)의 형성 공정으로 제거됨을 이해할 수 있다.
계속하여, 제 1 도전형의 바디 영역(42)을 형성하는 공정을 진행해도 확산된 제 2 도전형 불순물의 도핑 농도로 인해 제 1 도전형의 바디 영역(42)과 제 1 도전형의 플로팅 영역(30)의 접합을 방지할 수 있음은 이미 설명한 것과 같다.
도 12는 본 발명의 일 실시예(a) 및 제 2 비교예(b)에 따른 전력 반도체 소자에서 도핑 프로파일을 나타낸 시뮬레이션 이미지를 비교하여 나타낸 도면이다. 도 12의 (a)는 도 6에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자의 A3 영역을 포함하고, 도 12의 (b)는 도 5에 도시된 본 발명의 제 2 비교예에 따른 전력 반도체 소자의 A2 영역을 포함한다.
도 12의 (a)를 참조하면, 제 1 트렌치(22)를 형성한 이후 진행한 제 2 도전형 불순물의 이온주입으로 인해 제 1 트렌치(22) 옆면의 제 2 도전형 불순물의 농도가 증가하여 제 1 도전형의 바디 영역(42)과 제 1 도전형의 플로팅 영역(30)이 확산으로 인해 서로 붙는 현상을 방지함을 확인할 수 있다. 이에 반하여, 도 12의 (b)를 참조하면, 제 1 도전형의 바디 영역(42)과 제 1 도전형의 플로팅 영역(30)이 확산으로 인해 서로 붙을 가능성이 높아진다는 것을 이해할 수 있다.
도 13은 도 12에 개시된 전력 반도체 소자의 특성을 비교하여 나타낸 그래프이다. 도 13을 참조하면, 도 12의 (b)에 도시된 구조인 '기존 구조'와 비교하여 도 12의 (a)에 도시된 구조인 '개선 구조'에서 제 2 불순물의 도핑 농도가 AB 라인에 걸쳐 균일하게 제공됨을 이해할 수 있다.
지금까지 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조방법을 설명하였다. 이를 다른 관점에서 다시 한번 요약하여 설명하면 다음과 같다.
안정적인 소자 동작을 위해서는 네거티브 커패시턴스에 의한 영향을 최소화 시켜야 한다. 따라서 턴 온(Turn On)에서 네거티브 커패시턴스로 문제를 발생시키는 Cgc의 크기를 줄이며 안정적인 Vge 전압을 유지하기 위해 Cge를 크게 설계하도록 한다. 이러한 과제를 해결하기 위해 게이트 트렌치 식각과 마스크를 같이 쓰는 셀프 얼라인(Self Align) 기법을 사용하며, 공정 한계를 극복한다. 본 발명은 제 1 도전형의 바디 영역(Pwell)을 깊게 형성하면서 게이트 하부면(Gate Bottom)을 보호를 위한 제 1 도전형의 플로팅 영역(Floating P 영역)이 제 1 도전형의 바디 영역(Pwell)과 확산으로 인해 붙는 현상을 방지하는 공정 기법이다. 공정에서 오정렬(Miss Align)을 막기 위해 트렌치 식각과 동일한 구조를 사용하여 공정을 진행하는 자기 정렬(Self Align)을 사용한다. 기존에 트렌치를 한 번에 식각하는 방법에서 Pwell과 Junction이 붙는 영역까지 1차 게이트 트렌치 식각을 수행한다. 그 후, 똑 같은 마스크를 사용하여 제 2 도전형 불순물 도핑(N Doping)을 진행하고 2차 게이트 트렌치 식각을 게이트 트렌치를 완성한다. 해당 공정은 같은 구조물을 사용한 게이트 트렌치 식각(Gate trench etch)과 이온주입(Implantation)으로 공정 오차를 최소화 한다. 또한 JFET, Pwell, Floating P 영역의 변화 없이 Pwell과 Floating P영역을 분리 할 수 있다. 따라서 기존 공정 조건을 유지하면서 Pwell과 Floating P 영역을 분리하여 Deep Pwell에 의한 Cge 성능을 향상시키고, Cgc를 최소화할 수 있다. 즉, 종래 기술은 동일한 트렌치 길이에서 Deep Pwell을 형성하였을 경우, 트렌치 하부 보호를 위한 Floating P 영역과 Pwell이 붙어버리는 문제가 발생한다. P 영역으로 붙어버리는 문제를 해결하기 위해 JFET 영역의 이온주입의 도즈(Dose)를 조절하게 되면 Pwell 및 Floating 영역에 영향을 크게 미쳐 소자 특성이 변하게 된다. 따라서 기존 공정 조건을 유지하면서 Pwell과 Floating P 영역을 분리하여 Deep Pwell에 의한 Cge 성능을 향상시키고, Cgc를 최소화 시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
22 : 제 1 트렌치
24 : 제 2 트렌치
30 : 플로팅 영역
42 : 바디 영역
44 : 소스 영역
50a, 50b : 트렌치 게이트
72 : 필드 스톱 영역
74 : 콜렉터 영역
76 : 콜렉터 전극
10 : 드리프트 영역
22 : 제 1 트렌치
24 : 제 2 트렌치
30 : 플로팅 영역
42 : 바디 영역
44 : 소스 영역
50a, 50b : 트렌치 게이트
72 : 필드 스톱 영역
74 : 콜렉터 영역
76 : 콜렉터 전극
Claims (8)
- 기판 내에 서로 이격된 제 1 트렌치 게이트 및 제 2 트렌치 게이트;
상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트 사이의 영역에 걸쳐 배치되되 금속으로 이루어진 커패시턴스 튜닝 패턴;
상기 제 1 트렌치 게이트, 제 2 트렌치 게이트 및 상기 커패시턴스 튜닝 패턴의 바닥면을 감싸면서 하방으로 신장하는 제 1 도전형의 플로팅 영역;
상기 제 1 트렌치 게이트 및 상기 제 2 트렌치 게이트의 측면 중 상기 커패시턴스 튜닝 패턴과 반대방향에 각각 배치된 제 1 도전형의 바디 영역;
상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트에 각각 인접하여 배치된 제 2 도전형의 소스 영역; 및
상기 기판 내에서 상기 제 1 도전형의 플로팅 영역 및 제 1 도전형의 바디 영역 사이를 포함하는 영역에 걸쳐 배치되는 제 2 도전형의 드리프트 영역;
을 포함하며,
상기 제 2 도전형의 드리프트 영역은 상기 제 1 트렌치 게이트 또는 상기 제 2 트렌치 게이트와 접하는 제 1 영역을 포함하되,
상기 제 1 도전형의 플로팅 영역과 제 1 도전형의 바디 영역의 확산에 의하여 붙는 현상을 방지하기 위하여, 상기 제 1 영역은 상기 제 2 도전형의 드리프트 영역 중 상기 제 1 영역을 제외한 나머지 영역과 달리 제 2 도전형 불순물이 독립적으로 추가로 도핑된 것을 특징으로 하며,
상기 커패시턴스 튜닝 패턴은 좌우의 측면 중 일측이 상기 제 1 트렌치 게이트와 접하고 타측이 상기 제 2 트렌치 게이트와 접하고 바닥면이 상기 제 1 도전형의 플로팅 영역과 접하는 것을 특징으로 하는,
전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형의 플로팅 영역은 상기 제 1 트렌치 게이트 및 제 2 트렌치 게이트 사이의 영역까지 신장하는 것을 특징으로 하는,
전력 반도체 소자. - 제 1 항 내지 제 2 항 중 어느 한 항에 있어서,
상기 제 2 도전형 및 상기 제 1 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
전력 반도체 소자. - 기판 내에 제 1 도전형의 불순물을 도핑하여 제 1 도전형의 플로팅 영역을 형성하는 제 1 단계;
상기 제 1 도전형의 플로팅 영역의 가장자리에 대응되는 영역을 오픈하는 하드마스크 패턴을 형성하는 제 2 단계;
상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 식각하되 상기 플로팅 영역을 노출시키지 않는 제 1 깊이까지 식각하여 제 1 트렌치를 형성하는 제 3 단계;
상기 하드마스크 패턴을 임플란트(implant) 마스크로 이용하여 상기 제 1 트렌치 주변에 제 2 도전형의 불순물을 주입하는 제 4 단계;
상기 제 1 트렌치 주변에 주입된 제 2 도전형의 불순물을 활성화 및 확산시키는 제 5 단계;
상기 하드마스크 패턴을 제 1 식각 마스크로 이용하여 상기 기판을 추가로 식각하되 상기 플로팅 영역을 노출시키는 제 2 깊이까지 식각하여 제 2 트렌치를 형성하는 제 6 단계;
상기 제 2 트렌치 내에 게이트 물질을 충전하여 트렌치 게이트를 형성하는 제 7 단계; 를 포함하는,
전력 반도체 소자의 제조방법. - 제 4 항에 있어서,
상기 제 2 트렌치 내에 게이트 물질을 충전하여 트렌치 게이트를 형성하는 제 7 단계;는 상기 제 2 트렌치 내에 열산화막 공정으로 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;를 포함하는,
전력 반도체 소자의 제조방법. - 제 4 항에 있어서,
상기 트렌치 게이트의 측면 중 상기 플로팅 영역과 반대방향에 각각 배치된 제 1 도전형의 바디 영역을 형성하는 단계; 및
상기 제 1 도전형의 바디 영역 내에 상기 트렌치 게이트에 인접하여 배치된 제 2 도전형의 소스 영역을 형성하는 단계;를 더 포함하는,
전력 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 제 1 도전형의 플로팅 영역과 제 1 도전형의 바디 영역의 확산에 의하여 붙는 현상을 방지하기 위하여, 상기 제 1 도전형의 바디 영역을 형성하는 단계는 상기 제 5 단계 이후에 수행되는 것을 특징으로 하는,
전력 반도체 소자의 제조방법.
- 삭제
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| KR1020180074346A KR102042834B1 (ko) | 2018-06-27 | 2018-06-27 | 전력 반도체 소자 및 그 제조방법 |
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| KR1020180074346A KR102042834B1 (ko) | 2018-06-27 | 2018-06-27 | 전력 반도체 소자 및 그 제조방법 |
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|---|---|---|---|---|
| KR20240046310A (ko) * | 2021-08-10 | 2024-04-08 | 아이디얼 파워 인크. | 양방향 트렌치 파워 스위치를 위한 시스템 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180067131A (ko) * | 2016-12-12 | 2018-06-20 | 현대오트론 주식회사 | 전력 반도체 소자 및 그 제조방법 |
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Patent Citations (1)
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|---|---|---|---|---|
| KR20180067131A (ko) * | 2016-12-12 | 2018-06-20 | 현대오트론 주식회사 | 전력 반도체 소자 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240046310A (ko) * | 2021-08-10 | 2024-04-08 | 아이디얼 파워 인크. | 양방향 트렌치 파워 스위치를 위한 시스템 및 방법 |
| KR102666355B1 (ko) | 2021-08-10 | 2024-05-14 | 아이디얼 파워 인크. | 양방향 트렌치 파워 스위치를 위한 시스템 및 방법 |
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