CN113838914B - 具有分离栅结构的ret igbt器件结构及制作方法 - Google Patents

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Abstract

本发明提供一种具有分离栅结构的RET IGBT器件结构及制作方法，通过在N型电荷存储层下方引入P型埋层，在P型埋层左侧引入N型埋层，消除了高浓度P型埋层对器件阈值电压的影响，电子电流可以通过N型埋层流入N型漂移区，不会影响器件的通态特性。本发明通过将栅电极分裂为上下两部分，上部分作为栅极，下部分与发射极连接，分离栅结构降低了米勒电容Cgc，进而降低了开关损耗。同时，分离栅底部的氧化层厚度可以进一步提高，或使用高介电常数的介质材料，可以改善沟槽底部电场集中，提升器件的可靠性。当器件关断时PMOS的开启为空穴提供了一条额外的抽取通路，加快了电流的关断。

Description

具有分离栅结构的RET IGBT器件结构及制作方法
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有分离栅结构的RET IGBT器件结构及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)是在金属氧化物场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的基础上发展起来的功率器件。IGBT既有MOSFET栅控能力强、输入阻抗高、驱动功率小的优点，又具备BJT导通压降小、载流密度大、耐压能力强的优点。目前，IGBT已广泛应用于消费电子、汽车电子，以及新能源产业、智能电网等各种中高压领域，成为功率器件的研究热点和主要发展方向。
IGBT的初期产品是穿通型IGBT(PT-IGBT)，PT-IGBT是在P型硅衬底上外延生长N漂移区，再进行扩散或离子注入。为减小关断损耗，非穿通型IGBT(NPT-IGBT)问世，NPT-IGBT是在N型漂移区衬底上双扩散，较PT-IGBT少了N型缓冲层。之后又发展出场阻止型IGBT(FS-IGBT)，FS-IGBT大大减薄了芯片厚度。在栅极结构上，IGBT由平面栅发展到沟槽栅，消除了JEFT效应。在这些基础上，IGBT经过不断的改进，得到了许多新结构，改善了导通压降和关断损耗等性能。载流子存储型IGBT(CSTBT)通过在P基区下方引入浓度高于N型漂移区的N型载流子存储层，形成空穴的堆积，增强了发射极侧载流子浓度，降低了器件的导通压降。但是，引入的存储层与P基区之间的PN结会建立起较强电场，造成器件在较低承压下提前达到雪崩击穿条件，阻断能力降低。为了避免器件提前击穿，需要加深沟槽栅，然而较深沟槽栅深度会增大栅极电容，这就降低了器件开关速度，增大了开关损耗。
发明内容
为了改善传统CSTBT较深的沟槽栅导致器件的米勒电容、开关损耗增大以及EMI问题严重的影响，本发明提出了一种具有分离栅结构的RET IGBT结构如图2所示，本发明通过在N型电荷存储层下方引入P型埋层，在P型埋层左侧引入与P型埋层厚度相等的N型埋层，消除了高浓度P型埋层对器件阈值电压的影响，电子电流可以通过N型埋层流入N型漂移区，不会影响器件的通态特性。本发明通过将栅电极分裂为上下两部分，上部分作为栅极，下部分与发射极连接。较短的栅极减小了栅极面积，并且栅极下部分的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了开关损耗。同时，分离栅底部的氧化层厚度可以进一步提高——高于栅氧化层厚度，或使用高介电常数的介质材料作为分离栅介质层，这样可以减小泄漏电流，改善沟槽底部电场集中，提升器件的可靠性。当器件关断时PMOS的开启为空穴提供了一条额外的抽取通路，加快了电流的关断，进而降低了关断损耗，而且P埋层的引入可以屏蔽较高浓度的N型电荷存储层对耐压的不利影响。
本发明的技术方案如下：
一种具有分离栅结构的RET IGBT器件结构，包括：从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4，位于N-漂移区4上方的沟槽栅结构和沟槽发射极结构，所述沟槽栅结构包括分离栅介质层6、分离栅介质层6上方的分离栅电极17、分离栅电极17上方的栅介质层18、栅介质层18内的多晶硅栅电极7、多晶硅栅电极7上方的隔离介质层10，所述沟槽发射极结构包括沟槽发射极介质层14、沟槽发射极介质层14内的多晶沟槽发射电极15；
所述N-漂移区4上方的沟槽栅结构和沟槽发射极结构之间具有N型埋层16、与N型埋层16接触的P型埋层12；所述N型埋层16与P型埋层12上部具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+接触区9；所述隔离介质层10上部、N+发射区8上部、P+接触区9上部、沟槽发射极结构上部具有发射极金属11，所述发射极金属11一部分嵌入到P型基区5和沟槽发射极结构中；所述分离栅电极17、多晶沟槽发射电极15与发射极金属11等电位；所述多晶硅栅电极7通过栅介质层18与N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极17通过分离栅介质层6与N-漂移区4、N型埋层16相连；所述多晶沟槽发射电极15通过沟槽发射极介质层14与N-漂移区4、P型埋层12、N型电荷存储层13、P型基区5、P+接触区9相连；所述多晶硅栅电极7的深度超过P型基区5的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型埋层16或P型埋层12的结深；所述N型埋层16的厚度等于P型埋层12的厚度；所述分离栅介质层6、沟槽发射极介质层14的厚度大于栅介质层18的厚度；所述P型埋层12的掺杂浓度大于或等于P型基区5的掺杂浓度；所述P型埋层在器件击穿前不能全部耗尽；所述N型埋层16的宽度能形成电子导电沟道即可。
作为优选方式，所述多晶沟槽发射电极15包括P型掺杂多晶硅发射电极151、P型掺杂多晶硅发射电极151下方的N型掺杂多晶硅发射电极152，所述N型掺杂多晶硅发射电极152的掺杂浓度小于P型掺杂多晶硅发射电极151的浓度，N型掺杂多晶硅发射电极152的厚度小于P型掺杂多晶硅发射电极151的厚度，且器件关断时N型掺杂多晶硅全部耗尽。
作为优选方式，多晶硅栅电极7包括P型掺杂多晶硅栅电极71、P型掺杂多晶硅栅电极71下方的N型掺杂多晶硅栅电极72，N型掺杂多晶硅栅电极72的浓度小于P型掺杂多晶硅栅电极71的浓度，N型掺杂多晶硅电极栅72的厚度小于P型掺杂多晶硅电极栅71的厚度。
作为优选方式，分离栅电极17为L型，且分离栅电极17的右上方为多晶硅栅电极7，将分离栅电极的多晶引出接到发射极上，隔离介质层10的宽度大于或等于多晶硅栅电极7的宽度。
作为优选方式，在沟槽栅结构左侧引入浮空P区21，浮空P区21的上方具有浮空P区隔离介质层73，浮空P区隔离介质层73上方具有发射极金属11，浮空P区21的深度大于或等于沟槽栅结构的深度。
本发明还提供一种具有分离栅结构的RET IGBT器件结构，包括：从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3、N型场阻止层3上方为由超结N柱19与超结P柱20构成的超结结构，超结P柱20的结深小于等于超结N柱19的结深；
超结结构上方左侧为沟槽栅结构、右侧为沟槽发射极结构，所述沟槽栅结构包括分离栅介质层6、分离栅介质层6上方的分离栅电极17、分离栅电极17上方的栅介质层18、栅介质层18内的多晶硅栅电极7、多晶硅栅电极7上方的隔离介质层10，所述沟槽发射极结构包括沟槽发射极介质层14、沟槽发射极介质层14内的多晶沟槽发射电极15；
沟槽栅结构和沟槽发射极结构之间的超结结构上方具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+接触区9；所述隔离介质层10上部、N+发射区8上部、P+接触区9上部、沟槽发射极结构上部具有发射极金属11，所述发射极金属11一部分嵌入到P型基区5和沟槽发射极结构中；所述分离栅电极17、多晶沟槽发射电极15与发射极金属11等电位；所述多晶硅栅电极7通过栅介质层18与N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极17通过分离栅介质层6与N-漂移区4、N型埋层16相连；所述多晶沟槽发射电极15通过沟槽发射极介质层14与N-漂移区4、N型电荷存储层13、P型基区5、P+接触区9相连；所述多晶硅栅电极7的深度超过P型基区5的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型电荷存储层13的结深；所述分离栅介质层6、沟槽发射极介质层14的厚度大于栅介质层18的厚度。
作为优选方式，超结P柱20内部上方设有P型埋层12，P型埋层12在N型电荷存储层13下方，P型埋层12宽度与超结P柱20宽度相同，P型埋层12浓度大于超结P柱20的浓度。
作为优选方式，所述分离栅介质层6的材料为介电常数大于3.7的材料高介电常数的材料。
作为优选方式，IGBT器件半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分采用相同的材料或采用不同材料组合。
本发明还提供一种具有分离栅结构的RET IGBT器件结构的制作方法，其特征在于包括以下步骤：
步骤1：采用N型单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤3：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤4：在750℃～950℃在所述栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤5：对栅电极沟槽进行刻蚀；
步骤6：在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤7：在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层12，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤9：利用掩膜，通过离子注入N型杂质形成N型埋层16，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤10：通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤11：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：器件正面淀积金属制作发射极金属；
步骤15：翻转硅片；离子注入N型杂质制得N型场阻止层3，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
作为优选方式，N埋层在步骤2沟槽刻蚀后，在栅极侧墙位置进行离子注入形成。
作为优选方式，步骤3中沟槽栅和沟槽发射极的氧化层分步制作以形成不同厚度。
本发明还提供一种具有分离栅结构的RET IGBT器件结构的制作方法，包括如下步骤：
步骤1：采用N型单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层12，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤3：利用掩膜，通过离子注入N型杂质形成N型埋层16，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤4：通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤5：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤6：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤7：在750℃～950℃在所述栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：对栅电极沟槽进行刻蚀；
步骤9：在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤10：在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅。
步骤11：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：器件正面淀积金属制作发射极金属；
步骤15：翻转硅片；离子注入N型杂质制得N型场阻止层3，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明的工作原理
当栅极7接高于器件阈值电压的高电位、集电极1金属接高电位、发射极金属11和多晶沟槽发射电极15接低电位时，器件工作在导通状态，P+发射区9向N-漂移区4中注入空穴，N+发射区8向N-漂移区4中注入电子，电子空穴对的存在使得漂移区中发生电导调制效应，同时由于N型电荷存储层13的存在，增强了表面空穴的积累，改善了漂移区的载流子分布，降低了器件的正向导通压降；N型埋层16的存在可以改善高浓度P型埋层12引起导通电阻升高的问题，即使N型电荷存储层13的电势未达到PMOS的阈值电压，PMOS未开启，也不会影响左侧MOS结构正常形成导电沟道，电子电流可以通过N型埋层16流入N-漂移区4，进而不会影响器件的导通特性。
当多晶硅栅电极7、发射极金属11和多晶沟槽发射电极15接低电位时，集电极金属1接高电位时，器件工作在阻断状态，此时P型埋层12与沟槽发射极结构能够有效屏蔽N型电荷存储层13对器件击穿电压的影响，而且分离栅电极底部较厚的氧化层缓解了沟槽底部的电场集中，提高了器件的可靠性。
当发射极金属11和多晶沟槽发射电极15接低电位、集电极金属1接高电位且多晶硅栅电极7由高电位转变为低电位时，器件工作在关断状态。较短的栅极减小了栅极面积，弱化了栅极-集电极之间的耦合作用，从而降低了栅极-集电极电容(米勒电容)Cgc，缩短了米勒平台。而栅极下部分的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了器件在关断时产生的损耗。P型基区5、N型电荷存储层13、P型埋层12与多晶沟槽发射电极15构成自偏置PMOS结构，其中P型基区5作为漏极、N型电荷存储层13作为N型基区、P型埋层12作为源极、多晶沟槽发射电极15作为栅电极。随集电极金属1的电位升高，N型电荷存储层13也随之升高，当N型电荷存储层13的电势达到自偏置PMOS的阈值电压时，PMOS开启，为空穴的抽取提供了额外的通路，加速了载流子的抽取速度，加快了电流的关断，进而降低了器件的关断损耗。
当发射极金属11和多晶沟槽发射电极15接低电位、集电极金属1接高电位且多晶硅栅电极7由低电位转变为高电位时，器件工作在开启状态。较短的栅极减小了栅极面积，弱化了栅极-集电极之间的耦合作用，从而降低了栅极-集电极电容(米勒电容)Cgc，缩短了米勒平台。而栅极下部分的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了器件在开启时产生的损耗。并且，分离栅的引入减少了电子在栅极附近的积累，从而改善了电子对栅极的充电，进而提高了栅极的控制能力，改善了EMI效应。
本发明的有益效果表现在：
本发明通过在N型电荷存储层下方引入P型埋层，在P型埋层左侧引入与P型埋层厚度相等的N型埋层，消除了P型埋层对器件导通的影响，即使右侧PMOS的阈值电压很高，还未开启，电子电流可以通过N型埋层流入N型漂移区，器件可以正常形成导电沟道，所以N型电荷存储层的浓度可以进一步提高，同时N型埋层的引入还可以增强电导调制效应，改善导通特性。本发明通过将栅电极分裂为上下两部分，上部分作为栅极，下部分与发射极连接。较短的栅极减小了栅极面积，弱化了栅极-集电极之间的耦合作用，从而降低了栅极-集电极电容(米勒电容)Cgc。而栅极下部分的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了开关损耗，而且分离栅电极的引入减少了载流子对栅极的充电，提高了栅极的控制能力，进而改善了EMI效应。同时，分离栅底部的氧化层厚度可以进一步提高——高于栅氧化层厚度，或使用高介电常数的介质材料作为分离栅介质层，这样可以减小泄漏电流，改善沟槽底部电场集中，提升器件的可靠性。当器件关断时PMOS的开启为空穴提供了一条额外的抽取通路，加快了电流的关断，进而降低了关断损耗，而且P埋层的引入可以屏蔽较高浓度的N型电荷存储层对耐压的不利影响。
附图说明
图1为现有技术中CSTBT的半元胞结构示意图；
图2是本发明实施例1提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图3是本发明实施例2提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图4是本发明实施例3提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图5是本发明实施例4提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图6是本发明实施例5提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图7是本发明实施例6提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图8是本发明实施例7提供的一种具有分离栅结构的RET IGBT半元胞结构示意图；
图9是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成N-漂移区4后的工艺示意图；
图10是本发明实施例1提供的一种具有分离栅结构的RET IGBT刻蚀形成栅沟槽与发射极沟槽后的工艺示意图；
图11是本发明实施例1提供的一种具有分离栅结构的RET IGBT栅介质层6与介质层14后的工艺示意图；
图12是本发明实施例1提供的一种具有分离栅结构的RET IGBT淀积多晶形成分离栅电极17与沟槽发射电极15后的工艺示意图；
图13是本发明实施例1提供的一种具有分离栅结构的RET IGBT刻蚀栅电极沟槽的工艺示意图；
图14是本发明实施例1提供的一种具有分离栅结构的RET IGBT生长介质层18后的工艺示意图；
图15是本发明实施例1提供的一种具有分离栅结构的RET IGBT淀积多晶形成栅电极7后的工艺示意图；
图16是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成P型埋层12后的工艺示意图；
图17是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成N型埋层16后的工艺示意图；
图18是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成N型电荷存储层13、P型基区5、N+发射区3后的工艺示意图；
图19是本发明实施例1提供的一种具有分离栅结构的RET IGBT刻蚀硅与沟槽发射极结构后的工艺示意图；
图20是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成P+接触区9后的工艺示意图；
图21是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成栅隔离介质层10后的工艺示意图；
图22是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成发射极金属11后的工艺示意图；
图23是本发明实施例1提供的一种具有分离栅结构的RET IGBT形成N型场阻止层3、P+集电区2、集电极金属1后的工艺示意图；
图1至图23中，1为集电极金属，2为P型集电区，3为N型场阻止层，4为N-漂移区，19为超结N柱，20为超结P柱，21为浮空P区，5为P型基区，6为分离栅介质层，7为多晶硅栅电极，8为N+发射区，9为P+发射区，10为隔离介质层，11为发射极金属，12为P型埋层，13为N型电荷存储层，14为沟槽发射极介质层，15为多晶沟槽发射电极，16为N型埋层，17为分离栅电极，18为栅介质层，151为P型掺杂多晶硅发射电极，152为N型掺杂多晶硅发射电极，71为P型掺杂多晶硅栅电极，72为N型掺杂多晶硅栅电极，73为浮空P区隔离介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有分离栅结构的RET IGBT器件实施例，如图2所示，包括：包括：从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4，位于N-漂移区4上方的沟槽栅结构和沟槽发射极结构，所述沟槽栅结构包括分离栅介质层6、分离栅介质层6上方的分离栅电极17、分离栅电极17上方的栅介质层18、栅介质层18内的多晶硅栅电极7、多晶硅栅电极7上方的隔离介质层10，所述沟槽发射极结构包括沟槽发射极介质层14、沟槽发射极介质层14内的多晶沟槽发射电极15；
所述N-漂移区4上方的沟槽栅结构和沟槽发射极结构之间具有N型埋层16、与N型埋层16接触的P型埋层12；所述N型埋层16与P型埋层12上部具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+接触区9；所述隔离介质层10上部、N+发射区8上部、P+接触区9上部、沟槽发射极结构上部具有发射极金属11，所述发射极金属11一部分嵌入到P型基区5和沟槽发射极结构中；所述分离栅电极17、多晶沟槽发射电极15与发射极金属11等电位；所述多晶硅栅电极7通过栅介质层18与N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极17通过分离栅介质层6与N-漂移区4、N型埋层16相连；所述多晶沟槽发射电极15通过沟槽发射极介质层14与N-漂移区4、P型埋层12、N型电荷存储层13、P型基区5、P+接触区9相连；所述多晶硅栅电极7的深度超过P型基区5的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型埋层16或P型埋层12的结深；所述N型埋层16的厚度等于P型埋层12的厚度；所述分离栅介质层6、沟槽发射极介质层14的厚度大于栅介质层18的厚度；所述P型埋层12的掺杂浓度大于或等于P型基区5的掺杂浓度；所述P型埋层在器件击穿前不能全部耗尽；所述N型埋层16的宽度能形成电子导电沟道即可。
优选的，所述分离栅介质层6的材料为介电常数大于3.7的材料高介电常数的材料。
优选的，IGBT器件半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分采用相同的材料或采用不同材料组合。
本实施例还提供一种具有分离栅结构的RET IGBT器件结构的制作方法，包括以下步骤：
步骤1：如图9所示，采用N型单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：如图10所示，在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤3：如图11所示，1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤4：如图12所示，在750℃～950℃在所述栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤5：如图13所示，对栅电极沟槽进行刻蚀；
步骤6：如图14所示，在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤7：如图15所示，在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：如图16所示，在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层12，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤9：如图17所示，利用掩膜，通过离子注入N型杂质形成N型埋层16，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤10：如图18所示，通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤11：如图19所示，通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：如图20所示，离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：如图21所示，淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：如图22所示，器件正面淀积金属制作发射极金属；
步骤15：如图23所示，翻转硅片；离子注入N型杂质制得N型场阻止层3，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
此外，N埋层在步骤2沟槽刻蚀后，在栅极侧墙位置进行离子注入形成。
优选的，步骤3中沟槽栅和沟槽发射极的氧化层分步制作以形成不同厚度。
本实施例还提供第二种具有分离栅结构的RET IGBT器件结构的制作方法，包括如下步骤：
步骤1：采用N型单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层12，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤3：利用掩膜，通过离子注入N型杂质形成N型埋层16，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤4：通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤5：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤6：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤7：在750℃～950℃在所述栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：对栅电极沟槽进行刻蚀；
步骤9：在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤10：在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅。
步骤11：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：器件正面淀积金属制作发射极金属；
步骤15：翻转硅片；离子注入N型杂质制得N型场阻止层3，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电
实施例2
一种具有分离栅结构的RET IGBT器件实施例，如图3所示，本实施例和实施例1的区别在于：所述多晶沟槽发射电极15包括P型掺杂多晶硅发射电极151、P型掺杂多晶硅发射电极151下方的N型掺杂多晶硅发射电极152，所述N型掺杂多晶硅发射电极152的掺杂浓度小于P型掺杂多晶硅发射电极151的浓度，N型掺杂多晶硅发射电极152的厚度小于P型掺杂多晶硅发射电极151的厚度，且器件关断时N型掺杂多晶硅全部耗尽。
通过对沟槽发射极结构的多晶硅电极做不同掺杂，当器件关断时，沟槽发射极形成的PN结反偏，由于N型掺杂多晶硅发射电极152的掺杂浓度较低，厚度较小，该N型区域全部耗尽，相当于极板电容的距离增大，集电极-发射极间的电容Cce减小，从而降低了输出电容，改善了器件的关断特性，避免了关断时集电极-发射极间过大的dV/dt使电容放电电流过大，导致动态闩锁。
实施例3
一种具有分离栅结构的RET IGBT器件实施例，如图4所示，本实施例和实施例1的区别在于：多晶硅栅电极7包括P型掺杂多晶硅栅电极71、P型掺杂多晶硅栅电极71下方的N型掺杂多晶硅栅电极72，N型掺杂多晶硅栅电极72的浓度小于P型掺杂多晶硅栅电极71的浓度，N型掺杂多晶硅栅电极72的厚度小于P型掺杂多晶硅栅电极71的厚度。
在器件关断时沟槽栅中的PN结反偏，N型区域全部耗尽，降低了栅极电容Cge。
实施例4
一种具有分离栅结构的RET IGBT器件实施例，如图5所示，本实施例和实施例1的区别在于：分离栅电极17为L型，且分离栅电极17的右上方为多晶硅栅电极7，将分离栅电极的多晶引出接到发射极上，隔离介质层10的宽度大于或等于多晶硅栅电极7的宽度。
实施例5
一种具有分离栅结构的RET IGBT器件实施例，如图6所示，本实施例和实施例4的区别在于：在沟槽栅结构左侧引入浮空P区21，浮空P区21的上方具有浮空P区隔离介质层73，浮空P区隔离介质层73上方具有发射极金属11，浮空P区21的深度大于或等于沟槽栅结构的深度。
浮空P区结构的引入增强了电导调制，降低了导通压降，同时减小了沟道密度，降低了饱和电流，改善了短路特性。
实施例6
一种具有分离栅结构的RET IGBT器件实施例，如图7所示，
包括：从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3、N型场阻止层3上方为由超结N柱19与超结P柱20构成的超结结构，超结P柱20的结深小于等于超结N柱19的结深；
超结结构上方左侧为沟槽栅结构、右侧为沟槽发射极结构，所述沟槽栅结构包括分离栅介质层6、分离栅介质层6上方的分离栅电极17、分离栅电极17上方的栅介质层18、栅介质层18内的多晶硅栅电极7、多晶硅栅电极7上方的隔离介质层10，所述沟槽发射极结构包括沟槽发射极介质层14、沟槽发射极介质层14内的多晶沟槽发射电极15；
沟槽栅结构和沟槽发射极结构之间的超结结构上方具有N型电荷存储层13；所述N型电荷存储层13上部具有P型基区5；所述P型基区5上部具有N+发射区8与P+接触区9；所述隔离介质层10上部、N+发射区8上部、P+接触区9上部、沟槽发射极结构上部具有发射极金属11，所述发射极金属11一部分嵌入到P型基区5和沟槽发射极结构中；所述分离栅电极17、多晶沟槽发射电极15与发射极金属11等电位；所述多晶硅栅电极7通过栅介质层18与N型电荷存储层13、P型基区5、N+发射区8相连；所述分离栅电极17通过分离栅介质层6与N-漂移区4、N型埋层16相连；所述多晶沟槽发射电极15通过沟槽发射极介质层14与N-漂移区4、N型电荷存储层13、P型基区5、P+接触区9相连；所述多晶硅栅电极7的深度超过P型基区5的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型电荷存储层13的结深；所述分离栅介质层6、沟槽发射极介质层14的厚度大于栅介质层18的厚度。
超结结构的引入进一步降低了器件的导通压降并提高了器件的击穿电压。
实施例7
一种具有分离栅结构的RET IGBT器件实施例，如图8所示，本实施例和实施例6的区别在于：超结P柱20内部上方设有P型埋层12，P型埋层12在N型电荷存储层13下方，P型埋层12宽度与超结P柱20宽度相同，P型埋层12浓度大于超结P柱20的浓度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种具有分离栅结构的RET IGBT器件结构，包括：从下至上依次层叠设置的集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N-漂移区(4)，位于N-漂移区(4)上方的沟槽栅结构和沟槽发射极结构，所述沟槽栅结构包括分离栅介质层(6)、分离栅介质层(6)上方的分离栅电极(17)、分离栅电极(17)上方的栅介质层(18)、栅介质层(18)内的多晶硅栅电极(7)、多晶硅栅电极(7)上方的隔离介质层(10)，所述沟槽发射极结构包括沟槽发射极介质层(14)、沟槽发射极介质层(14)内的多晶沟槽发射电极(15)；
其特征在于：所述N-漂移区(4)上方的沟槽栅结构和沟槽发射极结构之间具有N型埋层(16)、与N型埋层(16)接触的P型埋层(12)；所述N型埋层(16)与P型埋层(12)上部具有N型电荷存储层(13)；所述N型电荷存储层(13)上部具有P型基区(5)；所述P型基区(5)上部具有N+发射区(8)与P+接触区(9)；所述隔离介质层(10)上部、N+发射区(8)上部、P+接触区(9)上部、沟槽发射极结构上部具有发射极金属(11)，所述发射极金属(11)一部分嵌入到P型基区(5)和沟槽发射极结构中；所述分离栅电极(17)、多晶沟槽发射电极(15)与发射极金属(11)等电位；所述多晶硅栅电极(7)通过栅介质层(18)与N型电荷存储层(13)、P型基区(5)、N+发射区(8)相连；所述分离栅电极(17)通过分离栅介质层(6)与N-漂移区(4)、N型埋层(16)相连；所述多晶沟槽发射电极(15)通过沟槽发射极介质层(14)与N-漂移区(4)、P型埋层(12)、N型电荷存储层(13)、P型基区(5)、P+接触区(9)相连；所述多晶硅栅电极(7)的深度超过P型基区(5)的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型埋层(16)或P型埋层(12)的结深；所述N型埋层(16)的厚度等于P型埋层(12)的厚度；所述分离栅介质层(6)、沟槽发射极介质层(14)的厚度大于栅介质层(18)的厚度；所述P型埋层(12)的掺杂浓度大于或等于P型基区(5)的掺杂浓度；所述P型埋层在器件击穿前不能全部耗尽；所述N型埋层(16)的宽度能形成电子导电沟道即可。
2.根据权利要求1所述的一种具有分离栅结构的RET IGBT器件结构，其特征在于：所述多晶沟槽发射电极(15)包括P型掺杂多晶硅发射电极(151)、P型掺杂多晶硅发射电极(151)下方的N型掺杂多晶硅发射电极(152)，所述N型掺杂多晶硅发射电极(152)的掺杂浓度小于P型掺杂多晶硅发射电极(151)的浓度，N型掺杂多晶硅发射电极(152)的厚度小于P型掺杂多晶硅发射电极(151)的厚度，且器件关断时N型掺杂多晶硅全部耗尽。
3.根据权利要求1所述一种具有分离栅结构的RET IGBT器件结构，其特征在于：多晶硅栅电极(7)包括P型掺杂多晶硅栅电极(71)、P型掺杂多晶硅栅电极(71)下方的N型掺杂多晶硅栅电极(72)，N型掺杂多晶硅栅电极(72)的浓度小于P型掺杂多晶硅栅电极(71)的浓度，N型掺杂多晶硅栅电极(72)的厚度小于P型掺杂多晶硅栅电极(71)的厚度。
4.根据权利要求1所述的一种具有分离栅结构的RET IGBT器件结构，其特征在于：分离栅电极(17)为L型，且分离栅电极(17)的右上方为多晶硅栅电极(7)，将分离栅电极的多晶引出接到发射极上，隔离介质层(10)的宽度大于或等于多晶硅栅电极(7)的宽度。
5.根据权利要求4所述一种具有分离栅结构的RET IGBT器件结构，其特征在于：在沟槽栅结构左侧引入浮空P区(21)，浮空P区(21)的上方具有浮空P区隔离介质层(73)，浮空P区隔离介质层(73)上方具有发射极金属(11)，浮空P区(21)的深度大于或等于沟槽栅结构的深度。
6.一种具有分离栅结构的RET IGBT器件结构，其特征在于：
包括：从下至上依次层叠设置的集电极金属(1)、P型集电区(2)、N型场阻止层(3)、N型场阻止层(3)上方为由超结N柱(19)与超结P柱(20)构成的超结结构，超结P柱(20)的结深小于等于超结N柱(19)的结深；
超结结构上方左侧为沟槽栅结构、右侧为沟槽发射极结构，所述沟槽栅结构包括分离栅介质层(6)、分离栅介质层(6)上方的分离栅电极(17)、分离栅电极(17)上方的栅介质层(18)、栅介质层(18)内的多晶硅栅电极(7)、多晶硅栅电极(7)上方的隔离介质层(10)，所述沟槽发射极结构包括沟槽发射极介质层(14)、沟槽发射极介质层(14)内的多晶沟槽发射电极(15)；
沟槽栅结构和沟槽发射极结构之间的超结结构上方具有N型电荷存储层(13)；所述N型电荷存储层(13)上部具有P型基区(5)；所述P型基区(5)上部具有N+发射区(8)与P+接触区(9)；所述隔离介质层(10)上部、N+发射区(8)上部、P+接触区(9)上部、沟槽发射极结构上部具有发射极金属(11)，所述发射极金属(11)一部分嵌入到P型基区(5)和沟槽发射极结构中；所述分离栅电极(17)、多晶沟槽发射电极(15)与发射极金属(11)等电位；所述多晶硅栅电极(7)通过栅介质层(18)与N型电荷存储层(13)、P型基区(5)、N+发射区(8)相连；所述分离栅电极(17)通过分离栅介质层(6)与N-漂移区(4)、N型埋层(16)相连；所述多晶沟槽发射电极(15)通过沟槽发射极介质层(14)与N-漂移区(4)、N型电荷存储层(13)、P型基区(5)、P+接触区(9)相连；所述多晶硅栅电极(7)的深度超过P型基区(5)的深度；所述沟槽发射极结构与沟槽栅结构的深度大于N型电荷存储层(13)的结深；所述分离栅介质层(6)、沟槽发射极介质层(14)的厚度大于栅介质层(18)的厚度。
7.根据权利要求6所述一种具有分离栅结构的RET IGBT器件结构，其特征在于：超结P柱(20)内部上方设有P型埋层(12)，P型埋层(12)在N型电荷存储层(13)下方，P型埋层(12)宽度与超结P柱(20)宽度相同，P型埋层(12)浓度大于超结P柱(20)的浓度。
8.根据权利要求1或6所述的一种具有分离栅结构的RET IGBT器件结构，其特征在于：所述分离栅介质层(6)的材料为介电常数大于3.7的材料高介电常数的材料。
9.根据权利要求1或6所述一种具有分离栅结构的RET IGBT器件结构，其特征在于：IGBT器件半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分采用相同的材料或采用不同材料组合。
10.权利要求1所述一种具有分离栅结构的RET IGBT器件结构的制作方法，其特征在于包括以下步骤：
步骤1：采用N型单晶硅片作为器件的N-漂移区，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤3：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤4：在750℃～950℃在栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤5：对栅电极沟槽进行刻蚀；
步骤6：在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤7：在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤9：利用掩膜，通过离子注入N型杂质形成N型埋层，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤10：通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤11：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：器件正面淀积金属制作发射极金属；
步骤15：翻转硅片；离子注入N型杂质制得N型场阻止层，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
11.根据权利要求10所述的一种具有分离栅结构的RET IGBT器件结构的制作方法，其特征在于：N埋层在步骤2沟槽刻蚀后，在栅极侧墙位置进行离子注入形成。
12.根据权利要求10所述的一种具有分离栅结构的RET IGBT器件结构的制作方法，其特征在于：步骤3中沟槽栅和沟槽发射极的氧化层分步制作以形成不同厚度。
13.权利要求1所述的一种具有分离栅结构的RET IGBT器件结构的制作方法，其特征在于包括如下步骤：
步骤1：采用N型单晶硅片作为器件的N-漂移区，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层预氧化层，通过离子注入P型杂质形成P型埋层，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤3：利用掩膜，通过离子注入N型杂质形成N型埋层，离子注入能量为200～500keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为20～30分钟；
步骤4：通过离子注入N型杂质制得N型电荷存储层，离子注入能量为200～400keV，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入P型杂质制得P型基区，离子注入剂量为1012～1014个/cm2，退火温度为1000℃～1100℃，退火时间为10～30分钟；通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2；
步骤5：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽与沟槽发射电极沟槽；
步骤6：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层栅氧化层；
步骤7：在750℃～950℃在栅氧化层上淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤8：对栅电极沟槽进行刻蚀；
步骤9：在1050℃～1150℃的O2气氛下在刻蚀好的栅电极沟槽内生长一层栅氧化层，厚度小于步骤3中生长的栅氧化层厚度；
步骤10：在750℃～950℃对步骤6中介质层淀积多晶硅，然后反刻蚀掉表面多余多晶硅；
步骤11：通过掩模版、光刻、刻蚀步骤进行硅刻蚀，刻蚀深度大于N+发射区的结深，小于P型基区的结深；
步骤12：离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV,离子注入剂量为1014～1015个/cm2；
步骤13：淀积二氧化硅并刻蚀掉多余的介质形成栅隔离介质层；
步骤14：器件正面淀积金属制作发射极金属；
步骤15：翻转硅片；离子注入N型杂质制得N型场阻止层，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P+集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；淀积金属制得金属集电极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115483284A (zh) * 2022-07-20 2022-12-16 上海林众电子科技有限公司 一种改进型sg igbt的制备方法及应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870180A (zh) * 2016-04-26 2016-08-17 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105957893A (zh) * 2016-05-26 2016-09-21 深圳尚阳通科技有限公司 屏蔽栅功率mosfet及其制造方法
WO2019184957A1 (zh) * 2018-03-27 2019-10-03 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
CN110600537A (zh) * 2019-08-22 2019-12-20 电子科技大学 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN112259598A (zh) * 2020-09-21 2021-01-22 倪炜江 一种沟槽型mosfet器件及其制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870180A (zh) * 2016-04-26 2016-08-17 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105957893A (zh) * 2016-05-26 2016-09-21 深圳尚阳通科技有限公司 屏蔽栅功率mosfet及其制造方法
WO2019184957A1 (zh) * 2018-03-27 2019-10-03 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
CN110600537A (zh) * 2019-08-22 2019-12-20 电子科技大学 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN112259598A (zh) * 2020-09-21 2021-01-22 倪炜江 一种沟槽型mosfet器件及其制备方法

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