CN113838922B - 具有载流子浓度增强的分离栅超结igbt器件结构及方法 - Google Patents
具有载流子浓度增强的分离栅超结igbt器件结构及方法 Download PDFInfo
- Publication number
- CN113838922B CN113838922B CN202111117630.3A CN202111117630A CN113838922B CN 113838922 B CN113838922 B CN 113838922B CN 202111117630 A CN202111117630 A CN 202111117630A CN 113838922 B CN113838922 B CN 113838922B
- Authority
- CN
- China
- Prior art keywords
- type
- gate
- column
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000000926 separation method Methods 0.000 claims abstract description 77
- 238000007667 floating Methods 0.000 claims abstract description 65
- 239000011800 void material Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 118
- 239000002184 metal Substances 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 29
- 238000003860 storage Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000003014 reinforcing effect Effects 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 21
- 230000000694 effects Effects 0.000 abstract description 8
- 238000000605 extraction Methods 0.000 abstract description 8
- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 24
- 239000000969 carrier Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种具有载流子浓度增强的分离栅超结IGBT器件结构及制作方法，本发明通过将栅电极分裂为左右两部分，左侧作为栅极，右侧与发射极连接，分离栅结构降低了米勒电容Cgc，进而降低了开关损耗。本发明在沟槽栅右侧、P柱上方引入P型浮空区结构，阻止了P柱与P型基区及发射极的直接连接，消除了在高柱区浓度下P柱及P型基区对空穴的抽取作用，在不同N、P柱区掺杂浓度下器件均工作在双极导电模式下，消除了柱区掺杂浓度对正向导通压降的影响。右侧分离栅的引入还避免了器件开启时P型浮空区中的空穴电流对栅极的充电，避免了开启动态过程中的电流、电压振荡，改善了EMI问题。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及一种具有载流子浓度增强的分离栅超结绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管(IGBT)结合了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，发展为现代电力电子电路中的核心电子元器件之一。IGBT既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。IGBT因其出色性能，广泛应用于交通、通信、家用电器及航空航天各个领域，极大地改善了电力电子系统的性能。
IGBT利用低掺杂浓度的漂移区来实现高耐压，然而击穿电压和导通电阻之间存在一定比例关系的限制，即“硅极限”。为了打破“硅极限”，人们提出了超结理论：在漂移区中引入交替排列的N、P柱，利用N、P柱的横向耗尽来改善电场分布，从而获得更高的耐压。超结器件凭借其高耐压、低导通电阻的性能，广泛应用于肖特基二极管、MOSFET以及IGBT中。相比传统的硅基IGBT器件，超结IGBT在相同的漂移区长度下具备更高的耐压，当器件关断时，N、P柱间PN结的耗尽会加速载流子的抽取，进而降低关断损耗。然而在导通时，空穴很容易被高掺杂浓度的P柱收集，进而直接从P型基区流出发射极，造成较高的导通压降。
发明内容
为了改善传统超结IGBT米勒电容较大，EMI问题，以及在不同N、P柱区掺杂浓度下正向导通时导电机制在双极-单极之间转换且在中等掺杂浓度下导通压降较大的问题，本发明提出一种具有载流子浓度增强的分离栅超结IGBT结构如图2所示，本发明通过将栅电极分裂为左右两部分，左侧作为栅极，右侧与发射极连接。较窄的栅极减小了栅极面积，并且栅极右侧的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了开关损耗。本发明在沟槽栅右侧、P柱上方引入P型浮空区结构，阻止了P柱与P型基区及发射极的直接连接，消除了在高柱区浓度下P柱及P型基区对空穴的抽取作用，在不同N、P柱区掺杂浓度下器件均工作在双极导电模式下，消除了柱区掺杂浓度对正向导通压降的影响。右侧分离栅的引入还避免了器件开启时P型浮空区中的空穴电流对栅极的充电，进而提高了栅极的控制能力，避免了开启动态过程中的电流、电压振荡，改善了EMI问题。
为实现上述发明目的，本发明技术方案如下；
一种具有载流子浓度增强的分离栅超结IGBT器件结构，包括：从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3，N型场阻止层3上方的超结N柱5、和超结N柱5接触的超结P柱4，位于超结N柱5上方的第一沟槽结构，第一沟槽结构包括沟槽栅结构和分离栅结构；
所述沟槽栅结构包括栅介质层6、栅介质层6内的多晶硅栅电极7，所述沟槽栅结构右侧具有分离栅结构，所述分离栅结构包括分离栅介质层15、分离栅介质层15内的分离栅电极14；所述超结P柱4上方具有P型浮空区13，所述超结N柱5上部具有P型基区8；P型基区8位于沟槽栅结构左侧，P型浮空区13位于分离栅结构右侧，所述P型基区8上部具有N+发射区9与P+接触区10；所述栅介质层6、多晶硅栅电极7、分离栅介质层15、分离栅电极14和P型浮空区13上方具有栅隔离介质层11；所述栅隔离介质层11上部、N+发射区9上部、P+接触区10上部具有发射极金属12；所述分离栅电极14与发射极金属12等电位；所述多晶硅栅电极7的深度大于P型基区8的结深；所述P型浮空区13的深度与P型基区8的深度相等；所述P型浮空区13的掺杂浓度与P型基区8的掺杂浓度相等；所述P型浮空区13的宽度大于超结P柱4的宽度。
作为优选方式，分离栅电极14的深度和多晶硅栅电极7的深度相同，分离栅电极14的宽度和多晶硅栅电极7的宽度相同。
作为优选方式，P型浮空区13的深度超过第一沟槽结构的深度。
作为优选方式，在P型基区8下方引入N型电荷存储层17，所述N型电荷存储层17的结深小于第一沟槽结构的深度，所述N型电荷存储层17的掺杂浓度超过超结N柱5的掺杂浓度。
作为优选方式，在超结N柱5、超结P柱4两者与N型场阻止层3之间引入N-漂移区16，所述N-漂移区16的掺杂浓度低于超结N柱5的掺杂浓度。
作为优选方式，分离栅电极14为L型分离栅结构，L型分离栅结构的水平段延伸至多晶硅栅电极7的下方。
作为优选方式，在P型基区8下方第一沟槽结构左侧引入N型电荷存储层17；所述N型电荷存储层17的结深小于第一沟槽结构的深度，所述N型电荷存储层17的掺杂浓度大于超结N柱5的掺杂浓度。
作为优选方式，超结P柱4上方的P型浮空区13中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层21、分离栅介质层21内的分离栅电极20；第二沟槽结构右侧超结P柱4的上方设有P型浮空区19，P型浮空区19上方有P+接触区18，所述分离栅电极20与发射极金属12等电位，所述第二沟槽结构及P+接触区18上方具有发射极金属12。
作为优选方式，超结P柱4上方的P型浮空区13中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层21、分离栅介质层21内的分离栅电极20；第二沟槽结构右侧4的上方设有P型浮空区19，P型浮空区19上方有P+接触区18，所述分离栅电极20与多晶硅栅电极7等电位，第二沟槽结构上方有栅隔离介质层11，P+接触区18上方具有发射极金属12，P型浮空区19当分离栅电极20接栅极信号时全部耗尽。
本发明还提供一种具有载流子浓度增强的分离栅超结IGBT结构的制作方法，包括以下步骤：
步骤1：采用N型掺杂单晶硅片作为衬底；
步骤2：在单晶硅片上外延N型掺杂硅，然后反刻蚀掉表面多余硅，形成N型掺杂漂移区
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出p柱区沟槽；
步骤4：在p柱区沟槽中外延p型掺杂硅，对p柱沟槽进行填充，再通过化学机械平坦化去除多余的p型硅；
步骤5：外延p型硅，然后反刻蚀掉表面多余硅，形成P型基区和P型浮空区；
步骤6：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽；
步骤7：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层氧化层；
步骤8：在750℃～950℃在所述介质层上淀积多晶硅，然后通过反刻刻蚀掉表面多余多晶硅；
步骤9：通过反应离子刻蚀形成左右双栅；
步骤10：在刻蚀后的沟槽中淀积氧化层，并刻蚀掉多余的氧化层；
步骤11：在硅片表面生长一层预氧化层，通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2，离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV，离子注入剂量为1014～1015个/cm2；
步骤12：淀积二氧化硅并刻蚀掉多余的介质形成隔离介质层；
步骤13：器件正面淀积金属制作发射极金属；
步骤14：翻转硅片，离子注入N型杂质制得N型场阻止层，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P型集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；
步骤15：淀积金属制作集电极金属。
本发明的工作原理
当发射极金属12及分离栅14电极接低电位、集电极金属1接高电位且多晶硅栅电极7由低电位转变为高电位时，器件工作在开启状态。较窄的栅极减小了栅极面积，弱化了栅极-集电极之间的耦合作用，从而降低了栅极-集电极电容(米勒电容)Cgc，缩短了米勒平台。而栅极下部分的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而加快了开关速度，降低了损耗。同时右侧分离栅的引入同避免了器件开启时P型浮空区中的空穴电流对栅极的充电，进而提高了栅极的控制能力，避免了开启动态过程中的电流、电压振荡，改善了EMI问题。
当多晶硅栅电极7接高于器件阈值电压的高电位、集电极金属1接高电位、发射极金属12及分离栅电极14接低电位时，器件工作在导通状态。当N、P柱区掺杂浓度较低时(5×1013～2×1014cm-3)，P型集电区2的空穴注入效率很高，漂移区内发生很强的电导调制效应，进而可以获得一个较低的导通压降；随着N、P柱掺杂浓度的提高(2×1014～3×1015cm-3)，P型集电区2的注入效率降低，且高浓度P柱对空穴的抽取能力增强，但是P型浮空区的引入阻止了P柱及P型基区对空穴的抽取，从而提高了发射极一侧的空穴浓度，进而可以获得一个较低的导通压降；当N、P柱掺杂浓度进一步提高至与发生电导调制时的浓度相当时(3×1015～1×1016cm-3)，漂移区内载流子浓度很高，致使导通压降较低。所以P型浮空区的引入使得器件在N、P柱浓度较高时仍工作在双极导电模式下，改善了N、P柱浓度对导通压降的影响。而且较窄的台面进一步增强了漂移区的电导调制作用，大大提升了导通性能。
本发明的有益效果表现在：
本发明通过将栅电极分裂为左右两部分，左侧作为栅极，右侧与发射极连接。较窄的栅极减小了栅极面积，弱化了栅极-集电极之间的耦合作用，从而降低了栅极-集电极电容(米勒电容)Cgc。而栅极右侧的接地分离栅电极将一部分栅极电容Cgc转化为了栅极-发射极电容Cge，进一步降低了米勒电容Cgc，进而降低了开关损耗，而且分离栅电极的引入减少了载流子对栅极的充电，提高了栅极的控制能力，进而改善了EMI效应。本发明通过引入P型浮空区结构，使P型基区与P型浮空区连接，阻止了了在高柱区浓度下发射极对P柱中空穴的直接抽取，使器件在不同N、P柱区掺杂浓度下均工作在双极导电模式下，消除了柱区掺杂浓度对正向导通压降的影响。同时P型浮空区结构进一步减小了台面宽度，增强了漂移区的电导调制作用，从而降低了导通压降。而右侧分离栅的引入同时还避免了器件开启时P型浮空区中的空穴电流对栅极的充电，进而提高了栅极的控制能力，避免了开启动态过程中的电流、电压振荡，改善了EMI问题。
附图说明
图1为传统超结-IGBT的半元胞结构示意图。
图2是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图3是本发明实施例2提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图4是本发明实施例3提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图5是本发明实施例4提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图6是本发明实施例5提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图7是本发明实施例6提供的一种具有载流子浓度增强的分离栅超结IGBT半元胞结构示意图；
图8是本发明实施例7提供的一种具有载流子浓度增强的分离栅超结IGBT形成N型衬底3后的工艺示意图；
图9是本发明实施例8提供的一种具有载流子浓度增强的分离栅超结IGBT形成N型漂移区5后的工艺示意图；
图10是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成N型漂移区5后的工艺示意图；
图11是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成N型漂移区5后的工艺示意图；
图12是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT刻蚀形成P柱区沟槽后的工艺示意图；
图13是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT填充形成P柱区4后的工艺示意图；
图14是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成P型基区8和P型浮空区13后的工艺示意图；
图15是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT刻蚀形成栅沟槽后的工艺示意图；
图16是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成栅介质层6后的工艺示意图；
图17是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成多晶硅后的工艺示意图；
图18是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成栅电极7以及分离栅电极14后的工艺示意图；
图19是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成分离栅介质层15后的工艺示意图；
图20是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成N+发射区9、P+接触区10后的工艺示意图；
图21是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成隔离介质层11后的工艺示意图；
图22是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成发射极金属12后的工艺示意图；
图23是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成N型场阻止层3、P型集电区2后的工艺示意图；
图24是本发明实施例1提供的一种具有载流子浓度增强的分离栅超结IGBT形成集电极金属1后的工艺示意图；
图1至图24中，1为集电极金属，2为P型集电区，3为N型场阻止层，4为超结P柱，5为超结N柱，6为栅介质层，7为多晶硅栅电极，8为P型基区，9为N+发射区，10为P+发射区，11为栅隔离介质层，12为发射极金属，13为P型浮空区，14为分离栅电极，15为分离栅介质层，16为N-漂移区，17为N型电荷存储层，18为P+接触区，19为P型浮空区，20为分离栅电极，21为分离栅介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图2所示，包括从下至上依次层叠设置的集电极金属1、P型集电区2、N型场阻止层3，N型场阻止层3上方的超结N柱5、和超结N柱5接触的超结P柱4，位于超结N柱5上方的第一沟槽结构，第一沟槽结构包括沟槽栅结构和分离栅结构；
所述沟槽栅结构包括栅介质层6、栅介质层6内的多晶硅栅电极7，所述沟槽栅结构右侧具有分离栅结构，所述分离栅结构包括分离栅介质层15、分离栅介质层15内的分离栅电极14；所述超结P柱4上方具有P型浮空区13，所述超结N柱5上部具有P型基区8；P型基区8位于沟槽栅结构左侧，P型浮空区13位于分离栅结构右侧，所述P型基区8上部具有N+发射区9与P+接触区10；所述栅介质层6、多晶硅栅电极7、分离栅介质层15、分离栅电极14和P型浮空区13上方具有栅隔离介质层11；所述栅隔离介质层11上部、N+发射区9上部、P+接触区10上部具有发射极金属12；所述分离栅电极14与发射极金属12等电位；所述多晶硅栅电极7的深度大于P型基区8的结深；所述P型浮空区13的深度与P型基区8的深度相等；所述P型浮空区13的掺杂浓度与P型基区8的掺杂浓度相等；所述P型浮空区13的宽度大于超结P柱4的宽度。
分离栅电极14的深度和多晶硅栅电极7的深度相同，分离栅电极14的宽度和多晶硅栅电极7的宽度相同。
本实施例还提供一种具有载流子浓度增强的分离栅超结IGBT结构的制作方法，包括以下步骤：
步骤1：如图10所示，采用N型掺杂单晶硅片作为衬底；
步骤2：如图11所示，在单晶硅片上外延N型掺杂硅，然后反刻蚀掉表面多余硅，形成N型掺杂漂移区
步骤3：如图12所示，在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出p柱区沟槽；
步骤4：如图13所示，在p柱区沟槽中外延p型掺杂硅，对p柱沟槽进行填充，再通过化学机械平坦化去除多余的p型硅；
步骤5：如图14所示，外延p型硅，然后反刻蚀掉表面多余硅，形成P型基区和P型浮空区；
步骤6：如图15所示，在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽；
步骤7：如图16所示，1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层氧化层；
步骤8：如图17所示，在750℃～950℃在所述介质层上淀积多晶硅，然后通过反刻刻蚀掉表面多余多晶硅；
步骤9：如图18所示，通过反应离子刻蚀形成左右双栅；
步骤10：如图19所示，在刻蚀后的沟槽中淀积氧化层，并刻蚀掉多余的氧化层；
步骤11：如图20所示，在硅片表面生长一层预氧化层，通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2，离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV，离子注入剂量为1014～1015个/cm2；
步骤12：如图21所示，淀积二氧化硅并刻蚀掉多余的介质形成隔离介质层；
步骤13：如图22所示，器件正面淀积金属制作发射极金属；
步骤14：如图23所示，翻转硅片，离子注入N型杂质制得N型场阻止层，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P型集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；
步骤15：如图24所示，淀积金属制作集电极金属。
实施例2
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图3所示，本实施例和实施例1的区别在于：P型浮空区13的深度超过第一沟槽结构的深度。
较深的P型浮空区有助于改善沟槽底部的电场分布，提高器件可靠性。
实施例3
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图4所示，本实施例和实施例1的区别在于：在P型基区8下方引入N型电荷存储层17，所述N型电荷存储层17的结深小于第一沟槽结构的深度，所述N型电荷存储层17的掺杂浓度超过超结N柱5的掺杂浓度。
N型电荷存储层的引入进一步提高了载流子的浓度，增强了漂移区的电导调制效应，降低了器件的导通压降。
实施例4
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图5所示，本实施例和实施例1的区别在于：在超结N柱5、超结P柱4两者与N型场阻止层3之间引入N-漂移区16，所述N-漂移区16的掺杂浓度低于超结N柱5的掺杂浓度。
N-漂移区的引入有助于弥补超结工艺上的限制，制造出电压等级更高的超结IGBT。
实施例5
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图6所示，本实施例和实施例1的区别在于：分离栅电极14为L型分离栅结构，L型分离栅结构的水平段延伸至多晶硅栅电极7的下方。
实施例6
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图7所示，本实施例和实施例5的区别在于：在P型基区8下方第一沟槽结构左侧引入N型电荷存储层17；所述N型电荷存储层17的结深小于第一沟槽结构的深度，所述N型电荷存储层17的掺杂浓度大于超结N柱5的掺杂浓度。
N型电荷存储层的引入可以在发射极一侧建立空穴势垒，提高发射极一侧的空穴浓度，进而降低器件的导通压降。
实施例7
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图8所示，本实施例和实施例1的区别在于：超结P柱4上方的P型浮空区13中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层21、分离栅介质层21内的分离栅电极20；第二沟槽结构右侧超结P柱4的上方设有P型浮空区19，P型浮空区19上方有P+接触区18，所述分离栅电极20与发射极金属12等电位，所述第二沟槽结构及P+接触区18上方具有发射极金属12。
P型浮空区19的引入增加了空穴通路，在器件关断时加快空穴的抽取。
实施例8
一种具有载流子浓度增强的分离栅超结IGBT器件实施例，如图9所示，本实施例和实施例1的区别在于：超结P柱4上方的P型浮空区13中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层21、分离栅介质层21内的分离栅电极20；第二沟槽结构右侧4的上方设有P型浮空区19，P型浮空区19上方有P+接触区18，所述分离栅电极20与多晶硅栅电极7等电位，第二沟槽结构上方有栅隔离介质层11，P+接触区18上方具有发射极金属12，P型浮空区19当分离栅电极20接栅极信号时全部耗尽。
器件导通时，分离栅电极20接高电位，P型浮空区19可以完全耗尽，空穴不会通过P型浮空区19流出；器件关断时，分离栅电极20由高电位转变为低电位，P型浮空区19与发射极连接，形成空穴通路，加快空穴的抽取。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：包括从下至上依次层叠设置的集电极金属(1)、P型集电区(2)、N型场阻止层(3)，N型场阻止层(3)上方的超结N柱(5)、和超结N柱(5)接触的超结P柱(4)，位于超结N柱(5)上方的第一沟槽结构，第一沟槽结构包括沟槽栅结构和分离栅结构；
所述沟槽栅结构包括栅介质层(6)、栅介质层(6)内的多晶硅栅电极(7)，所述沟槽栅结构右侧具有分离栅结构，所述分离栅结构包括分离栅介质层(15)、分离栅介质层(15)内的分离栅电极(14)；所述超结P柱(4)上方具有P型浮空区(13)，所述超结N柱(5)上部具有P型基区(8)；P型基区(8)位于沟槽栅结构左侧，P型浮空区(13)位于分离栅结构右侧，所述P型基区(8)上部具有N+发射区(9)与P+接触区(10)；所述栅介质层(6)、多晶硅栅电极(7)、分离栅介质层(15)、分离栅电极(14)和P型浮空区(13)上方具有栅隔离介质层(11)；所述栅隔离介质层(11)上部、N+发射区(9)上部、P+接触区(10)上部具有发射极金属(12)；所述分离栅电极(14)与发射极金属(12)等电位；所述多晶硅栅电极(7)的深度大于P型基区(8)的结深；所述P型浮空区(13)的深度与P型基区(8)的深度相等；所述P型浮空区(13)的掺杂浓度与P型基区(8)的掺杂浓度相等；所述P型浮空区(13)的宽度大于超结P柱(4)的宽度。
2.根据权利要求1所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：分离栅电极(14)的深度和多晶硅栅电极(7)的深度相同，分离栅电极(14)的宽度和多晶硅栅电极(7)的宽度相同。
3.根据权利要求2所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：在P型基区(8)下方引入N型电荷存储层(17)，所述N型电荷存储层(17)的结深小于第一沟槽结构的深度，所述N型电荷存储层(17)的掺杂浓度超过超结N柱(5)的掺杂浓度。
4.根据权利要求2所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：在超结N柱(5)、超结P柱(4)两者与N型场阻止层(3)之间引入N-漂移区(16)，所述N-漂移区(16)的掺杂浓度低于超结N柱(5)的掺杂浓度。
5.根据权利要求1所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：分离栅电极(14)为L型分离栅结构，L型分离栅结构的水平段延伸至多晶硅栅电极(7)的下方。
6.根据权利要求5所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：在P型基区(8)下方第一沟槽结构左侧引入N型电荷存储层(17)；所述N型电荷存储层(17)的结深小于第一沟槽结构的深度，所述N型电荷存储层(17)的掺杂浓度大于超结N柱(5)的掺杂浓度。
7.根据权利要求2所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：超结P柱(4)上方的P型浮空区(13)中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层(21)、分离栅介质层(21)内的分离栅电极(20)；第二沟槽结构右侧超结P柱(4)的上方设有P型浮空区(19)，P型浮空区(19)上方有P+接触区(18)，所述分离栅电极(20)与发射极金属(12)等电位，所述第二沟槽结构及P+接触区(18)上方具有发射极金属(12)。
8.根据权利要求1所述的一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：超结P柱(4)上方的P型浮空区(13)中引入第二沟槽结构，所述第二沟槽结构位于第一沟槽栅结构右侧，包括分离栅介质层(21)、分离栅介质层(21)内的分离栅电极(20)；第二沟槽结构右侧(4)的上方设有P型浮空区(19)，P型浮空区(19)上方有P+接触区(18)，所述分离栅电极(20)与多晶硅栅电极(7)等电位，第二沟槽结构上方有栅隔离介质层(11)，P+接触区(18)上方具有发射极金属(12)，P型浮空区(19)当分离栅电极(20)接栅极信号时全部耗尽。
9.一种具有载流子浓度增强的分离栅超结IGBT器件结构，其特征在于：包括从下至上依次层叠设置的集电极金属(1)、P型集电区(2)、N型场阻止层(3)，N型场阻止层(3)上方的超结N柱(5)、和超结N柱(5)接触的超结P柱(4)，位于超结N柱(5)上方的第一沟槽结构，第一沟槽结构包括沟槽栅结构和分离栅结构；
所述沟槽栅结构包括栅介质层(6)、栅介质层(6)内的多晶硅栅电极(7)，所述沟槽栅结构右侧具有分离栅结构，所述分离栅结构包括分离栅介质层(15)、分离栅介质层(15)内的分离栅电极(14)；所述超结P柱(4)上方具有P型浮空区(13)，所述超结N柱(5)上部具有P型基区(8)；P型基区(8)位于沟槽栅结构左侧，P型浮空区(13)位于分离栅结构右侧，所述P型基区(8)上部具有N+发射区(9)与P+接触区(10)；所述栅介质层(6)、多晶硅栅电极(7)、分离栅介质层(15)、分离栅电极(14)和P型浮空区(13)上方具有栅隔离介质层(11)；所述栅隔离介质层(11)上部、N+发射区(9)上部、P+接触区(10)上部具有发射极金属(12)；所述分离栅电极(14)与发射极金属(12)等电位；所述多晶硅栅电极(7)的深度大于P型基区(8)的结深；P型浮空区(13)的深度超过第一沟槽结构的深度；所述P型浮空区(13)的掺杂浓度与P型基区(8)的掺杂浓度相等；所述P型浮空区(13)的宽度大于超结P柱(4)的宽度；
分离栅电极(14)的深度和多晶硅栅电极(7)的深度相同，分离栅电极(14)的宽度和多晶硅栅电极(7)的宽度相同。
10.权利要求2所述的一种具有载流子浓度增强的分离栅超结IGBT结构的制作方法，其特征在于包括以下步骤：
步骤1：采用N型掺杂单晶硅片作为衬底；
步骤2：在单晶硅片上外延N型掺杂硅，然后反刻蚀掉表面多余硅，形成N型掺杂漂移区
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出p柱区沟槽；
步骤4：在p柱区沟槽中外延p型掺杂硅，对p柱沟槽进行填充，再通过化学机械平坦化去除多余的p型硅；
步骤5：外延p型硅，然后反刻蚀掉表面多余硅，形成P型基区和P型浮空区；
步骤6：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，刻蚀出栅电极沟槽；
步骤7：1050℃～1150℃的O2气氛下在沟槽侧壁生长一层牺牲氧化层，然后去除掉牺牲氧化层再在1050℃～1150℃的O2气氛下在沟槽侧壁生长一层氧化层；
步骤8：在750℃～950℃在所述氧化层上淀积多晶硅，然后通过反刻刻蚀掉表面多余多晶硅；
步骤9：通过反应离子刻蚀形成左右双栅；
步骤10：在刻蚀后的沟槽中淀积氧化层，并刻蚀掉多余的氧化层；
步骤11：在硅片表面生长一层预氧化层，通过离子注入N型杂质制得N+发射区，离子注入能量为60～100keV，离子注入剂量为1014～1015个/cm2，离子注入P型杂质制得P+接触区，离子注入能量为50～100KeV，离子注入剂量为1014～1015个/cm2；
步骤12：淀积二氧化硅并刻蚀掉多余的介质形成隔离介质层；
步骤13：器件正面淀积金属制作发射极金属；
步骤14：翻转硅片，离子注入N型杂质制得N型场阻止层，离子注入能量为200～500keV；离子注入剂量为1012～1014个/cm2，采用激光退火；离子注入P型杂质制得P型集电区，离子注入能量为50～100KeV,离子注入剂量为1012～1015个/cm2；
步骤15：淀积金属制作集电极金属。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111117630.3A CN113838922B (zh) | 2021-09-23 | 2021-09-23 | 具有载流子浓度增强的分离栅超结igbt器件结构及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111117630.3A CN113838922B (zh) | 2021-09-23 | 2021-09-23 | 具有载流子浓度增强的分离栅超结igbt器件结构及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113838922A CN113838922A (zh) | 2021-12-24 |
| CN113838922B true CN113838922B (zh) | 2023-04-28 |
Family
ID=78969696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111117630.3A Active CN113838922B (zh) | 2021-09-23 | 2021-09-23 | 具有载流子浓度增强的分离栅超结igbt器件结构及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113838922B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116153989A (zh) * | 2021-11-23 | 2023-05-23 | 无锡华润华晶微电子有限公司 | Iegt结构及其制作方法 |
| CN114759084A (zh) * | 2022-04-15 | 2022-07-15 | 清华大学 | 晶闸管 |
| CN114551586B (zh) * | 2022-04-27 | 2022-07-12 | 成都蓉矽半导体有限公司 | 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 |
| CN114792734A (zh) * | 2022-06-22 | 2022-07-26 | 深圳芯能半导体技术有限公司 | 一种双沟槽碳化硅mosfet及其制备方法 |
| CN116632052B (zh) * | 2023-06-01 | 2024-02-09 | 上海林众电子科技有限公司 | 一种沟槽栅igbt器件及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106803516A (zh) * | 2017-01-04 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 超结器件及其制造方法 |
| CN107359201A (zh) * | 2017-08-31 | 2017-11-17 | 上海华虹宏力半导体制造有限公司 | 沟槽栅超结mosfet |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108389901A (zh) * | 2018-04-24 | 2018-08-10 | 四川大学 | 一种载流子存储增强型超结igbt |
| CN110491937A (zh) * | 2019-08-22 | 2019-11-22 | 电子科技大学 | 一种具有自偏置分离栅结构igbt |
| CN112687743A (zh) * | 2020-12-29 | 2021-04-20 | 电子科技大学 | 沟槽型碳化硅逆阻mosfet器件及其制备方法 |
-
2021
- 2021-09-23 CN CN202111117630.3A patent/CN113838922B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106803516A (zh) * | 2017-01-04 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 超结器件及其制造方法 |
| CN107359201A (zh) * | 2017-08-31 | 2017-11-17 | 上海华虹宏力半导体制造有限公司 | 沟槽栅超结mosfet |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108389901A (zh) * | 2018-04-24 | 2018-08-10 | 四川大学 | 一种载流子存储增强型超结igbt |
| CN110491937A (zh) * | 2019-08-22 | 2019-11-22 | 电子科技大学 | 一种具有自偏置分离栅结构igbt |
| CN112687743A (zh) * | 2020-12-29 | 2021-04-20 | 电子科技大学 | 沟槽型碳化硅逆阻mosfet器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113838922A (zh) | 2021-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113838922B (zh) | 具有载流子浓度增强的分离栅超结igbt器件结构及方法 | |
| CN107799582B (zh) | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 | |
| CN107623027B (zh) | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 | |
| CN107731897B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| CN105932042A (zh) | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 | |
| CN107731899B (zh) | 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 | |
| CN107731898B (zh) | 一种cstbt器件及其制造方法 | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN110518058B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN113838916B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN113838921B (zh) | 一种三维沟槽电荷存储型igbt及其制作方法 | |
| CN113838918B (zh) | 具有载流子浓度增强的超结igbt器件结构及制作方法 | |
| CN111384153A (zh) | 一种具有接地p型区的sgt器件及其制备方法 | |
| CN107799588A (zh) | 一种逆阻型igbt及其制造方法 | |
| CN110504260B (zh) | 一种具有自偏置pmos的横向沟槽型igbt及其制备方法 | |
| CN105789291A (zh) | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 | |
| CN113838917B (zh) | 一种三维分离栅沟槽电荷存储型igbt及其制作方法 | |
| CN109065608B (zh) | 一种横向双极型功率半导体器件及其制备方法 | |
| CN110473917A (zh) | 一种横向igbt及其制作方法 | |
| CN114005877A (zh) | 一种超薄超结igbt器件及制备方法 | |
| CN113838920A (zh) | 一种具有自偏置pmos的分离栅cstbt及其制作方法 | |
| CN110504314B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN110504313B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN110459596B (zh) | 一种横向绝缘栅双极晶体管及其制备方法 | |
| CN113066865A (zh) | 降低开关损耗的半导体器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |