CN107731899B - 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 - Google Patents

一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 Download PDF

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Abstract

一种具有拑位结构的沟槽栅电荷储存型IGBT器件及其制造方法，属于半导体功率器件领域。本发明通过在器件沟槽中的栅电极下方引入与发射极金属通过串联二极管结构相连接的拑位电极，而且在拑位电极下方设置与之相连的P型层。本发明能够有效屏蔽N型电荷存储层掺杂浓度的提高对于器件耐压性能的不利影响，克服了传统CSTBT结构正向导通与耐压之间的矛盾；减小器件饱和电流密度，改善器件短路安全工作区；提高器件的开关速度，降低器件的开关损耗；同时，在开启动态过程中不会形成负微分电容效应，能有效避免开启动态过程中的电流、电压振荡和EMI问题，提高器件的可靠性；改善沟槽底部电场集中效应，提高器件的击穿电压。

Description

一种具有拑位结构的沟槽栅电荷储存型IGBT器件及其制造 方法
技术领域
本发明属于半导体功率器件技术领域，特别涉及一种绝缘栅双极型晶体管(IGBT)，具体涉及一种具有拑位结构的沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)及其制造方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管(IGBT)是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT混合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而，IGBT的运用改善了电力电子系统的性能。从IGBT发明以来，人们一直致力于改善IGBT的性能，经过二十几年的发展，相继提出了七代IGBT器件结构来不断提升器件的性能。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低。如图1所示的传统CSTBT器件结构中，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：
(1).深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；
(2).小的元胞宽度，即提高MOS结构沟道密度使沟槽栅间距尽可能小；
方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面还将增加器件的饱和电流密度，使器件短路安全工作区变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时沟槽底部的电场集中效应将降低器件的击穿电压，造成器件的可靠性较差。
发明内容
本发明所要解决的技术问题在于：提供一种综合性能优异的沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，通过合理优化器件结构，改善了沟槽底部电场集中效应，提高了器件击穿电压；在保证一定的器件沟槽深度和沟槽MOS结构密度的前提下，解决了传统CSTBT器件中通过提高N型电荷存储层掺杂浓度造成器件正向导通性能与耐压性能之间存在矛盾关系的问题；减小了器件的饱和电流密度，改善了器件短路安全工作区；减小了器件的栅极电容，提高器件了开关速度，降低了开关损耗，获得更好的正向导通压降与开关损耗的折中特性；避免了开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性；并且本发明器件的制造方法与现有CSTBT器件的制造工艺兼容。
为实现上述目的，本发明提供如下技术方案：
一方面，本发明提出一种具有拑位结构的沟槽栅电荷储存型IGBT器件，包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述发射极结构包括发射极金属1、P+接触区2、N+发射区3、P型基区8和N型电荷存储层9，所述发射极结构位于N型漂移区层10的顶层，所述N型电荷存储层9位于P型基区8与N型漂移区层10之间，所述N+发射区3位于P型基区8上表面的两端，P+接触区3位于两端的N+发射区3之间，P+接触区2和N+发射区3与上方发射极金属1相连；所述槽栅结构为沟槽栅结构，其位于发射极结构的两侧，并沿器件垂直方向延伸入N型漂移区10中形成沟槽；所述沟槽栅结构是由位于沟槽中的多晶硅栅电极6、位于多晶硅栅电极6上方且与之相连的栅极金属5和位于多晶硅栅电极6周侧且与之相连的栅介质层7构成；所述栅极金属5与发射极金属1通过介质层3相连，侧面栅介质层7与N+发射区3、P型基区8和N型电荷存储层9相接触，底面栅介质层7与N型漂移区10相接触；其特征在于：所述多晶硅栅电极6的深度大于P型基区8的结深且小于N型电荷存储层9的结深；所述沟槽栅结构的下方还具有与之相连的拑位结构，所述拑位结构包括：拑位电极14和拑位电极介质层15；所述拑位电极14位于所述沟槽中，并且拑位电极14位于多晶硅栅电极6下方且二者通过底面栅介质层7相连，；拑位电极14侧面与N型电荷存储层9和N型漂移区层10通过拑位电极介质层15相连；拑位电极14下方还具有与之相连的P型层16；拑位电极14与发射极金属1之间通过串联二极管结构17连接。
进一步地，拑位电极14的深度大于N型电荷存储层9的结深。
进一步地，本发明中P型层16的宽度大于或者等于沟槽的宽度。
进一步地，本发明中拑位电极14和发射极金属1之间连接的串联二极管结构17可集成在器件内部，亦可直接在拑位电极14和发射极金属1外接串联二极管结构17。
进一步地，本发明中串联二极管结构采用PN结二极管、肖特基二极管或者齐纳二极管结构。采用PN结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与PN结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。
根据本发明实施例，本发明中串联二极管结构17包括：第一P型掺杂区1701、第一N型掺杂区1702、第二N型掺杂区1703和第二P型掺杂区1704，第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1701与拑位电极14接触，第二P型掺杂区1704与P型区16通过第一浮空电极1705相连，第一PN结二极管和第二PN结二极管通过第二浮空电极1706相连。
进一步地，本发明中栅介质层7的厚度小于或者等于拑位电极介质层10的厚度。
进一步地，本发明中介质层4、栅介质层7和拑位电极介质层15的材料可以相同，亦可以不同。
进一步地，本发明中N型漂移区结构为NPT结构或FS结构。
进一步地，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
另一方面本发明还提供一种具有拑位结构的沟槽栅电荷储存型IGBT器件的制造方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区10，在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区底部两侧通过离子注入P型杂质并进行退火处理制得P型层16；然后再在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区的中间位置通过离子注入N型杂质制得N型电荷存储层9，然后在N型电荷存储层9顶层通过离子注入P型杂质并进行退火处理制得P型基区8；
步骤2：在硅片表面沉积保护层，光刻出窗口，在硅片两端的P型层16上方刻蚀得到第一沟槽和第二沟槽，沟槽的下表面与P型层16的上表面相重合；沟槽的深度大于N型电荷存储层9的结深，沟槽刻蚀完成后去除保护层；
步骤3：在沟槽的内壁均形成介质层，刻蚀沟槽的底部介质层以露出下方P型层16，然后在沟槽内淀积多晶硅，采用光刻工艺，刻蚀沟槽内部分多晶硅和部分介质层形成拑位电极14，所述拑位电极14的上表面深度大于P型基区8的结深且小于N型电荷存储层9的结深；
步骤4：在沟槽内的拑位电极14上表面及沟槽内壁形成栅介质层7，然后在沟槽内淀积多晶硅形成多晶硅栅电极6；
步骤5：采用光刻、离子注入工艺在P型基区8顶层两端注入N型杂质制得N+发射区3,，采用光刻、离子注入、退火工艺在两端的N+发射区3之间注入P型杂质制得P+发射区2；所述P+发射区2和N+发射区3相互接触且并排设置，所述N+发射区3与侧面栅介质层7相接触；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于侧面栅介质层7上表面的介质层4；
步骤7：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在P+发射区2和N+发射区3上表面形成发射极金属1以及在多晶硅栅电极6上表面形成金属化多晶硅栅电极5；
步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层11，在N型场阻止层11背面注入P型杂质形成P型集电区12，背面淀积金属形成集电极金属13。
进一步地，本发明的步骤1中可增加光刻步骤分两次分别形成N型电荷存储层9和P型基区8。
进一步地，本发明的步骤4中可通过控制反应条件使得形成栅介质层7的厚度小于拑位电极周围介质层的厚度。
进一步地，本发明的步骤3中可增加光刻、氧化和淀积多晶硅的工艺步骤，形成不同形状的拑位电极14和阶梯状的拑位电极介质层，即可得到如图4所示的器件结构。
进一步地，本发明的步骤3中可增加光刻、氧化、外延、离子注入和淀积多晶硅的工艺步骤，从而在P型层16与拑位电极14之间引入串联二极管结构17，即可得到如图5所示的器件结构。
根据本发明实施例，本发明中串联二极管结构17包括：第一P型掺杂区1701、第一N型掺杂区1702、第二N型掺杂区1703和第二P型掺杂区1704，第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1701与拑位电极14接触，第二P型掺杂区1704与P型区16通过第一浮空电极1705相连，第一PN结二极管和第二PN结二极管通过第二浮空电极1706相连。
进一步的是，本发明中刻蚀沟槽的工艺步骤和形成P型基区8、N型电荷储存层9和P型层16的工艺步骤的顺序可互换，即亦可在N型漂移区内先刻蚀形成沟槽后再掺杂区。
进一步地，本发明中介质层4、栅介质层7和拑位电极介质层15的材料可以相同，亦可以不同。
进一步地，本发明中N型场阻止层11的制备可省略。
进一步地，本发明的步骤8中N型场阻止层11的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有N型场阻止层11和N型漂移区10的双层外延材料作为工艺起始的硅片材料。
图1为传统CSTBT器件结构，基于这一结构的CSTBT器件存在随N型电荷存储层掺杂浓度的不断提高，能够提升正向导通性能但同时也会使得击耐压性能受损，尤其体现在击穿电压显著降低。为有效屏蔽N型电荷存储层这一不利影响，本发明通过引入并合理设置、P型层、拑位电极和串联二极管结构，最终达到在不影响器件阈值电压和开通的情况下显著提升器件的综合性能，并且避免了现有采用加深沟槽栅深度和减小元胞宽度这些手段所存在的缺陷。本发明的技术改进及相应技术效果具有如下：
本发明通过在器件沟槽中的多晶硅栅电极6下方引入与发射极金属1通过串联二极管结构17相连接的拑位电极14，而且在拑位电极14下方设置与之相连的P型层16，优化了器件的工作原理，具体如下所述：
(一)、器件阻断状态时：
P型层16位于沟槽下方且其宽度大于沟槽宽度，即P型层16横向延伸与N型电荷存储层9下方的N型漂移区10形成PN结反偏，由于P型层16横向延伸提供的电荷屏蔽作用，在器件击穿前使得N型电荷存储层9下方的N型漂移区10全耗尽，进而使得几乎全部反向电压由此承受，从而在提高电荷储存层掺杂浓度的同时将不影响器件的击穿电压，这克服了传统CSTBT结构正向导通特性与耐压之间的矛盾。此外，厚的拑位电极介质层15可进一步减小沟槽栅底部的电场，改善沟槽底部电场集中效应，提高了器件的击穿电压，提高了器件的可靠性。
(二)、器件正向导通时：
拑位电极14位于沟槽内且与P型层16连接，在拑位电极14和发射极1之间串联二极管结构17，当P型层16的电位低于二极管串联结构17的导通压降VDC时，无电流流过二极管串联结构，此时器件饱和电流特性与传统CSTBT结构相同，但当P型层16电位上升至或者超过二极管串联结构导通压降VDC时，串联二极管结构17导通，将使得此P型层16的电位被拑位在VDC，从而使得器件沟道电压被拑位在较小的值，进而减小饱和电流密度，改善器件的短路安全工作区。此外，由于拑位电极14的存在，在一定的沟槽深度和一定的MOS结构密度条件下减小了IGBT的沟道密度，从而也减小了饱和电流密度，进一步改善了器件的短路安全工作区。
(三)、器件开关状态：
多晶硅栅电极6的深度介于P型基区8和N型电荷存储层9之间，并使多晶硅栅电极6的宽度小于N型电荷存储层9的宽度，一方面在不影响IGBT器件开通的情况下减小了多晶硅栅电极-发射极金属电容和多晶硅栅电极-集电极金属电容的面积，而由于拑位电极14的存在消除了多晶硅栅电极底部与集电极金属的耦合，将多晶硅栅电极-集电极金属电容转换为了多晶硅栅电极-发射极金属电容，同样减小了栅极-集电极电容，从而整体大大减小了栅极电容，提高了器件的开关速度，降低了器件的开关损耗，使器件获得更好的导通压降与开关损耗间的折中特性；
另一方面，拑位电极14通过串联二极管结构17与发射极金属1连接，在器件开启动态过程中，与拑位电极介质层15接触的N型电荷存储层9和N型漂移区10表面不会形成电子积累层，因此不会形成负微分电容效应，避免了开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性。
综上所述，本发明相比现有技术的有益效果在于：
本发明在传统CSTBT器件结构的基础上通过改进提供了一种新型CSTBT器件及其制造方法。本发明合理设计器件结构来综合提高器件的性能，通过在多晶硅栅电极下方引入拑位电极共同形成沟槽栅结构，在沟槽栅结构下方引入P型层，在沟槽栅结构上方的发射极金属与拑位电极之间连接串联二极管结构，使得器件在开启动态过程中，避免了电流、电压振荡和EMI问题，提高了器件的可靠性；而在器件正向导通状态下，当P型体区电位上升至或超过于串联二极管结构的导通压降VDC时，串联二极管结构导通，将使得此P型层电位被拑位在VDC，从而使得器件沟道电压拑位在很小的值，从而减小了器件饱和电流密度，改善了短路安全工作区，降低了导通损耗；在器件阻断状态下，由于P型层横向延伸至N型电荷存储层下方N型漂移区中使得N型漂移区全耗尽，致使几乎全部的反向电压由P型层与N型漂移区形成的PN结承受，能够避免增加电荷存储层掺杂浓度将不影响器件的击穿电压，从而克服了传统CSTBT器件结构正向导通与耐压性能之间的矛盾关系；本发明通过减小多晶硅栅电极的深度，使多晶硅栅电极的深度小于N型电荷存储层的结深减小了栅极与发射极和集电极的耦合面积，进而减小了栅极-发射极电容和栅极-集电极电容，提高了器件的开关速度，降低了开关损耗，使器件获得更好的导通压降与开关损耗间的折中特性；本发明通过引入厚的拑位电极介质层能改善沟槽底部电场集中效应，提高了器件的击穿电压，提高了器件的可靠性；同时由于拑位电极14的存在，在一定的沟槽深度和一定的MOS结构密度条件下减小了IGBT的沟道密度，从而也减小了饱和电流密度，进一步改善了器件的短路安全工作区。除此之外，本发明器件的制造方法与现有CSTBT器件的制造工艺兼容。
附图说明
图1是传统CSTBT器件的元胞结构示意图；其中：1为发射极金属，2为P+发射区，3为N+发射区，4为介质层，5为栅极金属，6为多晶硅栅电极，7为栅介质层，8为P型基区，9为N型电荷存储层，10为N型漂移区，11为N型电场阻止层，12为P型集电极区，13为集电极金属。
图2是本发明实施例1提供的一种具有拑位结构CSTBT器件的元胞结构示意图；其中：1为发射极金属，2为P+发射区，3为N+发射区，4为介质层，5为栅极金属，6为多晶硅栅电极，7为栅介质层，8为P型基区，9为N型电荷存储层，10为N型漂移区，11为N型电场阻止层，12为P型集电极区，13为集电极金属，14为拑位电极，15为拑位电极介质层，16为P型层，17为串联二极管结构。
图3是本发明实施例2提供的一种具有拑位结构CSTBT器件的元胞结构示意图；其中：1为发射极金属，2为P+发射区，3为N+发射区，4为介质层，5为栅极金属，6为多晶硅栅电极，7为栅介质层，8为P型基区，9为N型电荷存储层，10为N型漂移区，11为N型电场阻止层，12为P型集电极区，13为集电极金属，14为拑位电极，15为拑位电极介质层，16为P型层，17为串联二极管结构。
图4是本发明实施例3提供的一种具有拑位结构CSTBT器件的元胞结构示意图；其中：1为发射极金属，2为P+发射区，3为N+发射区，4为介质层，5为栅极金属，6为多晶硅栅电极，7为栅介质层，8为P型基区，9为N型电荷存储层，10为N型漂移区，11为N型电场阻止层，12为P型集电极区，13为集电极金属，14为拑位电极，15为拑位电极介质层，16为P型层，17为串联二极管结构。
图5是本发明实施例4提供的一种具有拑位结构CSTBT器件的元胞结构示意图；其中：1为发射极金属，2为P+发射区，3为N+发射区，4为介质层，5为栅极金属，6为多晶硅栅电极，7为栅介质层，8为P型基区，9为N型电荷存储层，10为N型漂移区，11为N型电场阻止层，12为P型集电极区，13为集电极金属，14为拑位电极，15为拑位电极介质层，16为P型层，1701为第一P型掺杂区，1702为第一N型掺杂区，1703为第二P型掺杂区，1704为第二N型掺杂区，1705为第一浮空电极，1706为第二浮空电极。
图6是本发明实施例1提供的制造方法中先经过离子注入而后刻蚀形成沟槽并在沟槽内壁形成介质层后得到的器件结构示意图；
图7是本发明实施例1提供的制造方法中在沟槽内淀积多晶硅后得到的器件结构示意图；
图8是本发明实施例1提供的制造方法中刻蚀部分多晶硅和介质层形成拑位电极后得到的器件结构示意图；
图9是本发明实施例1提供的制造方法中形成栅介质层后得到的器件结构示意图；
图10是本发明实施例1提供的制造方法中形成多晶硅栅电极后得到的器件结构示意图；
图11是本发明实施例1提供的制造方法中形成N+发射区和P+发射区后得到的器件结构示意图；
图12是本发明实施例1提供的制造方法中形成表面介质层后得到的器件结构示意图；图13是本发明实施例1提供的制造方法中形成表面发射极金属电极后得到的器件结构示意图；
图14是本发明实施例1提供的制造方法中全部工序完成后得到的器件结构示意图；
图15是本发明实施例1提供的制造方法中拑位电极与发射极金属之间外接串联二极管结构所得的器件结构示意图；
图16是本发明实施例2提供的制造方法中刻蚀部分多晶硅和介质层形成拑位电极后得到的器件结构示意图；
图17是本发明实施例2提供的制造方法中形成栅介质层后得到的器件结构示意图；
图18是本发明实施例2提供的制造方法中形成多晶硅栅电极后得到的器件结构示意图；
图19是本发明实施例3提供的制造方法中刻蚀部分多晶硅和介质层形成第一拑位电极后得到的器件结构示意图；
图20是本发明实施例3提供的制造方法中形成第一拑位电极后再淀积介质层后得到的器件结构示意图；
图21是本发明实施例3提供的制造方法中刻蚀部分多晶硅和介质层形成第二拑位电极后得到的器件结构示意图；
图22是本发明实施例3提供的制造方法中形成栅介质层后得到的器件结构示意图；
图23是本发明实施例3提供的制造方法中形成多晶硅栅电极后得到的器件结构示意图；
图24是本发明实施例4提供的制造方法中在P型层上方形成第一浮空电极后得到的器件结构示意图；
图25是本发明实施例4提供的制造方法中在第一浮空电极上表面制备第一PN结二极管后得到的器件结构示意图；
图26是本发明实施例4提供的制造方法中在第一PN结二极管上形成第二浮空金属后得到的器件结构示意图；
图27是本发明实施例4提供的制造方法中在第二浮空电极上表面制备第二PN结二极管后得到的器件结构示意图；、
图28是本发明实施例4提供的制造方法中刻蚀部分多晶硅和介质层形成拑位电极后得到的器件结构示意图；
图29是本发明实施例4提供的制造方法中形成栅介质层后得到的器件结构示意图；
图30是本发明实施例4提供的制造方法中形成多晶硅栅电极后得到的器件结构示意图。
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细说明：
实施例1：
本实施例提出如图2所示的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区12和位于P+集电区12下表面的集电极金属13；所述漂移区结构包括N型电场阻止层11和位于N型电场阻止层11上表面的N型漂移区层10，所述N型电场阻止层11位于P+集电区12的上表面；所述发射极结构包括发射极金属1、P+接触区2、N+发射区3、P型基区8和N型电荷存储层9，所述发射极结构位于N型漂移区层10的顶层，所述N型电荷存储层9位于P型基区8与N型漂移区层10之间，所述N+发射区3位于P型基区8上表面的两端，P+接触区3位于两端的N+发射区3之间，P+接触区2和N+发射区3与上方发射极金属1相连；所述槽栅结构为沟槽栅结构，其位于发射极结构的两侧，并沿器件垂直方向延伸入N型漂移区10中形成沟槽；所述沟槽栅结构是由位于沟槽中的多晶硅栅电极6、位于多晶硅栅电极6上方且与之相连的栅极金属5和位于多晶硅栅电极6周侧且相连的栅介质层7构成；所述栅极金属5与发射极金属1通过介质层3相连，侧面栅介质层7与N+发射区3、P型基区8和N型电荷存储层9相接触，底面栅介质层7与N型漂移区10相接触；其特征在于：所述多晶硅栅电极6的深度大于P型基区8的结深且小于N型电荷存储层9的结深；所述沟槽栅结构的下方还具有与之相连的拑位结构，所述拑位结构包括：拑位电极14和拑位电极介质层15；所述拑位电极14位于所述沟槽中且其深度大于N型电荷存储层9的结深，所述拑位电极14位于多晶硅栅电极6下方且二者通过底面栅介质层7相连，所述拑位电极14侧面与N型电荷存储层9和N型漂移区层10通过拑位电极介质层15相连；所述拑位电极14下方还具有与之相连的P型层16；拑位电极14与发射极金属1之间通过串联二极管结构17连接。
具体地，本实施例中P型层16的宽度大于沟槽的宽度，进而使得P型层16完全耗尽位于N型电荷存储层9下方的N型漂移区10。
具体地，本实施例中采用外接串联二极管结构17将拑位电极14与发射极金属1相连。
具体地，本实施例中栅介质层7的厚度等于拑位电极介质层10的厚度。
本发明对于介质层4、栅介质层7和拑位电极介质层15的材料不做限定，上述三者可以相同，亦可以不同；本发明对于器件材料不做限定，可采用Si、SiC、GaAs或者GaN。
实施例2：
本实施例提出如图3所示的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，除了拑位电极介质层15的厚度大于栅介质层7的厚度以外，其余结构均与实施例1相同。
本实施例相比实施例1，一方面能够进一步减小了栅极电容，提高了器件的开关速度并降低开关损耗，另一方面能够进一步改善了沟槽底部电场集中效应，提高器件击穿电压，提高器件可靠性。
实施例3：
本实施例提出如图4所示的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，除了拑位电极14的形状与实施例1不同以外，其余结构均与实施例1相同；本实施例中拑位电极14由相连的第一拑位电极和第二拑位电极构成，第一拑位电极的宽度大于第二拑位电极的宽度，从而使得二者与N型电荷存储层9和N型漂移区10相连处拑位电极介质层15的厚度不相同，如图中可以看出，拑位电极介质层15为阶梯状，本实施例能够在实施例1的基础上进一步减小栅极电容，进而改善器件的开关特性，并且还能更进一步改善沟槽底部电场集中效应，提高器件击穿电压，进而提高器件的可靠性。
实施例4：
本实施例提出如图5所示的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，本实施例采用在拑位电极14与P型层16之间的器件内部集成串联二极管结构17替换实施例中的外接串联二极管结构17，其余结构均与实施例1相同。
本实施例中串联二极管结构17包括：第一P型掺杂区1701、第一N型掺杂区1702、第二N型掺杂区1703和第二P型掺杂区1704，第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1701与拑位电极14相连，第二P型掺杂区1704与P型区16通过第一浮空电极1705相连，第一PN结二极管和第二PN结二极管通过第二浮空电极1706相连。
实施例5：
本实施例以1200V电压等级的沟槽栅电荷存储型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
一种具有拑位结构的沟槽栅电荷储存型IGBT器件的制造方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区10，所选硅片的厚度为300～600um，掺杂浓度为1013～1014个/cm3；在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区底部两侧通过离子注入P型杂质并退火处理制得P型层16，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟；然后再在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区的中间位置通过离子注入N型杂质制得N型电荷存储层9，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；然后在N型电荷存储层9顶层通过离子注入P型杂质并退火处理制得P型基区8，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟；
步骤2：在硅片表面沉积保护层，光刻出窗口，在硅片两端的P型层16上方刻蚀得到第一沟槽和第二沟槽，沟槽的下表面与P型层16的上表面相重合；沟槽的深度大于N型电荷存储层9的结深，沟槽刻蚀完成后去除保护层；
步骤3：于1050℃～1150℃的O2气氛下在沟槽的内壁均形成氧化层，刻蚀沟槽的底部氧化层以露出下方P型层16，然后于750℃～950℃下在沟槽内淀积多晶硅，采用光刻工艺，刻蚀沟槽内部分多晶硅和部分介质层形成拑位电极14，所述拑位电极14的上表面深度大于P型基区8的结深且小于N型电荷存储层9的结深；
步骤4：于1050℃～1150℃的O2气氛下在沟槽内的拑位电极14上表面及沟槽内壁形成栅介质层7，然后于750℃～950℃下在沟槽内淀积多晶硅形成多晶硅栅电极6；
步骤5：采用光刻、离子注入工艺在P型基区8顶层两端注入N型杂质制得N+发射区3,，采用光刻、离子注入、退火工艺在两端的N+发射区3之间注入P型杂质制得P+发射区2，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟；所述P+发射区2和N+发射区3相互接触且并排设置，所述N+发射区3与侧面栅介质层7相接触；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于侧面栅介质层7上表面的介质层4；
步骤7：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在P+发射区2和N+发射区3上表面形成发射极金属1以及在多晶硅栅电极6上表面形成金属化多晶硅栅电极5；
步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层11，N型场阻止层11的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层11背面注入P型杂质形成P型集电区12，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属13，至此完成沟槽栅电荷存储型IGBT的制备。
进一步地，本发明的步骤1中可增加光刻步骤分两次分别形成N型电荷存储层9和P型基区8。
进一步地，本发明的步骤4中可通过控制反应条件使得形成栅介质层7的厚度小于拑位电极周围介质层的厚度，即可得到如图3所示的器件结构。
进一步地，本发明的步骤3中可增加光刻、氧化和淀积多晶硅的工艺步骤，形成不同形状的拑位电极14和阶梯状的拑位电极介质层，即可得到如图4所示的器件结构。
进一步地，本发明的步骤3中可增加光刻、氧化、外延、离子注入和淀积多晶硅的工艺步骤，从而在P型层16与拑位电极14之间引入串联二极管结构17，所述串联二极管结构17包括：第一P型掺杂区1701、第一N型掺杂区1702、第二N型掺杂区1703和第二P型掺杂区1704，第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管；其中：第一P型掺杂区1701与拑位电极14接触，第二P型掺杂区1704与P型区16通过第一浮空电极1705相连，第一PN结二极管和第二PN结二极管通过第二浮空电极1706相连，由此即可得到如图5所示的器件结构。
进一步的是，本发明中刻蚀沟槽的工艺步骤和形成P型基区8、N型电荷储存层9和P型层16的工艺步骤的顺序可互换，即亦可在N型漂移区内先刻蚀形成沟槽后再掺杂区。
进一步地，本发明中介质层4、栅介质层7和拑位电极介质层15的材料可以相同，亦可以不同。
进一步地，本发明中N型场阻止层11的制备可省略。
进一步地，本发明的步骤8中N型场阻止层11的制备可在制备器件的正面结构之前进行制备；或者可直接选用具有N型场阻止层11和N型漂移区10的双层外延材料作为工艺起始的硅片材料。

Claims (10)

1.一种具有拑位结构的沟槽栅电荷储存型IGBT器件，包括：集电极结构、漂移区结构、发射极结构和槽栅结构；所述集电极结构包括P+集电区(12)和位于P+集电区(12)下表面的集电极金属(13)；所述漂移区结构包括N型电场阻止层(11)和位于N型电场阻止层(11)上表面的N型漂移区层(10)，所述N型电场阻止层(11)位于P+集电区(12)的上表面；所述发射极结构包括发射极金属(1)、P+接触区(2)、N+发射区(3)、P型基区(8)和N型电荷存储层(9)，所述发射极结构位于N型漂移区层(10)的顶层，所述N型电荷存储层(9)位于P型基区(8)与N型漂移区层(10)之间，所述N+发射区(3)位于P型基区(8)上表面的两端，P+接触区(2)位于两端的N+发射区(3)之间，P+接触区(2)和N+发射区(3)与上方发射极金属(1)相连；所述槽栅结构为沟槽栅结构，其位于发射极结构的两侧，并沿器件垂直方向延伸入N型漂移区(10)中形成沟槽；所述沟槽栅结构是由位于沟槽中的多晶硅栅电极(6)、位于多晶硅栅电极(6)上方且与之相连的栅极金属(5)和位于多晶硅栅电极(6)周侧且与之相连的栅介质层(7)构成；所述栅极金属(5)与发射极金属(1)通过介质层(4)相连，侧面栅介质层(7)与N+发射区(3)、P型基区(8)和N型电荷存储层(9)相接触，底面栅介质层(7)与N型漂移区(10)相接触；其特征在于：所述多晶硅栅电极(6)的深度大于P型基区(8)的结深且小于N型电荷存储层(9)的结深；所述沟槽栅结构的下方还具有与之相连的拑位结构，所述拑位结构包括：拑位电极(14)和拑位电极介质层(15)；所述拑位电极(14)位于所述沟槽中，并且拑位电极(14)位于多晶硅栅电极(6)下方且二者通过底面栅介质层(7)相连，拑位电极(14)的深度大于N型电荷存储层(9)的结深；拑位电极(14)侧面与N型电荷存储层(9)和N型漂移区层(10)通过拑位电极介质层(15)相连；拑位电极(14)下方还具有与之相连的P型层(16)；拑位电极(14)与发射极金属(1)之间通过串联二极管结构(17)连接。
2.根据权利要求1所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，所述P型层(16)的宽度大于或者等于沟槽的宽度。
3.根据权利要求1所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，拑位电极(14)和发射极金属(1)之间连接的串联二极管结构(17)在器件内部集成或者直接在拑位电极(14)和发射极金属(1)外接串联二极管结构(17)。
4.根据权利要求3所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，所述串联二极管结构(17)包括：第一P型掺杂区(1701)、第一N型掺杂区(1702)、第二N型掺杂区(1703)和第二P型掺杂区(1704)，第一P型掺杂区(21)与第一N型掺杂区(22)相邻且接触形成第一PN结二极管，所述第二N型掺杂区(23)和第二P型掺杂区(24)相邻且接触形成第二PN结二极管；其中：第一P型掺杂区(1701)与拑位电极(14)接触，第二P型掺杂区(1704)与P型区(16)通过第一浮空电极(1705)相连，第一PN结二极管和第二PN结二极管通过第二浮空电极(1706)相连。
5.根据权利要求1所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，栅介质层(7)的厚度小于或者等于拑位电极介质层(15 )的厚度。
6.根据权利要求1所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，所述N型漂移区结构为NPT结构或FS结构。
7.根据权利要求1所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件，其特征在于，器件的材料采用Si、SiC、GaAs或者GaN。
8.一种具有拑位结构的沟槽栅电荷储存型IGBT器件的制造方法，其特征在于，包括如下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N型漂移区(10)，在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区底部两侧通过离子注入P型杂质并进行退火处理制得P型层(16)；然后再在硅片表面生长一层场氧化层，光刻得到有源区，然后再生长一层预氧化层，而后在N型漂移区的中间位置通过离子注入N型杂质制得N型电荷存储层(9)，然后在N型电荷存储层(9)顶层通过离子注入P型杂质并进行退火处理制得P型基区(8)；
步骤2：在硅片表面沉积保护层，光刻出窗口，在硅片两端的P型层(16)上方刻蚀得到第一沟槽和第二沟槽，沟槽的下表面与P型层(16)的上表面相重合；沟槽的深度大于N型电荷存储层(9)的结深，沟槽刻蚀完成后去除保护层；
步骤3：在沟槽的内壁均形成介质层，刻蚀沟槽的底部介质层以露出下方P型层(16)，然后在沟槽内淀积多晶硅，采用光刻工艺，刻蚀沟槽内部分多晶硅和部分介质层形成拑位电极(14)，所述拑位电极(14)的上表面深度大于P型基区(8)的结深且小于N型电荷存储层(9)的结深；
步骤4：在沟槽内的拑位电极(14)上表面及沟槽内壁形成栅介质层(7)，然后在沟槽内淀积多晶硅形成多晶硅栅电极(6)；
步骤5：采用光刻、离子注入工艺在P型基区(8)顶层两端注入N型杂质制得N+发射区(3)，采用光刻、离子注入、退火工艺在两端的N+发射区(3)之间注入P型杂质制得P+发射区(2)；所述P+发射区(2)和N+发射区(3)相互接触且并排设置，所述N+发射区(3)与侧面栅介质层(7)相接触；
步骤6：在器件表面淀积，并采用光刻、刻蚀工艺形成位于侧面栅介质层(7)上表面的介质层(4)；
步骤7：在器件表面淀积金属，并采用光刻、刻蚀工艺分别在P+发射区(2)和N+发射区(3)上表面形成发射极金属(1)以及在多晶硅栅电极(6)上表面形成金属化多晶硅栅电极(5)；
步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火处理制作器件的N型场阻止层(11)，在N型场阻止层(11)背面注入P型杂质形成P型集电区(12)，背面淀积金属形成集电极金属(13)。
9.根据权利要求8所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件的制造方法，其特征在于，本发明的步骤3中通过增加光刻、氧化、外延、离子注入和淀积多晶硅的工艺步骤，在P型层(16)与拑位电极(14)之间引入串联二极管结构(17)。
10.根据权利要求8所述的一种具有拑位结构的沟槽栅电荷储存型IGBT器件的制造方法，其特征在于，本发明的步骤3中通过增加光刻、氧化和淀积多晶硅的工艺步骤，形成阶梯状的拑位电极介质层及其内拑位电极(14)。
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