CN113838920B - 一种具有自偏置pmos的分离栅cstbt及其制作方法 - Google Patents

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Abstract

本发明涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上，引入与发射极等电位的分离栅电极和P型埋层，通过电荷补偿能够有效屏蔽N型电荷存储层对器件击穿特性的影响，有利于改善器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。另外分离栅电极与栅电极位于同一个沟槽中，可以减小沟道密度，而且寄生PMOS的开启对N型电荷存储层电势的钳位有效的减小饱和电流密度，提高了器件的短路安全工作能力。同时可以减小栅电容，提高了器件的开关速度，降低了器件的开关损耗。另外，本发明可以提高芯片内部的电流均匀性，避免电流集中，提高器件可靠性和反偏安全工作区。

Description

一种具有自偏置PMOS的分离栅CSTBT及其制作方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT结合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点。因而，IGBT的运用极大地改善了电力电子系统的性能。
从20世纪80年代初IGBT面世以来，经过三十几年的发展，IGBT器件结构的工艺制造水平不断得到改进。其中电荷存储型绝缘栅双极型晶体管(CSTBT)是在第六代沟槽场阻止型IGBT(Trench FS-IGBT)的基础上通过在表面P型基区下方引入一层具有较高掺杂浓度N型电荷存储层，在P型基区下方引入空穴势垒，使得器件正向导通时靠近发射极一端的空穴浓度大大提升，而根据电中性要求，此处电子浓度也将大大增大，因此N-漂移区的载流子浓度分布得到改善，增强了N-飘移区的电导调制效应，使得IGBT获得了更低的正向导通压降以及改善了正向压降与关断损耗之间的折中关系。随着N型电荷存储层的掺杂浓度提高，CSTBT电导调制效应越强，器件的正向导通特性越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著下降，限制了器件在高压领域的应用。
现有的技术中为了减小N型电荷存储层的不利影响，获得更高的击穿电压和可靠性，主要采取两种方法：(1)增加沟槽深度，通常情况下，沟槽深度大于N型电荷存储层的结深；(2)通过精细化沟槽工艺减小沟槽栅间距，但是上述方法仍然存在明显的缺陷：方法(1)的实施会增大栅极电容，IGBT的开关过程本质就是对栅极电容充放电的过程，所以栅极电容的增加会使得器件的开关速度减小，进而造成器件关断损耗的增加。而方法(2)的实施一方面会增大器件的栅极电容，导致器件关断损耗的增加；另一方面，MOS沟道密度过大还将导致器件的饱和电流密度增加，从而使得器件的短路安全工作区(SCSOA)变差。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种具有自偏置PMOS的分离栅CSTBT及其制作方法。
为解决上述技术问题，本发明实施例提供一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4；所述N-漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上表面具有侧面相互接触的N+发射区10及P+发射区8；
所述沟槽结构与所述N-漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N-漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N-漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6、P型基区7和P+发射区8的另一侧通过分离栅介质层124相连；
在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11、N+发射区10和P+发射区8上表面覆盖有发射极金属9，分离栅电极122和发射极金属9等电位。
为解决上述技术问题，本发明实施例提供一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4；所述N-漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上层中靠近栅电极的一侧具有N+发射区10；
所述沟槽结构与所述N-漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N-漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N-漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6和P型基区7的另一侧通过分离栅介质层124相连；
在P型基区7的上表面覆盖有肖特基接触金属13；在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11和N+发射区10上表面覆盖有发射极金属9，分离栅电极122和肖特基接触金属13与发射极金属9等电位。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，N-漂移区4中具有侧面相互接触的超结P柱14和超结N柱15；所述超结N柱15位于N型电荷存储层6和P型埋层5的第一部分下方，所述超结P柱14位于P型埋层5的第二部分下方；所述超结P柱14和超结N柱15满足电荷平衡要求。
进一步的，所述超结N柱14的掺杂浓度大于或等于N-漂移区4的掺杂浓度。
进一步的，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。且各部分可以采用相同的材料也可采用不同材料组合。
进一步的，器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N型掺杂，所述结构同样适用于MOSFET器件。
为解决上述技术问题，本发明实施例提供一种具有自偏置PMOS的分离栅CSTBT的制作方法，包括以下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区4；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入N型杂质在N-漂移区4的上表面制得N型电荷存储层6，通过离子注入P型杂质在N型电荷存储层6的上表面制得P型基区7；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N-漂移区4上刻蚀出多个沟槽结构，每个沟槽结构之间具有N-漂移区4、N型电荷存储层6和P型基区7，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深，然后通过离子注入P型杂质在N-漂移区4中形成P型埋层5，使P型埋层5呈“凹”型将所述沟槽结构底部包围，且P型埋层5将所述沟槽结构和N-漂移区4相隔离，相邻的所述P型埋层5之间具有N-漂移区4；
步骤4：在所述沟槽结构的底部和侧壁形成介质层，在所述介质层上淀积多晶硅形成多晶硅电极；
步骤5:在硅片表面淀积保护层，通过光刻和刻蚀工艺，刻蚀所述多晶硅电极的中间部分，使所述多晶硅电极分为两个部分：栅电极121和分离栅电极122；
步骤6：在栅电极121和分离栅电极122之间的空隙进行介质层的淀积，使得多晶硅间隙被介质填满，形成多晶硅隔离介质层125，栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；
步骤7：通过掩膜、光刻和离子注入工艺在P型基区7的顶部分别注入N型杂质和P型杂质，制得侧面相互接触且并排设置的N+发射区10和P+发射区8，所述N+发射区10靠近所述栅电极121设置，所述P+发射区8靠近所述分离栅电极122；
步骤8：在硅片正面淀积介质层，并通过光刻、刻蚀工艺在栅电极121、栅介质层123和多晶硅隔离介质层125的上表面形成绝缘介质层11，然后在硅片正面淀积金属，在N+发射区10、P+发射区8、绝缘介质层11、分离栅电极122和分离栅介质层124的上表面形成发射极金属9；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3；在N型场阻止层3背面注入P型杂质并进行退火处理形成P型集电区2；再在硅片背面淀积金属形成集电极金属1。
进一步的，所述N型轻掺杂单晶硅片的厚度为300～600um，掺杂浓度为1013～1014个/cm3。
进一步的，制备N型电荷存储层6时，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2，或，制备P型基区7时，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2，或，制备N+发射区10时，N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，或，制备P+发射区8时，P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2。
进一步的，制备N型场阻止层3时，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；
或，制备P型集电区2时，注入能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为400～450℃，时间为20～30分钟。
进一步的，N型场阻止层3的厚度为10～30微米。
进一步的，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步的，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明的工作原理如下：
对于传统CSTBT来说，电荷存储层的引入会使得器件的击穿特性发生退化，虽然通过精细化沟槽工艺减小沟槽之间距离可以提高器件的性能，但是沟道密度和沟槽深度的增加不仅会增大器件的饱和电流，使得其短路安全工作能力变得很差；还会增加器件的栅极电容，增加开关损耗。
为此，本发明提出了一种具有自偏置PMOS的分离栅CSTBT。本发明在传统CSTBT结构的基础上，在N型电荷存储层6的下方、沟槽结构的下方以及与N-漂移区相连的侧面、N-漂移区的上方引入一个具有一定掺杂浓度和厚度的P型埋层5，P型埋层5呈“凹”型将沟槽底部包围，并将栅电极分为两个部分：栅电极121和与发射极等电位的分离栅电极122。在阻断状态下时，高掺杂的P型埋层5和N-漂移区4之间的PN结承担反向偏压，使得N型电荷存储层6被耗尽前N型电荷存储层6下方的漂移区4先被耗尽，从而屏蔽了N型电荷存储层6对器件击穿特性的影响。此外由于分离栅电极122与发射极金属9等电位且接低电位，等效为分离栅电极122提供的电荷与N型电荷存储层6中耗尽区的带正电的电离施主固定电荷极性相反，从而形成电荷补偿，削弱N型电荷存储层6对器件击穿特性的影响。当器件正向导通时，由于P型埋层5能够屏蔽N型电荷存储层6对器件击穿特性的影响，因此可以提高N型电荷存储层6的掺杂浓度，进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。
另外，P型埋层5和分离栅电极122的引入使得在CSTBT中直接集成了一个由P型埋层、分离栅电极、N型电荷存储层、P型基区和P+发射区构成的自偏置PMOS结构，而且由于分离栅电极和栅电极集成在同一个沟槽内，所以不需要额外增加元胞宽度，节约了芯片面积。在正向导通的时候，P型埋层5和N型电荷存储层6的电势会随着集电极电压的升高而升高，但是当P型埋层5的电势增加到一定值时，就可以使PMOS开启，PMOS的开启使得靠近分离栅电极一侧的P型埋层5和N型电荷存储层6的电势被钳位，而且P型埋层5延伸到靠近栅电极121的一侧，P型埋层5的电势被钳位也会使得靠近栅电极121一侧N型电荷存储层6的电势被钳位，形成双通道钳位效果。这不仅可以使得器件MOS沟道提前饱和，从而达到降低器件饱和电流的目的，并且还可以提高器件短路安全工作能力。另外PMOS开启使P型埋层5和N型电荷存储层6与发射极短接，部分栅极-集电极电容转变为栅极-发射极电容，并且P型埋层5可以屏蔽栅电极6和漂移区4的耦合作用，可以有效的减小栅电容，尤其是栅极-集电极电容(米勒电容)，从而提高器件的开关速度，减小开关损耗。在器件关断过程中，漂移区4的过剩空穴可以通过PMOS结构快速被抽走，从而提高了器件的开关速度，进一步降低了器件的开关损耗。而且由于分离栅电极和栅电极集成在同一个沟槽内，使寄生PMOS结构存在每一个元胞中并缩短PMOS和NMOS沟道的距离，有利于提高PMOS的钳位效果以及芯片内部的电流均匀性，避免电流集中，提高器件的可靠性和反偏安全工作区(RBSOA)。
本发明的有益效果表现在：
本发明有效的屏蔽N型电荷存储层对器件击穿特性的影响，不仅可以提高耐压，改善器件可靠性，还可以通过提高N型电荷存储层的掺杂浓度，进一步的提高漂移区的电导调制能力，减小导通压降，改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。在短路工况下，寄生PMOS的开启对P型埋层和N型电荷存储层电势的钳位有效的减小器件正向导通时的饱和电流，提高了器件的短路安全工作能力。本发明还可以显著地减小栅电容，尤其是栅极-集电极电容(米勒电容)，并且PMOS结构的引入加速关断过程载流子的抽取速度，提高了器件的开关速度，降低了器件的开关损耗。另外分离栅电极与栅电极位于同一个沟槽中，节约芯片面积，同时可以使PMOS存在每一个元胞中并缩短PMOS和NMOS沟道的距离，可以提高PMOS的钳位效果以及芯片内部的电流均匀性，避免电流集中，提高器件可靠性和反偏安全工作区(RBSOA)。
附图说明
图1是传统沟槽栅电荷存储型IGBT(CSTBT)器件的四个元胞并联的结构示意图；
图2是本发明实施例1提供的一种具有自偏置PMOS的分离栅CSTBT的四个元胞并联的结构示意图；
图3是本发明实施例2提供的一种具有自偏置PMOS的分离栅CSTBT的四个元胞并联的结构示意图；
图4是本发明实施例3提供的一种具有自偏置PMOS的分离栅CSTBT的四个元胞并联的结构示意图；
图5是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT形成N型电荷存储层、P型基区、P型埋层、并完成沟槽刻蚀后的四个元胞并联的结构示意图；
图6是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT形成沟槽介质层后的四个元胞并联的结构示意图；
图7是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT的沟槽填充多晶硅后的四个元胞并联的结构示意图；
图8是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT的刻蚀多晶硅后的四个元胞并联的结构示意图；
图9是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT的多晶硅间隙填充满介质层后的四个元胞并联的结构示意图；
图10是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT形成N+发射区、P+发射区后的四个元胞并联的结构示意图；
图11是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT的沟槽上层淀积介质层并刻蚀介质层后的四个元胞并联的结构示意图；
图12是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT形成发射极金属后的四个元胞并联的结构示意图；
图13是本发明实施例4提供的一种具有自偏置PMOS的分离栅CSTBT形成N型场阻止层、P+集电区、集电极金属后的半元胞结构示意图。
附图中，各标号所代表的部件列表如下：
1为集电极金属，2为P+集电区，3为N型场阻止层，4为N-漂移区，5为P型埋层，6为N型电荷存储层，7为P型基区，8为P+发射区，9为发射极金属，10为N+发射区，11为绝缘介质层，121为栅电极，122为分离栅电极，123为栅介质层，124为分离栅介质层，125为多晶硅隔离介质层，13为肖特基接触金属，14为超结P柱，15为超结N柱。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，本发明的具体实施例以1200V电压等级的IGBT为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图2所示，本发明实施例1提供的一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4；所述N-漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上表面具有侧面相互接触的N+发射区10及P+发射区8；
所述沟槽结构与所述N-漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N-漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N-漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6、P型基区7和P+发射区8的另一侧通过分离栅介质层124相连；
在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11、N+发射区10和P+发射区8上表面覆盖有发射极金属9，分离栅电极122和发射极金属9等电位。
如图3所示，本发明实施例2提供的一种具有自偏置PMOS的分离栅CSTBT，
其元胞结构包括由下至上依次层叠设置的背面集电极金属1、P型集电区2、N型场阻止层3和N-漂移区4；所述N-漂移区4的上层具有交替设置的N型电荷存储层6和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深；
所述N型电荷存储层6的上表面具有P型基区7，所述P型基区7的上层中靠近栅电极的一侧具有N+发射区10；
其特征在于，所述沟槽结构与所述N-漂移区4之间具有P型埋层5，所述P型埋层5呈“凹”型将沟槽结构包围，使N-漂移区4和沟槽结构相隔离，相邻的所述P型埋层5之间具有N-漂移区4；所述沟槽结构包括栅电极121、分离栅电极122、栅介质层123、分离栅介质层124和多晶硅隔离介质层125；栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离；栅电极121与P型埋层5、N型电荷存储层6、P型基区7和N+发射区10的一侧通过栅介质层123相连；分离栅电极122与P型埋层5、N型电荷存储层6和P型基区7的另一侧通过分离栅介质层124相连；
在P型基区7的上表面覆盖有肖特基接触金属13；在栅电极121、栅介质层123、多晶硅隔离介质层125上表面覆盖有绝缘介质层11；在分离栅电极122、分离栅介质层124、绝缘介质层11和N+发射区10上表面覆盖有发射极金属9，分离栅电极122和肖特基接触金属13与发射极金属9等电位。
上述实施例通过在P型基区7的上表面引入肖特基接触金属13能够降低PMOS的导通压降，使得PMOS更快开启。这不仅可以在导通的时候钳位效果更好，更好的改善器件的短路工作安全区；在关断的时候还可以进一步提高器件的开关速度，减小器件的开关损耗。
如图4所示，本发明实施例3提供的一种具有自偏置PMOS的分离栅CSTBT，是在实施例1的基础上，使N-漂移区4中具有侧面相互接触的超结P柱14和超结N柱15；所述超结N柱15位于N型电荷存储层6和P型埋层5的第一部分下方，所述超结P柱14位于P型埋层5的第二部分下方；所述超结P柱14和超结N柱15满足电荷平衡要求。
上述实施例中，通过在漂移区4中引入超结P柱14和超结N柱15来将漂移区中一维耐压变成二维方向的耐压，改善了导通压降与器件击穿电压之间的折中关系，提高了器件的性能。
可选地，所述超结N柱15的掺杂浓度大于或等于N-漂移区4的掺杂浓度。
上述实施例可以减小导通状态下漂移区的压降，减小导通压降。
可选地，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。且各部分可以采用相同的材料也可采用不同材料组合。
可选地，器件结构不仅适用于IGBT器件，将器件背面的P型集电区2换为N型掺杂，所述结构同样适用于MOSFET器件。
本发明实施例4是以1200V电压等级的具有自偏置PMOS的分离栅CSTBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
如图5-13所示，本发明实施例5提供的一种具有自偏置PMOS的分离栅CSTBT的制作方法，包括以下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区4，所选硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入N型杂质在N-漂移区4的上表面制得N型电荷存储层6，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2，通过离子注入P型杂质在N型电荷存储层6的上表面制得P型基区7，离子注入能量为200～400keV，注入剂量为1013～1014个/cm2；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N-漂移区4上刻蚀出多个沟槽结构，每个沟槽结构之间具有N-漂移区4、N型电荷存储层6和P型基区7，所述沟槽结构下表面的深度大于N型电荷存储层6下表面的结深，然后通过离子注入P型杂质在N-漂移区4中形成P型埋层5，使P型埋层5呈“凹”型将所述沟槽结构底部包围，且P型埋层5将所述沟槽结构和N-漂移区4相隔离，相邻的所述P型埋层5之间具有N-漂移区4，如图5所示；
步骤4：在1050℃～1150℃的O2气氛下在所述沟槽结构的底部和侧壁形成介质层，如图6所示，而后在750℃～950℃在所述介质层上淀积多晶硅并反刻蚀掉表面多余多晶硅形成多晶硅电极，如图7所示；
步骤5:在硅片表面淀积保护层，通过光刻和刻蚀工艺，刻蚀所述多晶硅电极的中间部分，使所述多晶硅电极分为两个部分：栅电极121和分离栅电极122，如图8所示；
步骤6：在1050℃～1150℃的O2气氛下在栅电极121和分离栅电极122之间的空隙进行介质层的淀积，使得多晶硅间隙被介质填满，形成多晶硅隔离介质层125，栅电极121和分离栅电极122通过多晶硅隔离介质层125相隔离，如图9所示；
步骤7：通过掩膜、光刻和离子注入工艺在P型基区7的顶部分别注入N型杂质和P型杂质，N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得侧面相互接触且并排设置的N+发射区10和P+发射区8，所述N+发射区10靠近所述栅电极121设置，所述P+发射区8靠近所述分离栅电极122，如图10所示；
步骤8：在硅片正面淀积介质层，并通过光刻、刻蚀工艺在栅电极121、栅介质层123和多晶硅隔离介质层125的上表面形成绝缘介质层11，如图11所示，然后在硅片正面淀积金属，在N+发射区10、P+发射区8、绝缘介质层11、分离栅电极122和分离栅介质层124的上表面形成发射极金属9，如图12所示；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层3，N型场阻止层3的厚度为15～30微米，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层3背面注入P型杂质并进行退火处理形成P型集电区2，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；再在硅片背面淀积金属形成集电极金属1，如图13所示。至此制得一种具有自偏置PMOS的分离栅CSTBT器件。
可选地，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
可选地，为了简化描述，上述器件结构和制备方法是以N沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。
本发明通过将传统CSTBT结构中的栅电极分为并排放置但互不相连的两个部分：栅电极和与发射极等电位的分离栅电极；并在N型电荷存储层的下方、N-漂移区的上方、沟槽结构的底部和靠近N-漂移区侧面引入一个高掺杂的P型埋层，P型埋层5呈“凹”型，将沟槽结构的底部包围。P型埋层在沿器件的横向方向上不连续，相邻两个P型埋层间存在N-漂移区。分离栅电极和P型埋层的引入一方面可以屏蔽N型电荷存储层对器件击穿特性的影响，可以提高N型电荷存储层的掺杂浓度，进一步改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。另一方面在CSTBT中直接集成了一个由P型埋层、分离栅电极、N型电荷存储层、P型基区和P+发射区构成的自偏置PMOS结构。在正向导通的时候，P型埋层和N型电荷存储层的电势会随着集电极电压的升高而升高，但是当P型埋层的电势增加到一定值就可以使PMOS开启，PMOS的开启使得靠近分离栅电极一侧的P型埋层和N型电荷存储层的电势被钳位，而且P型埋层延伸到靠近栅电极的一侧，P型埋层的电势被钳位也会使得靠近栅电极一侧N型电荷存储层的电势被钳位，形成双通道钳位效果。这不仅可以使得器件MOS沟道提前饱和，从而达到降低器件饱和电流的目的并提高了器件短路安全工作能力。另外PMOS开启使P型埋层和N型电荷存储层与发射极短接，部分栅极-集电极电容转变为栅极-发射极电容，并且P型埋层可以屏蔽栅电极和漂移区的耦合作用，可以有效的减小栅电容，尤其是栅极-集电极电容(米勒电容)，从而提高器件的开关速度，减小开关损耗。在器件关断过程中，漂移区的过剩空穴可以通过PMOS结构快速被抽走，从而提高了器件的开关速度，进一步降低了器件的开关损耗。而且由于分离栅电极和栅电极集成在同一个沟槽内，所以不需要额外增加元胞宽度，节约了芯片面积，还可以使寄生PMOS结构存在在每一个元胞中并缩短PMOS和NMOS沟道的距离，有利于提高PMOS的钳位效果以及芯片内部的电流均匀性，避免电流集中，提高器件的可靠性和反偏安全工作区(RBSOA)。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属（1）、P型集电区（2）、N型场阻止层（3）和N-漂移区（4）；所述N-漂移区（4）的上层具有交替设置的N型电荷存储层（6）和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层（6）下表面的结深；
所述N型电荷存储层（6）的上表面具有P型基区（7），所述P型基区（7）的上表面具有侧面相互接触的N+发射区（10）及P+发射区（8）；
其特征在于，所述沟槽结构与所述N-漂移区（4）之间具有P型埋层（5），所述P型埋层（5）呈“凹”型将沟槽结构包围，使N-漂移区（4）和沟槽结构相隔离，相邻的所述P型埋层（5）之间具有N-漂移区（4）；所述沟槽结构包括栅电极（121）、分离栅电极（122）、栅介质层（123）、分离栅介质层（124）和多晶硅隔离介质层（125）；栅电极（121）和分离栅电极（122）通过多晶硅隔离介质层（125）相隔离；栅电极（121）与P型埋层（5）、N型电荷存储层（6）、P型基区（7）和N+发射区（10）的一侧通过栅介质层（123）相连；分离栅电极（122）与P型埋层（5）、N型电荷存储层（6）、P型基区（7）和P+发射区（8）的另一侧通过分离栅介质层（124）相连；
在栅电极（121）、栅介质层（123）、多晶硅隔离介质层（125）上表面覆盖有绝缘介质层（11）；在分离栅电极（122）、分离栅介质层（124）、绝缘介质层（11）、N+发射区（10）和P+发射区（8）上表面覆盖有发射极金属（9），分离栅电极（122）和发射极金属（9）等电位。
2.一种具有自偏置PMOS的分离栅CSTBT，其元胞结构包括由下至上依次层叠设置的背面集电极金属（1）、P型集电区（2）、N型场阻止层（3）和N-漂移区（4）；所述N-漂移区（4）的上层具有交替设置的N型电荷存储层（6）和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层（6）下表面的结深；
所述N型电荷存储层（6）的上表面具有P型基区（7），所述P型基区（7）的上层中靠近栅电极的一侧具有N+发射区（10）；
其特征在于，所述沟槽结构与所述N-漂移区（4）之间具有P型埋层（5），所述P型埋层（5）呈“凹”型将沟槽结构包围，使N-漂移区（4）和沟槽结构相隔离，相邻的所述P型埋层（5）之间具有N-漂移区（4）；所述沟槽结构包括栅电极（121）、分离栅电极（122）、栅介质层（123）、分离栅介质层（124）和多晶硅隔离介质层（125）；栅电极（121）和分离栅电极（122）通过多晶硅隔离介质层（125）相隔离；栅电极（121）与P型埋层（5）、N型电荷存储层（6）、P型基区（7）和N+发射区（10）的一侧通过栅介质层（123）相连；分离栅电极（122）与P型埋层（5）、N型电荷存储层（6）和P型基区（7）的另一侧通过分离栅介质层（124）相连；
在P型基区（7）的上表面覆盖有肖特基接触金属（13）；在栅电极（121）、栅介质层（123）、多晶硅隔离介质层（125）上表面覆盖有绝缘介质层（11）；在分离栅电极（122）、分离栅介质层（124）、绝缘介质层（11）和N+发射区（10）上表面覆盖有发射极金属（9），分离栅电极（122）和肖特基接触金属（13）与发射极金属（9）等电位。
3.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，N-漂移区（4）中具有侧面相互接触的超结P柱（14）和超结N柱（15）；所述超结N柱（15）位于N型电荷存储层（6）和P型埋层（5）的第一部分下方，所述超结P柱（14）位于P型埋层（5）的第二部分下方；所述超结P柱（14）和超结N柱（15）满足电荷平衡要求。
4.根据权利要求3所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，所述超结N柱（14）的掺杂浓度大于或等于N-漂移区（4）的掺杂浓度。
5.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT，其特征在于，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
6.一种具有自偏置PMOS的分离栅CSTBT的制作方法，其特征在于，包括以下步骤：
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区（4）；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入N型杂质在N-漂移区（4）的上表面制得N型电荷存储层（6），通过离子注入P型杂质在N型电荷存储层（6）的上表面制得P型基区（7）；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N-漂移区（4）上刻蚀出多个沟槽结构，每个沟槽结构之间具有N-漂移区（4）、N型电荷存储层（6）和P型基区（7），所述沟槽结构下表面的深度大于N型电荷存储层（6）下表面的结深，然后通过离子注入P型杂质在N-漂移区（4）中形成P型埋层（5），使P型埋层5呈“凹”型将所述沟槽结构底部包围，且P型埋层（5）将所述沟槽结构和N-漂移区（4）相隔离，相邻的所述P型埋层（5）之间具有N-漂移区（4）；
步骤4：在所述沟槽结构的底部和侧壁形成介质层，在所述介质层上淀积多晶硅形成多晶硅电极；
步骤5:在硅片表面淀积保护层，通过光刻和刻蚀工艺，刻蚀所述多晶硅电极的中间部分，使所述多晶硅电极分为两个部分：栅电极（121）和分离栅电极（122）；
步骤6：在栅电极（121）和分离栅电极（122）之间的空隙进行介质层的淀积，使得多晶硅间隙被介质填满，形成多晶硅隔离介质层（125），栅电极（121）和分离栅电极（122）通过多晶硅隔离介质层（125）相隔离；
步骤7：通过掩膜、光刻和离子注入工艺在P型基区（7）的顶部分别注入N型杂质和P型杂质，制得侧面相互接触且并排设置的N+发射区（10）和P+发射区（8），所述N+发射区（10）靠近所述栅电极（121）设置，所述P+发射区（8）靠近所述分离栅电极（122）；
步骤8：在硅片正面淀积介质层，并通过光刻、刻蚀工艺在栅电极（121）、栅介质层（123）和多晶硅隔离介质层（125）的上表面形成绝缘介质层（11），然后在硅片正面淀积金属，在N+发射区（10）、P+发射区（8）、绝缘介质层（11）、分离栅电极（122）和分离栅介质层（124）的上表面形成发射极金属（9）；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层（3）；在N型场阻止层（3）背面注入P型杂质并进行退火处理形成P型集电区（2）；再在硅片背面淀积金属形成集电极金属（1）。
7.根据权利要求6所述的一种具有自偏置PMOS的分离栅CSTBT的制作方法，其特征在于，所述N型轻掺杂单晶硅片的厚度为300～600um，掺杂浓度为1013～1014个/cm3。
8. 根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT的制作方法，其特征在于，制备N型电荷存储层（6）时，离子注入能量为200～400keV，注入剂量为1013～1014个/ cm2，或，制备P型基区（7）时，离子注入能量为200～400keV，注入剂量为1013～1014个/ cm2，或，制备N+发射区（10）时，N型杂质的能量为30～60keV，注入剂量为1015～1016个/ cm2，或，制备P+发射区（8）时，P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2。
9. 根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT的制作方法，其特征在于，制备N型场阻止层（3）时，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/ cm2，退火温度为1200～1250℃，时间为300～600分钟；
或，制备P型集电区（2）时，注入能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为400～450℃，时间为20～30分钟。
10.根据权利要求1或权利要求2所述的一种具有自偏置PMOS的分离栅CSTBT的制作方法，其特征在于，N型场阻止层（3）的厚度为10～30微米。
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