CN108183130A - 带有p型埋层的双栅载流子储存性igbt器件 - Google Patents
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Abstract
本发明提供一种带有P型埋层的双栅载流子储存性IGBT器件，在传统CSTBT槽栅基础上增加控制栅和屏蔽栅并且在两个栅的底部增加一层P型埋层，器件工作时，控制栅用来控制器件开启接高电位，屏蔽栅用来降低器件电容，不接电位，P型埋层用于降低左右两个控制栅和左右两个屏蔽栅的电场峰值；本发明通过合理调整P‑bury区浓度和结深以及屏蔽栅之间的距离一方面可以降低沟槽底部电场峰值，提高器件的击穿电压，另一方面可以降低器件的栅极‑集电极电容和栅极‑发射极电容，从而达到提高开关速度的效果。
Description
技术领域
本发明属于功率器件技术领域，涉及绝缘栅双极晶体管(IGBT)，具体涉及沟槽栅载流子存储型绝缘栅双极型晶体管(CSTBT)。
背景技术
自从上世纪绝缘栅双极型晶体管发明以来，因其导通压降低，通态电流大，损耗小且易驱动的优点已经广泛用于各个领域。尤其是当应用于工业级高压领域时，要求在承受高耐压的同时有较低的开态导通压降。传统的沟槽IGBT(TIGBT)被发明出来是由于随着元胞宽度的减小，需要更低的导通压降和更高的集成度。然而，TIGBT的可靠性不如传统IGBT，如短路工作安全区(SCSOA)和击穿电压的衰减。
第6代的沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)由于采用了高掺杂浓度和一定厚度的N型载流子储存结构，使IGBT器件靠近发射极一端的载流子浓度得到很大改善，从而提高了N型漂移区的电导调制能力，改善了N型漂移区的载流子浓度分布，进一步可以改善IGBT的正向导通压降和关断损耗的折中。N型载流子储存层通过提高电子的横向扩散以及为空穴提供一个势垒来提高电导调制。然而这时P-base/CS层的结附近的电场集中极大的影响了器件的击穿电压，尤其是当CS层的浓度增大时，影响更加明显。另一方面，因为沟槽栅的引入，容易在沟槽底部形成电场尖峰，从而进一步的降低器件的耐压。
发明内容
本发明的目的是在保持元胞宽度一定的情况下，在传统CSTBT槽栅基础上新增加一个浮空屏蔽栅并且在两个栅的底部增加一层P型埋层，来达到在提高耐压的同时降低器件的栅极-发射极电容(Cge)和栅极-集电极电容(Cgc)的目的，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度从而改善器件短路工作区并提高器件耐压。
为实现上述发明目的，本发明技术方案如下：
一种带有P型埋层的双栅载流子储存性IGBT器件，包括自下至上依次层叠设置的集电极金属3、第一导电类型半导体集电极P+、第二导电类型半导体电场阻止区FS、第二导电类型半导体漂移区N-drift，第二导电类型半导体漂移区N-drift内部设有沟槽栅结构、第二导电类型半导体载流子储存区CS、第一导电类型半导体基区P-base、第二导电类型半导体发射区N+、第一导电类型半导体发射区P+，第二导电类型半导体漂移区N-drift上方设有发射极金属1；所述的沟槽栅结构包括左右两个控制栅4和左右两个屏蔽栅5且所述的控制栅结构4和屏蔽栅结构5沿垂直方向贯穿第二导电类型半导体载流子储存区CS，左右两个控制栅4位于左右两个屏蔽栅5之间，所述第一导电类型半导体基区P-base位于第二导电类型半导体载流子储存区CS上表面，第二导电类半导体型发射区N+和第一导电类型半导体发射区P+位于第一导电类型半导体基区P-base上表面；第一导电类型半导体发射区P+位于左右两个第二导电类半导体型发射区N+之间，左右两个控制栅4和左右两个屏蔽栅5的底部设有P型埋层6，第一导电类型半导体发射区P+和第二导电类型半导体发射区N+的上表面与发射极金属1连接；所述的控制栅4包括控制栅介质41和控制栅多晶硅42，所述的屏蔽栅5包括屏蔽栅介质51和屏蔽栅多晶硅52，所述的发射极金属1的底部与沟槽栅结构顶部之间有介质层2；器件工作时，控制栅4用来控制器件开启接高电位，屏蔽栅5用来降低器件电容，不接电位，P型埋层6用于降低左右两个控制栅4和左右两个屏蔽栅5的电场峰值。
作为优选方式，控制栅介质41和屏蔽栅介质51的厚度相同。
作为优选方式，屏蔽栅5和控制栅4的深度比第二导电类型半导体载流子储存层CS结深更深。
作为优选方式，屏蔽栅5比控制栅4的深度更深。
作为优选方式，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
作为优选方式，第一导电类型半导体或者第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
作为优选方式，第一导电类型半导体基区P-base的工艺过程采用多次外延、多次扩散或者多次离子注入。
作为优选方式，第一导电类型半导体基区P-base的掺杂方式为均匀掺杂。
作为优选方式，第二导电类型半导体载流子储存区CS的掺杂方式为均匀掺杂。
作为优选方式，P型埋层6的工艺过程采用多次扩散或者多次离子注入。
本发明的有益效果为：本发明通过合理调整P-bury区浓度和结深以及屏蔽栅之间的距离一方面可以降低沟槽底部电场峰值，提高器件的击穿电压，另一方面可以降低器件的栅极-集电极电容(Cgc)和栅极-发射极电容(Cge)，从而达到提高开关速度的效果。
附图说明
图1是传统载流子储存层沟槽双极型晶体管(CSTBT)的剖面结构示意图；
图2是本发明实施例1提供的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)的剖面图结构示意图；
图3是本发明实施例1提供的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)与传统CSTBT的槽底部电场仿真结果对比图；
图4是本发明实施例1提供的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)传统CSTBT的击穿电压仿真结果对比图；
图5是本发明实施例1提供的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)传统CSTBT的栅极-集电极电容(Cgc)仿真结果对比图；
图6是本发明实施例2提供的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)的剖面图结构示意图。
其中，1为发射极金属，2为介质层，3为集电极金属，4为控制栅，5为屏蔽栅；41为控制栅介质，42为控制栅多晶硅，51为屏蔽栅介质，52为屏蔽栅多晶硅，6为P型埋层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种带有P型埋层的双栅载流子储存性IGBT器件，包括自下至上依次层叠设置的集电极金属3、第一导电类型半导体集电极P+、第二导电类型半导体电场阻止区FS、第二导电类型半导体漂移区N-drift，第二导电类型半导体漂移区N-drift内部设有沟槽栅结构、第二导电类型半导体载流子储存区CS、第一导电类型半导体基区P-base、第二导电类型半导体发射区N+、第一导电类型半导体发射区P+，第二导电类型半导体漂移区N-drift上方设有发射极金属1；所述的沟槽栅结构包括左右两个控制栅4和左右两个屏蔽栅5且所述的控制栅结构4和屏蔽栅结构5沿垂直方向贯穿第二导电类型半导体载流子储存区CS，左右两个控制栅4位于左右两个屏蔽栅5之间，所述第一导电类型半导体基区P-base位于第二导电类型半导体载流子储存区CS上表面，第二导电类半导体型发射区N+和第一导电类型半导体发射区P+位于第一导电类型半导体基区P-base上表面；第一导电类型半导体发射区P+位于左右两个第二导电类半导体型发射区N+之间，左右两个控制栅4和左右两个屏蔽栅5的底部设有P型埋层6，第一导电类型半导体发射区P+和第二导电类型半导体发射区N+的上表面与发射极金属1连接；所述的控制栅4包括控制栅介质41和控制栅多晶硅42，所述的屏蔽栅5包括屏蔽栅介质51和屏蔽栅多晶硅52，所述的发射极金属1的底部与沟槽栅结构顶部之间有介质层2；器件工作时，控制栅4用来控制器件开启接高电位，屏蔽栅5用来降低器件电容，不接电位，P型埋层6用于降低左右两个控制栅4和左右两个屏蔽栅5的电场峰值。
本实施例中，控制栅介质41和屏蔽栅介质51的厚度相同。
屏蔽栅5和控制栅4的深度比第二导电类型半导体载流子储存层CS结深更深。
第一导电类型半导体或者第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
第一导电类型半导体基区P-base的工艺过程采用多次外延、多次扩散或者多次离子注入。
第一导电类型半导体基区P-base的掺杂方式为均匀掺杂。
第二导电类型半导体载流子储存区CS的掺杂方式为均匀掺杂。
P型埋层6的工艺过程采用多次扩散或者多次离子注入。
当第一导电半导体类型为P型半导体而第二导电类型半导体类型为N型半导体时，本发明提供的器件为N沟道CSTBT器件；当第一导电类型半导体为N型半导体时而第二导电类型半导体为P型半导体时，本发明提供的器件为P沟道CSTBT器件。下面具体以N沟道IGBT器件为例对本发明的原理及特性进行详细说明：
如图1所示，传统的沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)由于采用了高掺杂浓度和一定厚度的N型载流子储存结构，是IGBT器件靠近发射极一端的载流子浓度得到很大改善，从而提高了N型漂移区的电导调制能力，改善了N型漂移区的载流子浓度分布，进一步可以改善IGBT的正向导通压降和关断损耗的折中。N型载流子储存层通过提高电子的横向扩散以及为空穴提供一个势垒来提高电导调制。然而这时P-base/CS层的结附近的电场集中极大的影响了器件的击穿电压，尤其是当CS层的浓度增大时，影响更加明显。另一方面，因为沟槽栅的引入，容易在沟槽底部形成电场尖峰，从而进一步的降低器件的耐压。而本发明为了提高器件的击穿电压同时降低器件的栅极-发射极电容(Cge)和栅极-集电极电容(Cgc)，在传统CSTBT槽栅基础上新增加一个浮空屏蔽栅并且在两个栅的底部增加一层P型埋层。通过调整P-bury区的浓度和结深来降低沟槽下方的峰值电场，通过调整屏蔽栅之间的间距，降低栅电极与发射极和集电极的有效接触面积，从而达到降低栅极-发射极电容(Cge)和栅极-集电极电容(Cgc)的效果。
实施例2
如图6所示，本发明的一种带有P型埋层的双栅载流子储存层双极型晶体管(CSTBT)的元胞结构，与实施例1不同的是屏蔽栅5比控制栅4的深度更深。使得屏蔽栅对于降低栅极-发射极电容(Cge)和栅极-集电极电容(Cgc)的效果更好。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种带有P型埋层的双栅载流子储存性IGBT器件，包括自下至上依次层叠设置的集电极金属(3)、第一导电类型半导体集电极P+、第二导电类型半导体电场阻止区FS、第二导电类型半导体漂移区N-drift，第二导电类型半导体漂移区N-drift内部设有沟槽栅结构、第二导电类型半导体载流子储存区CS、第一导电类型半导体基区P-base、第二导电类型半导体发射区N+、第一导电类型半导体发射区P+，第二导电类型半导体漂移区N-drift上方设有发射极金属(1)；所述的沟槽栅结构包括左右两个控制栅(4)和左右两个屏蔽栅(5)且所述的控制栅结构(4)和屏蔽栅结构(5)沿垂直方向贯穿第二导电类型半导体载流子储存区CS，左右两个控制栅(4)位于左右两个屏蔽栅(5)之间，所述第一导电类型半导体基区P-base位于第二导电类型半导体载流子储存区CS上表面，第二导电类半导体型发射区N+和第一导电类型半导体发射区P+位于第一导电类型半导体基区P-base上表面；第一导电类型半导体发射区P+位于左右两个第二导电类半导体型发射区N+之间，其特征在于：左右两个控制栅(4)和左右两个屏蔽栅(5)的底部设有P型埋层(6)，第一导电类型半导体发射区P+和第二导电类型半导体发射区N+的上表面与发射极金属(1)连接；所述的控制栅(4)包括控制栅介质(41)和控制栅多晶硅(42)，所述的屏蔽栅(5)包括屏蔽栅介质(51)和屏蔽栅多晶硅(52)，所述的发射极金属(1)的底部与沟槽栅结构顶部之间有介质层(2)；器件工作时，控制栅(4)用来控制器件开启接高电位，屏蔽栅(5)用来降低器件电容，不接电位，P型埋层(6)用于降低左右两个控制栅(4)和左右两个屏蔽栅(5)的电场峰值。
2.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：控制栅介质(41)和屏蔽栅介质(51)的厚度相同。
3.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：屏蔽栅(5)和控制栅(4)的深度比第二导电类型半导体载流子储存层CS结深更深。
4.根据权利要求3所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：屏蔽栅(5)比控制栅(4)的深度更深。
5.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
6.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：第一导电类型半导体或者第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
7.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：第一导电类型半导体基区P-base的工艺过程采用多次外延、多次扩散或者多次离子注入。
8.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：第一导电类型半导体基区P-base的掺杂方式为均匀掺杂。
9.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：第二导电类型半导体载流子储存区CS的掺杂方式为均匀掺杂。
10.根据权利要求1所述的带有P型埋层的双栅载流子储存性IGBT器件，其特征在于：P型埋层(6)的工艺过程采用多次扩散或者多次离子注入。
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