CN110504313A - 一种横向沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种横向沟槽型绝缘栅双极晶体管及其制作方法。本发明在保持薄的栅氧化层的同时，在横向引入了具有厚介质层的深沟槽结构，沟槽内部靠近集电极一侧设置接发射极电位的分离栅电极。通过深沟槽结构与N型载流子存储层，提高载流子注入增强效应，降低正向导通压降(Von)；通过接发射极电位的分离栅与栅电极的耦合作用，可以大幅度减少栅电容，尤其是密勒电容，从而提高关断速度，改善导通压降与关断损耗的折中；减少充放电所需栅电荷，降低了开关损耗与对栅驱动能力的要求；减少充放电所需栅电荷，降低了驱动损耗与对栅驱动电路性能的要求；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种横向沟槽型绝缘栅双极晶体管。
背景技术
功率半导体器件是电力电子系统中的关键组成部分。随着电力电子技术在多种行业取得了十分重要的应用，功率半导体器件的性能好坏与电能转换效率的高低直接决定了电力电子系统的功耗大小和应用领域的广泛程度。其中绝缘栅场效应晶体管(IGBT)结合了MOSFET器件和BJT器件的优点：输入阻抗高、驱动功率小、导通压降低、开关速度快、电压阻断能力强、热稳定性好。在中、大功率的电力电子设备有十分重要的应用。横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它同样是综合了IGBT和LDMOS器件结构的优点并在此基础上演变发展而来的。
随着半导体技术的不断发展，器件的特征尺寸不断减小，器件内部的PN结之间以及器件与器件之间通过衬底的相互作用越来越严重，使得采用传统体硅工艺生产的器件的可靠性大打折扣，为了解决体硅器件的问题，SOI技术逐步成为目前生产横向IGBT的主流技术，SOI技术采用埋氧层将顶硅与下面的硅衬底隔离开来，在顶硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，极大的改善了器件的性能。
横向IGBT在其阳极处引入了PN结空穴注入，因而使器件在导通时发生大注入效应，电流密度相比LDMOS器件进一步提高，这大大改善了器件的导通性能。虽然横向IGBT有着优良的导通特性，但是其在关闭时，由于非平衡载流子引起的阳极拖尾电流将导致器件有严重的关闭延迟问题，这也将产生更大的开关损耗。显然，要提高横向IGBT的性能，克服其关闭性能的短板是关键，而这也是一直以来国内外科学家们一直在攻克的难题。
随着沟槽技术的发展和成熟，行业采用沟槽(Trench)栅IGBT结构代替平面栅IGBT结构，从而消除了平面栅IGBT结构的JFET区电阻，进而获得更好的导通特性，使得器件的特性获得显著提高。
图1为传统基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向导通时，集电结注入空穴进入漂移区，由于基区对漂移区少数载流子的抽取作用，使得漂移区内电导调制效应较弱，正向导通压降较高；且器件的关断速度慢，有严重的电流拖尾现象，在使用中会造成较大的关断损耗，器件的导通压降与关断损耗折中特性较差。因此，改善横向IGBT载流子分布特性以使其具有更低的导通压降和开关损耗是势在必行的，也是本领域技术人员亟待解决的技术问题。
发明内容
本发明提供一种横向沟槽型绝缘栅双极晶体管及其制作方法。在保持薄的栅氧化层的基础上，在横向引入了具有厚介质层的深沟槽结构，此沟槽内部设置接发射极电位的分离栅电极，分离栅电极与栅极相互耦合。通过深沟槽结构与N型载流子存储层，提高载流子注入增强效应，改善漂移区载流子分布，降低正向导通压降(Von)；通过接发射极电位的分离栅与栅电极的耦合作用，可以大幅度减少栅电容，尤其是密勒电容，从而提高关断速度，改善正向导通压降(Von)与关断损耗(Eoff)的折中；减少充放电所需栅电荷，降低了开关损耗与对栅驱动能力的要求；减少充放电所需栅电荷，降低了驱动损耗与对栅驱动电路性能的要求；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；分离栅结构还可以提供横向电场，降低P型体区与N型电荷存储区的电场峰值，辅助N型电荷存储区和N型漂移区耗尽，同时可以使得N型电荷存储层的浓度提高，以降低导通压降Von；沟槽底部填充厚氧化层能降低底部电场，可以提高器件的耐压与可靠性。
本发明采用如下技术方案实现：
本发明提供一种横向沟槽型绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底区1、隔离介质层2、第一导电类型半导体漂移区3；第一导电类型半导体漂移区3的顶层一侧设置有第一导电类型半导体缓冲区4，第一导电类型半导体缓冲区4内部设置有第二导电类型半导体集电区5，第二导电类型半导体集电区5上表面设置有第一金属化集电极6；相对于第一导电类型半导体缓冲区4的另一侧设有第一导电类型半导体电荷存储区7；第一导电类型半导体电荷存储区7的顶层设置有第二导电类型半导体基区8；第二导电类型半导体基区8上侧设置有相互接触的第二导电类型半导体发射区9和第一导电类型半导体发射区10，其中第一导电类型半导体发射区10在靠近第一导电类型半导体缓冲区4的一侧；第二导电类型半导体发射区9和第一导电类型半导体发射区10的上表面设置有第一金属化发射极11。
其特征在于：所述第一导电类型半导体发射区10的一侧设置有沟槽结构，该沟槽结构与第二导电类型半导体基区8和第一导电类型半导体电荷存储区7接触，沟槽结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一栅介质层141、第一栅电极13和设置在第一栅电极13侧壁的第二栅介质层142、第一栅电极13与第二发射极12以第二栅介质层142隔离且第一栅电极13位于靠近第一导电类型半导体发射区10的一侧；第二栅介质层142的厚度小于第一栅介质层141；第一栅电极13的深度小于等于第二发射极12；第一导电类型半导体电荷存储区7垂直方向与隔离介质层2相接触；第一导电类型半导体电荷存储区7掺杂浓度高于漂移区3的掺杂浓度。
进一步的是，本发明中第一栅电极13与第二栅介质层142还可以横向延伸到第二发射极12内部，即第一栅电极13与第二栅介质层142向第二发射极12一侧横向延伸，两者边界均不超过第二发射极12靠近第一导电类型半导体缓冲区4一侧的边界。
进一步的是，本发明中第一栅介质层141靠近第一导电类型半导体缓冲区4的一侧可以设置第二导电类型的半导体埋层区15，所述埋层区15的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度，所述埋层区15下界面位置高于或等于第一栅介质层141的下界面位置。
进一步的是，本发明中第一栅介质层141与第二导电类型的半导体埋层区15之间可以设置第一导电类型半导体掺杂区25，所述掺杂区25的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度，所述掺杂区25下界面位置高于或等于第一栅介质层141的下界面位置并且与第一栅介质层141相接触。
进一步的是，本发明中第一导电类型半导体漂移区3靠近第一栅介质层141的一侧顶部设置第二导电类型半导体掺杂区16；第二导电类型半导体掺杂区16上方设置第二隔离介质层21；第二隔离介质层21与第一栅介质层141、第二发射极12和第二导电类型半导体掺杂区16相接触；第二隔离介质层21上方设置相互接触的第二导电类型掺杂区19和第一导电类型掺杂区20；第一导电类型掺杂区20的另一侧设置第三金属化发射极18；第三金属化发射极18与第一导电类型掺杂区20和第二发射极12接触；第二导电类型掺杂区19的另一侧设置第二金属化发射极17；第二金属化发射极17与第二导电类型掺杂区19和第二导电类型半导体掺杂区16接触；第二导电类型半导体掺杂区16与第二金属化发射极17形成欧姆接触。
进一步的是，本发明中第一导电类型半导体漂移区3靠近第一栅介质层141的一侧顶部设置第二导电类型半导体掺杂区16；第二导电类型半导体掺杂区16上方设置第四金属化发射极24，并与其形成欧姆接触；在第一导电类型半导体漂移区3设置包裹第二导电类型半导体掺杂区16的第一导电类型半导体掺杂区23；在第一导电类型半导体漂移区3设置包裹第一导电类型半导体掺杂区23的第二导电类型半导体掺杂区22；第二导电类型半导体掺杂区22的掺杂浓度高于第一导电类型半导体漂移区3。
进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
本发明还提供一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区1、介质层为隔离介质层2，顶层为第一导电类型半导体漂移区3的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层7；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层15上注入第二导电类型杂质并退火，形成第二导电类型半导体基区8；在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区4。
步骤4：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤5：通过氧化、淀积和刻蚀工艺形成第一沟槽结构，包括隔离介质层141和第二发射极12；
步骤6：在器件表面淀积低应力保护层；
步骤7：通过光刻和刻蚀工艺在隔离介质层141内形成沟槽；
步骤8：通过淀积和刻蚀工艺形成第二沟槽结构，包括隔离介质层142和第一栅电极13；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区8上方形成第一导电类型半导体发射区10，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区10并排设置的第二导电类型半导体发射区9；
步骤11：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区4上方形成第二导电类型半导体集电区5，并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区10和第二导电类型半导体发射区9上表面形成发射极金属11；在第二导电类型半导体集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
本发明的工作原理详述如下：
本发明提出一种横向沟槽型绝缘栅双极晶体管，在保持薄的栅氧化层的基础上，在横向引入了具有厚介质层的深沟槽结构，此沟槽内部设置接发射极电位的分离栅电极，分离栅电极与栅极相互耦合。通过深沟槽结构与N型载流子存储层，提高载流子注入增强效应，改善漂移区载流子分布，降低正向导通压降(Von)；通过接发射极电位的分离栅与栅电极的耦合作用，可以大幅度减少栅电容，尤其是密勒电容，从而提高关断速度，改善正向导通压降(Von)与关断损耗(Eoff)的折中；减少充放电所需栅电荷，降低了开关损耗与对栅驱动能力的要求；减少充放电所需栅电荷，降低了驱动损耗与对栅驱动电路性能的要求；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；分离栅结构还可以提供横向电场，降低P型体区与N型电荷存储区的电场峰值，辅助N型电荷存储区和N型漂移区耗尽，同时可以使得N型电荷存储层的浓度提高，以降低导通压降Von；沟槽底部填充厚氧化层能降低底部电场，可以提高器件的耐压与可靠性。
与现有技术相比，本发明的有益效果为：在一定面积的情况下，增大了载流子注入增强效应，改善了漂移区载流子浓度分布，改善了正向导通压降Von和关断损耗Eoff之间的折中；能够有效降低栅密勒电容和栅电荷，从而提升了器件开关速度，减少了开关损耗，降低了驱动损耗与对栅驱动电路性能的要求；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；能降低沟槽峰值电场，改变沟槽底部电场集中现象，能够有效提高器件的击穿电压与可靠性；有效抑制了器件导通时的EMI效应；能够增强正向阻断时对电荷存储层与漂移区的耗尽作用，使得能够采用更高浓度的电荷存储层与漂移区，降低导通压降，同时避免电荷存储层的掺杂浓度和厚度对器件耐压的限制。
附图说明
图1是传统基于SOI的沟槽型横向IGBT器件的结构示意图。
图2是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图3是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图4是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图5是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图6是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图7是本发明实施例提供的横向沟槽型IGBT器件的结构示意图。
图8是本发明实施例提供的横向沟槽型IGBT器件刻蚀沟槽后的元胞结构示意图；
图9是本发明实施例提供的横向沟槽型IGBT器件生长第一栅介质层141后的元胞结构示意图；
图10是本发明实施例提供的横向沟槽型IGBT器件淀积多晶硅发射极12后的元胞结构示意图；
图11是本发明实施例提供的横向沟槽型IGBT器件刻蚀第一栅介质层141后的元胞结构示意图；
图12是本发明实施例提供的横向沟槽型IGBT器件淀积多晶硅栅电极13后的元胞结构示意图；
图13是本发明实施例提供的横向沟槽型IGBT器件离子注入形成P型集电区5后的元胞结构示意图；
图14是本发明实施例提供的横向沟槽型IGBT器件刻蚀多晶硅发射极12后的元胞结构示意图；
图15是本发明实施例提供的横向沟槽型IGBT器件刻蚀第二沟槽的二氧化硅侧壁后的元胞结构示意图；
图16是本发明实施例提供的横向沟槽型IGBT器件的第二沟槽中生长新的二氧化硅侧壁142后的元胞结构示意图；
图17是本发明实施例提供的横向沟槽型IGBT器件的第二沟槽中二氧化硅142上淀积多晶硅栅电极13后的元胞结构示意图；
图1至图17中：1是P型衬底，2是二氧化硅隔离层，3是N型漂移区，4是N型缓冲区，5是P型集电区，6是金属化集电极，7是N型电荷存储区，8是P型基区，9是P型发射区，10是N型发射区，11是金属化发射极，12是多晶硅发射极，13是多晶硅栅电极，141是第一栅介质层，142是第二栅介质层，15是P型埋层区，16是P型掺杂区，17是金属发射极，18是金属发射极，19是P型掺杂区，20是N型掺杂区，21是二氧化硅层，22是P型掺杂区，23是N型掺杂区，24是金属发射极。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种横向沟槽型绝缘栅双极晶体管，其元胞结构如图2所示，包括自下而上依次设置的P型衬底区1、隔离介质层2、N型漂移区3；N型漂移区3的顶层一侧设置有N型缓冲区4，N型缓冲区4内部设置有P型集电区5，P型集电区5上表面设置有金属集电极6；相对于N型缓冲区4的另一侧设有N型电荷存储区7；N型存储区7的顶层设置有P型基区8；P型基区8上侧设置有相互接触的P型发射区9和N型发射区10，其中N型发射区10在靠近N型缓冲区4的一侧；P型发射区9和N型发射区10的上表面设置有第一金属化发射极11；N型发射区10的一侧设置有沟槽结构，该沟槽结构与P型基区8和N型电荷存储区7接触，沟槽结构包括多晶硅发射极12和设置在多晶硅发射极12侧壁和底壁的第一栅介质层141、多晶硅栅电极13和设置在多晶硅栅电极13侧壁的第二栅介质层142、多晶硅栅电极13与多晶硅发射极12以第二栅介质层142隔离且多晶硅栅电极13位于靠近N型发射区10的一侧。
所述第二栅介质层142的水平方向厚度小于第一栅介质层141的水平方向厚度。
所述第二栅介质层141的水平方向厚度还可以大于第一栅介质层141的垂直方向厚度与多晶硅发射极12垂直方向深度的差值。
所述第二栅介质层141的拐角还可以是圆角。
所述第一栅电极13的深度可以小于多晶硅发射极12，也可以等于多晶硅发射极12，多晶硅栅电极13深度等于多晶硅发射极12时的元胞示意图如图3所示。
所述N型电荷存储区7垂直方向与隔离介质层2相接触，水平方向可以延伸到第一栅介质层141的左边缘或右边缘或两者中间的任意地方。
所述N型电荷存储区7的掺杂浓度小于P型基区8的掺杂浓度，且高于N型漂移区3的掺杂浓度。
本实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极的厚度均为1～6μm；N型发射区10的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型发射区9的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区8掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；P型发射区5的掺杂浓度为5×1017cm-3～1×1019cm-3，深度为0.3～0.5μm；N型缓冲层4的掺杂浓度为1×1016cm-3～5×1017cm-3；N型漂移区3的掺杂浓度为2×1014cm-3～1×1016cm-3；二氧化硅介质层2的厚度为0.2～3μm；栅介质层142水平方向厚度为20～200nm；多晶硅栅电极12和多晶硅电极13的深度为1.5～2.5μm，宽度为1～1.5μm；栅介质层141厚度为200～1000nm。
实施例2：
本实施例提供一种横向沟槽型绝缘栅双极晶体管，其元胞结构如图4所示，在实施例1的基础上，多晶硅栅电极13和第二栅介质层141还可以横向延伸进入多晶硅发射极12内部，即多晶硅栅电极13和第二栅介质层141向右侧延伸，两者边界均不超过多晶硅发射极12靠右侧边界。
与实施例1相比，通过增加多晶硅栅电极13和多晶硅发射极12的耦合面积，提高多晶硅12对栅电场的屏蔽作用，能够减少栅电容，特别是密勒电容，加快开关时间，减少开关损耗；同时多晶硅栅电极12能够增对电荷存储区7的耗尽作用，能够提升耐压，并且允许采用更高掺杂浓度的电荷存储区7，进一步降低导通压降。
实施例3：
本实施例提供一种横向沟槽型绝缘栅双极晶体管，其元胞结构如图5所示，在实施例2的基础上，器件的第一栅介质层141的靠近漂移区3的一侧还有P型埋层区15，P型埋层区15的掺杂浓度高于N型漂移区3的掺杂浓度；P型埋层区15与第一栅介质层141接触，并且P型埋层区15不与N型缓冲区4接触；P型埋层区15的深度高于或等于第一栅介质层141的深度。
与实施例2相比，利用P型埋层区15与N型漂移区3相互耗尽作用，改变漂移区电场分布，有效提高器件的正向阻断电压；P型埋层区15的存在能够有效降低槽栅尖角处的电场，提高器件耐压与可靠性；同时对N型漂移区3有耗尽作用，使得器件能采用更高的N型漂移区3的掺杂浓度，从而降低器件的正向导通压降，改善正向导通与关断损耗折中。
实施例4：
本实施例提供一种横向沟槽型绝缘栅双极晶体管，其元胞结构如图6所示，以实施例2为基础，将N型漂移区3的左侧顶部设置P型掺杂区16；P型掺杂区16上侧设置氧化层；氧化层21上设置相互接触的P型掺杂区19和N型掺杂区20；P型掺杂区19右侧设置与P型掺杂区16相接触的金属电极17；N型掺杂区20左侧设置金属电极18；所述金属电极17与P型掺杂区16形成欧姆接触。
特别地，所述P型掺杂区19和N型掺杂区20还可以使用多晶硅制作，形成多晶二极管。
特别地，所述金属电极18和金属电极17之间设置的P型掺杂区19和N型掺杂区20组成的二极管可以用多个二极管串联代替，每个二极管间用金属连接。
特别地，所述金属电极18和金属电极17之间设置的P型掺杂区19和N型掺杂区20组成的二极管可以用pn结反向设置的齐纳二极管代替。
特别地，所述P型掺杂区16还可以向下延伸到第一栅介质层141的下表面下方，此时可以在正向导通时钳位，降低短路电流密度，优化短路安全工作区。
特别地，所述金属电极18接发射极电位，还可以与多晶硅发射极12物理接触。
特别地，所述P型掺杂区16、P型掺杂区19和N型掺杂区20的掺杂浓度高于1×1018cm-3。
与实施例2相比，本实施例中在正向导通时能形成从P型掺杂区16，经金属发射极17，再经P型掺杂区19和N型掺杂区20形成的PN结，后通过金属发射极18到达发射极的电流通路，可以减小饱和电流密度，提升抗闩锁能力，优化短路安全工作区；P型掺杂区19和N型掺杂区20形成的多晶二极管在导通时有导通压降存在，可以提高P型掺杂区16的电位，形成空穴势垒从而阻挡漂移区3中空穴的流动，提高漂移区3中的电导调制效应，降低导通压降；关断时可以通过从P型掺杂区16经多晶二极管到发射极的通路，能够加快载流子抽取，降低关断时间，减小关断损耗。
实施例5：
本实施例提供一种横向沟槽型绝缘栅双极晶体管，其元胞结构如图7所示，在实施例2的基础上，将N型漂移区3左侧顶部设置P型掺杂区16；P型掺杂区16设置金属化发射极24；在N型漂移区3中设置包裹P型掺杂区16的N型掺杂区23；在N型漂移区3中设置包裹N型掺杂区23的P型掺杂区22；P型掺杂区16与金属化发射极24形成欧姆接触；P型掺杂区22掺杂浓度高于漂移区3的掺杂浓度。
特别地，所述P型掺杂区16的掺杂浓度高于N型掺杂区23的掺杂浓度。
特别地，所述N型掺杂区23的垂直方向深度小于多晶硅发射极12的垂直方向深度。
特别地，所述P型掺杂区22的垂直方向深度还可以大于二氧化硅介质层141的垂直方向深度，在正向导通时可以通过P型掺杂区22钳位电荷存储区7的电压，降低短路电流密度，优化短路安全工作区。
与实施例2相比，P型掺杂区16、N型掺杂区23、P型掺杂区22和第一槽栅形成P型MOSFET结构，关断时P型MOSFET开启，使得产生从漂移区经P型MOSFET的沟道到发射极的空穴电流，可以加速抽取漂移区空穴，降低关断损耗，减少关断时间；在正向阻断态时P型掺杂区22还可以辅助耐压，提高正向阻断电压。
实施例6：
本实施例以200V电压等级的横向沟槽型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：选取背衬底为P型轻掺杂、顶层硅为N型轻掺杂的SOI基片，所选取的P型背衬底1的掺杂浓度为1013～1014cm-3，N型顶层硅3的掺杂浓度为1013～1015cm-3，二氧化硅埋层2厚度为1～3μm；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层7，离子注入的能量为60～120keV，注入剂量为1012～1013个/cm2，退火温度为1100～1150℃，退火时间为20～60分钟；
步骤3：通过光刻、离子注入工艺分别在N型电荷存储层7上方注入P型杂质和在N型漂移区3上方注入N型杂质，再通过退火分别制得P型基区8和N型缓冲区4，P型离子注入的能量为50～80keV，注入剂量为1012～1013个/cm2；N型离子注入的能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为900～1050℃，退火时间为10～60分钟；
步骤4：在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型电荷存储层7上刻蚀形成沟槽，所述沟槽沿器件纵向方向延伸并贯穿P型基区8，位于电荷存储层7上部，如图8所示；
步骤5：在1050℃～1150℃的O2气氛下，在所述沟槽内壁形成厚氧介质层141，如图9所示；然后于750℃～950℃下在介质层141内淀积多晶硅12，沟槽内的多晶硅12及其周侧的介质层对N型电荷存储层7的电场起屏蔽作用，如图10所示；
步骤6：在P型基区8、漂移区3、N型缓冲区4、沟槽结构中的多晶硅电极12的上表面，以及介质层141的部分上表面覆盖一层低应力氮化物(Nitride)；
步骤7：在硅片表面淀积保护层，光刻出窗口进行沟槽二氧化硅刻蚀，刻蚀介质层141，形成第二沟槽，第二沟槽的深度小于等于多晶硅电极12的深度，如图11所示；
步骤8：于750℃～950℃下在第二沟槽内淀积多晶硅13，多晶硅13和多晶硅电极12通过刻蚀介质层141后剩余的介质层142相互隔离，如图12所示；
步骤9：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；
步骤10：通过光刻、离子注入工艺在P型基区8顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区10和P+发射区9，离子注入N型杂质的能量为20～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区10一侧与栅介质层142相连；
步骤11：通过光刻、离子注入工艺在N型缓冲区4的顶层注入P型杂质并退火制得P型集电区5，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为10～60分钟，如图13所示。
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在N+发射区10、P+发射区9、上表面形成发射极金属11；在P型集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
进一步地，可将步骤4放在步骤2之前，即先形成沟槽结构，再离子注入形成N型电荷存储层7和P型基区8；
进一步地，可将步骤10放在步骤6之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构；
进一步地，可交换步骤10与步骤11的顺序，并在最后完成退火，即先离子注入形成P型集电区，再离子注入形成N型发射区和P型发射区，再退火；
进一步地，在步骤6时覆盖低应力氮化物层，仅覆盖多晶硅发射极12上表面的一部分，而不是全部，并且在步骤7中将刻蚀介质层141更改为刻蚀多晶硅发射极12，形成第二沟槽，并新增加刻蚀和氧化工艺，按顺序刻蚀第二沟槽侧壁的二氧化硅，于1050℃～1150℃的O2气氛下生长氧化层142，即形成实施2所述结构。
进一步地，隔离介质层2、介质层141、栅介质层142的材料可以采用同种材料也可以采用不同种材料组合。
根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的介质材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (8)
1.一种横向沟槽型绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底区(1)、隔离介质层(2)、第一导电类型半导体漂移区(3)；第一导电类型半导体漂移区(3)的顶层一侧设置有第一导电类型半导体缓冲区(4)，第一导电类型半导体缓冲区(4)内部设置有第二导电类型半导体集电区(5)，第二导电类型半导体集电区(5)上表面设置有第一金属化集电极(6)；相对于第一导电类型半导体缓冲区(4)的另一侧设有第一导电类型半导体电荷存储区(7)；第一导电类型半导体电荷存储区(7)的顶层设置有第二导电类型半导体基区(8)；第二导电类型半导体基区(8)上侧设置有相互接触的第二导电类型半导体发射区(9)和第一导电类型半导体发射区(10)，其中第一导电类型半导体发射区(10)位于靠近第一导电类型半导体缓冲区(4)的一侧；第二导电类型半导体发射区(9)和第一导电类型半导体发射区(10)的上表面设置有第一金属化发射极(11)；其特征在于：
所述第一导电类型半导体发射区(10)远离第二导电类型半导体发射区(9)的一侧设置有沟槽结构，该沟槽结构与第二导电类型半导体基区(8)和第一导电类型半导体电荷存储区(7)接触，沟槽结构包括第二发射极(12)和设置在第二发射极(12)侧壁和底壁的第一栅介质层(141)、第一栅电极(13)和设置在第一栅电极(13)侧壁的第二栅介质层(142)，第一栅电极(13)与第二发射极(12)以第二栅介质层(142)隔离且第一栅电极(13)位于靠近第一导电类型半导体发射区(10)的一侧，第一栅介质层(141)与第一导电类型半导体漂移区(3)接触；第二栅介质层(142)的厚度小于第一栅介质层(141)；第一栅电极(13)的深度小于等于第二发射极(12)的深度；第一导电类型半导体电荷存储区(7)垂直方向与隔离介质层(2)相接触；第一导电类型半导体电荷存储区(7)掺杂浓度高于漂移区(3)的掺杂浓度。
2.根据权利要求1所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：所述第一栅电极(13)与第二栅介质层(142)横向延伸到第二发射极(12)内部，即第一栅电极(13)与第二栅介质层(142)向第二发射极(12)一侧横向延伸，两者边界均不超过第二发射极(12)靠近第一导电类型半导体缓冲区(4)一侧的边界。
3.根据权利要求1或2所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：所述第一栅介质层(141)靠近第一导电类型半导体缓冲区(4)的一侧设置有第二导电类型的半导体埋层区(15)，所述埋层区(15)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度，所述埋层区(15)下界面位置高于或等于第一栅介质层(141)的下界面位置。
4.根据权利要求3所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：所述第一栅介质层(141)与第二导电类型的半导体埋层区(15)之间设置有第一导电类型半导体掺杂区(25)，第一导电类型半导体述掺杂区(25)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度；所述第一导电类型半导体述掺杂区(25)下界面位置高于或等于第一栅介质层(141)的下界面位置并且与第一栅介质层(141)相接触。
5.根据权利要求1或2所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：所述第一导电类型半导体漂移区(3)靠近第一栅介质层(141)的一侧顶部设置第二导电类型半导体掺杂区(16)；第二导电类型半导体掺杂区(16)上方设置第二隔离介质层(21)；第二隔离介质层(21)与第一栅介质层(141)、第二发射极(12)和第二导电类型半导体掺杂区(16)相接触；第二隔离介质层(21)上方设置相互接触的第二导电类型掺杂区(19)和第一导电类型掺杂区(20)；第一导电类型掺杂区(20)的另一侧设置第三金属化发射极(18)；第三金属化发射极(18)与第一导电类型掺杂区(20)和第二发射极(12)接触；第二导电类型掺杂区(19)的另一侧设置第二金属化发射极(17)；第二金属化发射极(17)与第二导电类型掺杂区(19)和第二导电类型半导体掺杂区(16)接触；第二导电类型半导体掺杂区(16)与第二金属化发射极(17)形成欧姆接触。
6.根据权利要求1或2所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：所述第一导电类型半导体漂移区(3)靠近第一栅介质层(141)的一侧顶部设置第二导电类型半导体掺杂区(16)；第二导电类型半导体掺杂区(16)上方设置第四金属化发射极(24)，并与其形成欧姆接触；在第一导电类型半导体漂移区(3)设置包裹第二导电类型半导体掺杂区(16)的第一导电类型半导体掺杂区(23)；在第一导电类型半导体漂移区(3)设置包裹第一导电类型半导体掺杂区(23)的第二导电类型半导体掺杂区(22)；第二导电类型半导体掺杂区(22)的掺杂浓度高于第一导电类型半导体漂移区(3)。
7.根据权利要求1所述的一种横向沟槽型绝缘栅双极晶体管，其特征在于：第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
8.一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区(1)、介质层为隔离介质层(2)，顶层为第一导电类型半导体漂移区(3)的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层(7)；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层(15)上注入第二导电类型杂质并退火，形成第二导电类型半导体基区(8)；在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区(4)。
步骤4：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤5：通过氧化、淀积和刻蚀工艺形成第一沟槽结构，包括隔离介质层(141)和第二发射极(12)；
步骤6：在器件表面淀积低应力保护层；
步骤7：通过光刻和刻蚀工艺在隔离介质层(141)内形成沟槽；
步骤8：通过淀积和刻蚀工艺形成第二沟槽结构，包括隔离介质层(142)和第一栅电极(13)；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区(8)上方形成第一导电类型半导体发射区(10)，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区(10)并排设置的第二导电类型半导体发射区(9)；
步骤11：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区(4)上方形成第二导电类型半导体集电区(5)，并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区(10)和第二导电类型半导体发射区(9)上表面形成发射极金属(11)；在第二导电类型半导体集电区(5)上表面形成集电极金属(6)。
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