CN107275406A - 一种碳化硅TrenchMOS器件及其制作方法 - Google Patents

一种碳化硅TrenchMOS器件及其制作方法 Download PDF

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Abstract

本发明公开了碳化硅Trench MOS器件及其制作方法，属于功率半导体技术领域。本发明通过在外延层内部增设凸型多晶硅区，并在凸型多晶硅区的凹槽内设置两个独立的沟槽栅，进而使得多晶硅层与外延层形成Si/SiC异质结。相比直接利用碳化硅Trench MOS的寄生碳化硅二极管，本发明显著降低了器件二极管应用时的结压降，且较大的异质结结面积改善了器件导通特性；本发明基于凸型多晶硅区的电荷屏蔽作用，减小了其栅‑漏电容和栅‑漏与栅‑源电容的比值，显著提高了器件的性能和可靠性；本发明器件为单极导电，故还具有较好的反向恢复性能同时兼具传统Trench MOS器件反向漏电低，击穿电压高和器件温度稳定性能好的优点，因此本发明在逆变电路、斩波电路等电路中具有广阔前景。

Description

一种碳化硅TrenchMOS器件及其制作方法
技术领域
本发明属于功率半导体技术领域，具体涉及一种碳化硅Trench MOS器件及其制作方法。
背景技术
在全球温室效应渐严重、节能减排呼声愈发高涨的今天，小到家用电器、电动汽车，大到工业生产、机车牵引中的电能变换问题显得尤为重要，为提高电能使用效率，电力电子领域的科研人员对电力系统的优化和改善迫在眉睫。
功率器件是现代电力系统的核心。由于传统的硅基功率器件的性能已经十分接近硅材料极限，很难使其性能实现大幅度提升。为了满足更广阔的电力电子系统的应用需求，亟需代替传统硅材料的新的材料。
宽禁带半导体材料具有比硅材料更佳吸引人的优异性能。因此，例如：以碳化硅(SiC)和氮化镓(GaN)为代表的宽禁带半导体材料成为功率器件技术领域的新宠。与传统硅材料相比，碳化硅材料具有较大的禁带宽度、高热导率、高电子饱和漂移速度及高临界击穿电场，使得其在高温高压、强辐射以及大功率应用领域具有非常广阔的应用前景。此外，相比于其它宽禁带半导体材料，碳化硅材料在热氧化条件下生成SiO2和CO2。而在高温下CO2是气体，故反应过程中C元素是通过气体的形式析出，因而碳化硅材料热氧化能获得高质量的SiO2。从器件发展历史来看，SiO2质量的优劣对场效应晶体管的决定性意义是不言而喻的。
现有技术中，碳化硅Trench MOS器件凭借其高热导率、高临界击穿电场、抗辐射性能极佳以及高电子饱和速度等特点，在逆变电路、斩波电路等电路中得到了广泛的应用。碳化硅Trench MOS器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，通常有以下两种方式：其一为：直接使用器件Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管；所形成碳化硅PN结具有约为3V的结压降，若直接利用该PIN二极管，则将导致较大的正向导通压降、功率损耗以及较低的电路应用效率，这不仅导致了器件发热引发的可靠性问题，同时对于能源资源的浪费也应被引起重视；其二是在器件外部反并联一个快恢复二极管(FRD)使用，然而该方法引起系统成本的上升、体积的增大以及金属连线增加后可靠性降低等问题，使得碳化硅Trench MOS器件在传统逆变电路、斩波电路等应用中的推广受到了一定的阻碍。
综上所述，如何实现碳化硅Trench MOS器件在逆变电路、斩波电路等电路中广泛应用，并解决现有应用所存在的功率损耗高、工作效率低，系统成本高等问题，成为了本领域技术人员亟需解决的问题。
发明内容
为了克服现有技术的不足，本发明提供一种能够广泛应用于逆变电路、斩波电路等电路中的碳化硅Trench MOS器件。本发明通过在外延层内部增设凸型多晶硅区，并在凸型多晶硅区的凹槽内设置两个独立的沟槽栅，进而使得多晶硅层与外延层形成Si/SiC异质结；运用本发明碳化硅Trench MOS器件于上述电路中能够克服现有技术所存在的功率损耗高、工作效率低、生产成本高等问题。
为实现上述目的，一方面，本发明公开了一种碳化硅Trench MOS器件的技术方案，具体技术方案如下：
技术方案1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有呈凸型的P型多晶硅区11，所述P型多晶硅区11深度分别大于第一Pbase区4或者第二Pbase区41的深度，P型多晶硅区11分别通过金属电极12与两个金属源极1、1a连接；所述P型多晶硅区11两个凹槽内还分别具有第一Trench栅结构和第二Trench栅结构；所述第一Trench栅结构包括第一栅介质层10、设于第一栅介质层10内部的第一多晶硅栅9以及设于部分第一多晶硅栅9上表面的第一金属栅极8；所述第二Trench栅结构包括第二栅介质层101、设于第二栅介质层101内部的第二多晶硅栅91以及设于部分第二多晶硅栅91上表面的第二金属栅极81；各金属接触通过介质相互隔离形成左右对称的元胞结构。
技术方案2：
一种碳化硅Trench MOS器件，其元胞结构如图3和图5所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有呈凸型的P型多晶硅区11，所述P型多晶硅区11深度分别大于第一Pbase区4或者第二Pbase区41的深度，P型多晶硅区11分别通过金属电极12与两个金属源极1、1a连接；所述P型多晶硅区11的下方设有与之相接触的P+碳化硅区13或者介质层14；所述P型多晶硅区11两个凹槽内还分别具有第一Trench栅结构和第二Trench栅结构；所述第一Trench栅结构包括第一栅介质层10、设于第一栅介质层10内部的第一多晶硅栅9以及设于部分第一多晶硅栅9上表面的第一金属栅极8；所述第二Trench栅结构包括第二栅介质层101、设于第二栅介质层101内部的第二多晶硅栅91以及设于部分第二多晶硅栅91上表面的第二金属栅极81；各金属接触通过介质相互隔离形成左右对称的元胞结构。
进一步地，本技术方案中P+碳化硅区13或者介质层14的宽度与P型多晶硅区11的宽度相同。
进一步地，本技术方案中P+碳化硅区13的宽度大于P型多晶硅区11的宽度。
进一步地，本技术方案中器件表面具有连续或者不连续的沟槽，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列，进而改变P多晶硅区11的淀积密度。
技术方案3：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5，如图8所示；
第二步：采用离子注入工艺，在N-外延层5上方注入P型半导体杂质形成Pbase区，如图9所示；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端注入P型半导体杂质，分别形成第一P+接触区2和第二P+接触区21，如图10所示；
第四步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质，形成N+源区，通过高温退火激活上述注入的杂质，如图11所示；
第五步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽，进而得到左右对称的第一Pbase区4和第二Pbase区41以及左右对称的第一N+源区3和第二N+源区31；所述沟槽区在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；如图12所示；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区11，如图13所示；
第七步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区11两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层10和第二栅介质层101，如图14所示；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层10和第二栅介质层101表面形成第一多晶硅栅9和第二多晶硅栅91，如图15所示；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分第一多晶硅栅9上表面形成第一金属栅极8，在部分第二多晶硅栅91上表面形成第二金属栅极81；在部分P型多晶硅区11上表面形成金属电极12；减薄器件背部后，通过淀积一层金属形成漏极电极7，如图16所示，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成连续或者不连续分布的P型多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
技术方案4：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端注入P型半导体杂质，分别形成第一P+接触区2和第二P+接触区21；
第四步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质，形成N+源区；
第五步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽，进而得到左右对称的第一Pbase区4和第二Pbase区41以及左右对称的第一N+源区3和第二N+源区31；所述沟槽在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；
第六步：采用离子注入工艺，在沟槽底部进行P型杂质离子注入，进而形成位于沟槽底部下方P+碳化硅区13，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区11；
第八步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区11两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层10和第二栅介质层101；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层10和第二栅介质层101表面形成第一多晶硅栅9和第二多晶硅栅91；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分第一多晶硅栅9上表面形成第一金属栅极8，在部分第二多晶硅栅91上表面形成第二金属栅极81；在部分P型多晶硅区11上表面形成金属电极12，减薄器件背部后，通过淀积一层金属形成漏极电极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作P+碳化硅区13可以通过合适的工艺条件以及合适的掺杂剂，使得P+碳化硅区13的宽度均大于或者等于P型多晶硅区11的底部宽度。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成连续或者不连续分布的P型多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式
技术方案5：
9、一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽区，所述沟槽区在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；
第三步：采用离子注入工艺，在N-外延层5上层两端分别注入P型半导体杂质形成第一Pbase区4和第二Pbase区41；
第四步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端以及沟槽底部分别注入P型半导体杂质，形成第一P+接触区2、第二P+接触区21和P+碳化硅区13；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，通过高温退火激活上述注入的杂质；
第六步：采用热氧化或者淀积和刻蚀工艺，在沟槽底部热氧化或者淀积生成一层介质材料，刻蚀去除多余介质材料，制得介质层14；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区11；
第八步：采用淀积和刻蚀工艺，在P型多晶硅区11两个凹槽的底部及侧壁热氧化或者淀积
第九步：器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，分别形成第一多晶硅栅9和第二多晶硅栅91；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分第一多晶硅栅9上表面形成第一金属栅极8，在部分第二多晶硅栅91上表面形成第二金属栅极81；在部分P型多晶硅区11上表面形成金属电极12，减薄器件背部后，通过淀积一层金属形成漏极电极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作介质层14可以通过合适的工艺条件以及合适的掺杂剂，使得介质层14的宽度均大于或者等于P型多晶硅区11的底部宽度。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成连续或者不连续的P型多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式
技术方案6：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制作N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上层两端分别注入P型半导体杂质形成第一Pbase区4和第二Pbase区41；
第三步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽区，所述沟槽区在N-外延层5内部的深度大于后续工艺中形成的Pbase区在N-外延层5内部的深度；
第四步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端以及沟槽底部分别注入P型半导体杂质，形成第一P+接触区2、第二P+接触区21和P+碳化硅区13；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，通过高温退火激活上述注入的杂质；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区11；
第七步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区11两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层10和第二栅介质层101；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层10和第二栅介质层101表面形成第一多晶硅栅9和第二多晶硅栅91；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分第一多晶硅栅9上表面形成第一金属栅极8，在部分第二多晶硅栅91上表面形成第二金属栅极81；在部分P型多晶硅区11上表面形成金属电极12，减薄器件背部后，通过淀积一层金属形成漏极电极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作P+碳化硅区13可以通过合适的工艺条件以及合适的掺杂剂，使得P+碳化硅区13的宽度均大于或者等于P型多晶硅区11的底部宽度。
进一步地，本技术方案还包括采用不同掩膜板刻蚀器件表面，形成连续或者不连续的P型多晶硅区11排列；如方形排列，品字型排列、六角形排列，或原子晶格排列等各种排列方式。
另外，本发明所提出的技术方案不仅适用于碳化硅VDMOS器件，同时适用于碳化硅RC-IGBT器件，所述RC-IGBT器件将所述碳化硅VDMOS器件的N+衬底9替换为并行排列的P型集电区17和N型集电区18；进一步的，在N-外延层8与P型集电区17和N型集电区18之间还可具有一层N型场截止(FS)层19。
本发明的工作原理阐述如下：
鉴于通过外部反并联一个快恢复二极管(FRD)以及直接使用碳化硅Trench MOS器件的寄生二极管均存在不足，本发明通过在外延层内部增设凸型多晶硅区，并在凸型多晶硅区的凹槽内设置两个独立的沟槽栅，进而使得多晶硅层与外延层形成Si/SiC异质结，进而在器件内部集成了一个二极管。
当器件二极管正向导通时，金属阳极(即本发明器件的源极)加正电压，由于P型多晶硅与N型碳化硅或者N型多晶硅与P型碳化硅所形成异质结的结压降约为1V，而P+碳化硅与N型碳化硅外延层所形成碳化硅PN结的结压降约为3V，P型多晶硅与N型外延层形成的PN结因其较低的导通压降，先于碳化硅Trench MOS器件的寄生碳化硅PIN二极管(即Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管)导通；并且，本发明提出器件结构相对于寄生碳化硅PIN二极管而言具有更大的结面积，故对提高器件导通特性具有很大的裨益。同时，由于P型多晶硅与N型碳化硅所形成异质结的作用，二极管的导电为多子导电，并且具有低的正向导通压降，因此具有反向恢复时间短，反向恢复电荷少的优点，具有好的反向恢复特性和快的开关速度。
当反向耐压时，因P型多晶硅与N型碳化硅所形成异质结具有1.5eV左右的势垒高度，以及第一Pbase区和第二Pbase区、P+碳化硅区(或者介质层)提供的电场屏蔽作用，使得本发明提出的器件结构具有与传统Trench MOS相同的电压阻断能力和更低的反向漏电。同时，通过与源极相连的凸型多晶硅区的电荷屏蔽作用，本发明器件结构减小了器件的栅-漏电容和栅-漏与栅-源电容的比值，大大提高了器件MOS应用时的性能和可靠性。
根据本领域技术人员普通知识可知：本发明提供的碳化硅Trench MOS器件结构中各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为N型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为P型；衬底及外延层也可以为P型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为N型。此外，根据异质结物理的知识可知，通过调整外延层和多晶硅层的掺杂浓度，衬底及外延层为N型半导体材料时，多晶硅层掺杂类型也可以为N型，衬底及外延层为P型半导体材料时，多晶硅层掺杂类型也可以为P型。
本发明的有益效果是：
本发明提供在碳化硅Trench MOS器件的外延层内部增设凸型多晶硅区，并在凸型多晶硅区的凹槽内设置两个独立的沟槽栅，使得多晶硅层与外延层形成Si/SiC异质结，这一技术手段能够对于提升器件性能具有显著效果：
(1)本发明提出的一种碳化硅Trench MOS器件，相比直接使用Trench MOS寄生碳化硅二极管，通过在器件内集成二极管的技术手段降低了正向导通压降，故使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率；本发明提出器件结构的导电模式在二极管应用时，从碳化硅寄生二极管的双极导电(电导调制)转变为单极导电本发明形成异质结二极管正向导通时仅为电子导电，无空穴的注入)，因而相对于双极导电的寄生碳化硅二极管而言，其具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度。
(2)本发明提出的一种碳化硅Trench MOS器件，相比在器件外部反并联一个快恢复二极管(FRD)的应用方式，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。
(3)本发明提出的一种碳化硅Trench MOS器件，在反向耐压时由于本发明形成异质结具有1.5eV左右的电子势垒高度，使得器件在很大的一个温度区间内，性能受到影响不大，故而本发明具有温度稳定性高的特点。
(4)本发明提出的一种碳化硅Trench MOS器件，P+碳化硅区或介质层的引入能够调节了P型多晶硅区及沟槽栅附近的电场，从而使本发明器件结构具有比传统碳化硅Trench MOS器件更优的高阻断电压能力。
附图说明
图1是传统碳化硅Trench MOS器件元胞结构示意图；
图2是本发明提供的一种碳化硅Trench MOS器件基本元胞结构示意图；
图3是本发明提供的一种碳化硅Trench MOS器件第一衍生结构的元胞结构示意图；
图4是本发明提供的一种碳化硅Trench MOS器件第二衍生结构的元胞结构示意图；
图5是本发明提供的一种碳化硅Trench MOS器件第三衍生结构的元胞结构示意图；
图6是本发明提供的一种碳化硅Trench MOS器件基本元胞结构俯视示意图；
图7是本发明提供的一种碳化硅Trench MOS器件第四衍生结构的元胞结构俯视示意图；
图8是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N+衬底上形成N-碳化硅外延层后形成的结构示意图；
图9是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N-外延层上通过光刻和离子注入形成Pbase区后形成的结构示意图；
图10是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成P+接触区后形成的结构示意图；
图11是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成N+源区后形成的结构示意图；
图12是本发明提供的一种碳化硅Trench MOS器件制作方法在器件表面刻蚀碳化硅形成沟槽后形成的结构示意图；
图13是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积工艺和刻蚀工艺形成P型多晶硅区后形成的结构示意图；
图14是本发明提供的一种碳化硅Trench MOS器件制作方法通过热氧化生长方式形成栅氧后形成的结构示意图；
图15是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀工艺形成多晶硅栅后形成的结构示意图；
图16是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀金属形成各金属接触后形成的结构示意图。
图中：1为第一金属源极，1a为第二金属源极，2为第一P+接触区，21为第二P+接触区，3为第一N+源区，31为第二N+源区，4为第一Pbase区，41为第二Pbase区，5为N-外延层，6为N+衬底，7为金属漏极，8为第一金属栅极，81为第二金属栅极，9为第一多晶硅栅，91为第二多晶硅栅，10为第一栅介质层，101为第二栅介质层，11为P型多晶硅区，12为金属电极，13为P+碳化硅区，14为介质层。
具体实施方式
以下结合附图，以一种650V的碳化硅Trench MOS器件的结构及其制作方法为例，详细描述本发明的技术方案。本实施例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有呈凸型的P型多晶硅区11，所述P型多晶硅区11深度分别大于第一Pbase区4或者第二Pbase区41的深度，P型多晶硅区11分别通过金属电极12与两个金属源极1、1a连接；所述P型多晶硅区11两个凹槽内还分别具有第一Trench栅结构和第二Trench栅结构；所述第一Trench栅结构包括第一栅介质层10、设于第一栅介质层10内部的第一多晶硅栅9以及设于部分第一多晶硅栅9上表面的第一金属栅极8；所述第二Trench栅结构包括第二栅介质层101、设于第二栅介质层101内部的第二多晶硅栅91以及设于部分第二多晶硅栅91上表面的第二金属栅极81；各金属接触通过介质相互隔离形成左右对称的元胞结构。
本实施例中：金属漏电极7、金属源电极1、1a以及金属栅极8的厚度均为0.5～6μm；N+衬底6的掺杂浓度为2×1018cm-3～1×1019cm-3，厚度为50～210μm；N-外延层5的掺杂浓度为1×1014cm-3～2×1016cm-3，厚度为5～18μm；Pbase区深度为1～1.5μm，掺杂浓度为2×e16～2×e17cm-3；P+接触区深度为0.2～0.5μm，掺杂浓度为5×e18～1×e20cm-3；N+源区深度为0.2～0.5μm，掺杂浓度为3×e18～8×e19cm-3；P型多晶硅区11的掺杂浓度为3×1018cm-3～1×1020cm-3，厚度为0.5～1μm，宽度为0.4～2μm，宽度为0.1～0.4μm；栅介质层10、101的厚度均为50～110nm；多晶硅栅9、91的厚度均为1.5～2.3μm，宽度为0.4～2μm。
实施例2：
本实施在实施例1的基础上，在P型多晶硅区11下方位置还设有与之相接触的P+碳化硅区13；所述P+碳化硅区13的宽度与P型多晶硅区11的宽度相同。
本实施例增设的P+碳化硅区13能够对P+多晶硅区11和MOS沟槽栅起到电场屏蔽作用，进而提高了器件耐压，并且对抑制反向漏电流具有一定的作用。
实施例3：
本实施在实施例1的基础上，在P型多晶硅区11下方位置还设有与之相接触的P+碳化硅区13；所述P+碳化硅区13的宽度大于P型多晶硅区11的宽度，所述P+碳化硅区13的宽度范围为1.0～2.6μm。
本实施例将P+碳化硅区13横向尺寸(即宽度)做大，相比实施例2具有能够对P+多晶硅区11和MOS沟槽栅起到更强的电场屏蔽作用，进一步提高了器件耐压，同时也进一步抑制了反向漏电流。
实施例4：
本实施在实施例1的基础上，在P型多晶硅区11下方位置还设有与之相接触的介质层14；本实施采用氧化层。
本实施例中介质层的作用与实施例2中P+碳化硅区13作用相同，能够对P+多晶硅区11和MOS沟槽栅起到电场屏蔽作用，进而提高了器件耐压，并且对抑制反向漏电流具有一定的作用。
实施例5：
本实施除了P型多晶硅区11在器件表面呈方形排列以外，其余结构均与实施例1相同。
实施例6：
本实施除了P型多晶硅区11在器件表面呈品字型排列以外，其余结构均与实施例1相同。
实施例7：
本实施除了P型多晶硅区11在器件表面呈六角型排列以外，其余结构均与实施例1相同。
实施例8：
本实施除了P型多晶硅区11在器件表面呈原子晶格排列以外，其余结构均与实施例1相同。
实施例5至8的结构改进有助于增加沟槽侧壁与多晶硅形成Si/SIC异质结的结面积，结面积的提高有助于改善正向导通特性。
实施例9：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～210μm的碳化硅N+衬底6的硅面制作掺杂浓度为1×1014cm-3～2×1016cm-3，厚度为10～18μm的N-外延层5，如图8所示；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1～1.5μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区，如图9所示；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.2μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21，如图10所示；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层注入N型半导体杂质形成深度约为0.2μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的N+源区3、31，如图11所示；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用刻蚀工艺，在N-外延层上方刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm，如图12所示；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料层，经刻蚀形成呈凸型P型多晶硅区11，凸型状P型多晶硅区11的总厚度为1.5μm～2.3μm，台阶的高度为1.5～2μm，如图13所示；
第七步：采用热氧化或者淀积和刻蚀工艺，在P型多晶硅区11两个凹槽表面及凹槽侧壁分别生成一层厚度约为50～110nm的栅介质层10、101，刻蚀去除多余栅介质层，如图14所示；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层厚度约为1.5～2.3μm的P型多晶硅，刻蚀去除多余P型多晶硅，分别在两个凹槽内形成第一多晶硅栅9和第二多晶硅栅91，如图15所示；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8及金属电极12；减薄器件背部后，通过淀积一层金属形成厚度为0.4～2μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件，如图16所示。
实施例10：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～210μm的碳化硅N+衬底6的硅面制作掺杂浓度为1×1014cm-3～2×1016cm-3，厚度为10～18μm的N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1～1.5μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.2μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层注入N型半导体杂质形成深度约为0.2μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的N+源区3、31；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用刻蚀工艺，在N-外延层上方刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm；
第六步：采用离子注入工艺，在沟槽底部进行P型杂质离子注入，进而形成位于沟槽底部下方的P+碳化硅区13，P+碳化硅区13的掺杂浓度为4×1018cm-3～1×1019cm-3，厚度为0.2～1.0μm，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料层，经刻蚀形成呈凸型P型多晶硅区11，凸型状P型多晶硅区11的总厚度为1.5μm～2.3μm，台阶的高度为1.5～2μm；
第八步：采用热氧化或者淀积和刻蚀工艺，在P型多晶硅区11两个凹槽表面及凹槽侧壁分别生成一层厚度约为50～110nm的栅介质层10、101，刻蚀去除多余栅介质层；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层厚度约为1.5～2.3μm的P型多晶硅，刻蚀去除多余P型多晶硅，分别在两个凹槽内形成第一多晶硅栅9和第二多晶硅栅91，；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8及金属电极12；减薄器件背部后，通过淀积一层金属形成厚度为0.4～2μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
实施例11：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～210μm的碳化硅N+衬底6的硅面制作掺杂浓度为1×1014cm-3～2×1016cm-3，厚度为10～18μm的N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.4μm；
第三步：采用离子注入工艺，400℃～600℃下，在N-外延层5上层注入硼离子或者铝离子，形成深度均为1～1.5μm，掺杂浓度均为3×e16～2×e17cm-3的第一Pbase区4和第二Pbase区41；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两端及沟槽底部分别注入P型半导体杂质，形成深度约为0.2μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的第一P+接触区2、和第二P+接触区21以及掺杂浓度为4×1018cm-3～1×1019cm-3，厚度为0.2～1.0μm的P+碳化硅区13；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，两个N+源区3、31的深度约为0.2μm～0.5μm，掺杂浓度均为3×e18～8×e19cm-3，通过高温退火激活上述注入的杂质；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料层，经刻蚀形成呈凸型P型多晶硅区11，凸型状P型多晶硅区11的总厚度为1.5μm～2.3μm，台阶的高度为1.5～2μm；
第七步：采用热氧化或者淀积和刻蚀工艺，在P型多晶硅区11两个凹槽表面及凹槽侧壁分别生成一层厚度约为50～110nm的栅介质层10、101，刻蚀去除多余栅介质层；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层厚度约为1.5～2.3μm的P型多晶硅，刻蚀去除多余P型多晶硅，分别在两个凹槽内形成第一多晶硅栅9和第二多晶硅栅91，；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8及金属电极12；减薄器件背部后，通过淀积一层金属形成厚度为0.4～2μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
实施例12：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～210μm的碳化硅N+衬底6的硅面制作掺杂浓度为1×1014cm-3～2×1016cm-3，厚度为10～18μm的N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易，同时，高掺杂的衬底，与金属接触时形成良好的欧姆接触；
第二步：采用离子注入工艺，400℃～600℃下，在N-外延层5上层注入硼离子或者铝离子，形成深度均为1～1.5μm，掺杂浓度均为3×e16～2×e17cm-3的第一Pbase区4和第二Pbase区41；
第三步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽区，刻蚀所得沟槽区的深度约为1.7μm～3.4μm；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两端及沟槽底部分别注入P型半导体杂质，形成深度约为0.2μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的第一P+接触区2、和第二P+接触区21以及掺杂浓度为4×1018cm-3～1×1019cm-3，厚度为0.2～1.0μm的P+碳化硅区13；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41上层分别注入N型半导体杂质，形成与两个P+接触区2、21独立的第一N+源区3和第二N+源区31，两个N+源区3、31的深度约为0.2μm～0.5μm，掺杂浓度均为3×e18～8×e19cm-3，通过高温退火激活上述注入的杂质；
第六步：采用热氧化或者淀积和刻蚀工艺，在沟槽底部热氧化或者淀积一层介质材料，刻蚀去除多余介质材料，形成介质层14；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料层，经刻蚀形成呈凸型P型多晶硅区11，凸型状P型多晶硅区11的总厚度为1.5μm～2.3μm，台阶的高度为1.5～2μm；
第八步：采用淀积和刻蚀工艺，在P型多晶硅区11两个凹槽表面及凹槽侧壁分别生成一层厚度约为50～110nm的栅介质材料，刻蚀去除多余栅介质材料，分别形成第一栅介质层10和第二栅介质层101，
第九步：在器件表面淀积一层厚度约为1.5～2.3μm的P型多晶硅材料，刻蚀去除多余P型多晶硅材料，分别形成被的第一栅介质层10和第二栅介质层101包围的第一多晶硅栅9和第二多晶硅栅91，；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～6μm的源极电极1、1a、金属栅极8及金属电极12；减薄器件背部后，通过淀积一层金属形成厚度为0.4～2μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
根据本领域技术人员常识可知：.所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。本发明不仅能够采用P型多晶硅材料实现N沟道器件制作，也采用N型多晶硅材料实现P沟道器件的制作；本发明栅介质层材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种碳化硅Trench MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(7)、N+衬底(6)及N-外延层(5)；所述N-外延层(5)上层一端具有第一Pbase区(4)，所述N-外延层(5)上层另一端具有第二Pbase区(41)；所述第一Pbase区(4)中具有相互独立的第一N+源区(3)和第一P+接触区(2)；所述第二Pbase区(41)中具有相互独立的第二N+源区(31)和第二P+接触区(21)；所述第一P+接触区(2)和第一N+源区(3)的上表面具有第一金属源电极(1)；所述第二P+接触区(21)和第二N+源区(31)的上表面具有第二金属源电极(1a)；其特征在于：在两个Pbase区(4、41)中间位置下方的N-外延层(5)内具有呈凸型的P型多晶硅区(11)，所述P型多晶硅区(11)深度分别大于第一Pbase区(4)或者第二Pbase区(41)的深度，P型多晶硅区(11)分别通过金属电极(12)与两个金属源极(1、1a)连接；所述P型多晶硅区(11)两个凹槽内还分别具有第一Trench栅结构和第二Trench栅结构；所述第一Trench栅结构包括第一栅介质层(10)、设于第一栅介质层(10)内部的第一多晶硅栅(9)以及设于部分第一多晶硅栅(9)上表面的第一金属栅极(8)；所述第二Trench栅结构包括第二栅介质层(101)、设于第二栅介质层(101)内部的第二多晶硅栅(91)以及设于部分第二多晶硅栅(91)上表面的第二金属栅极(81)；各金属接触通过介质相互隔离形成左右对称的元胞结构。
2.一种碳化硅Trench MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(7)、N+衬底(6)及N-外延层(5)；所述N-外延层(5)上层一端具有第一Pbase区(4)，所述N-外延层(5)上层另一端具有第二Pbase区(41)；所述第一Pbase区(4)中具有相互独立的第一N+源区(3)和第一P+接触区(2)；所述第二Pbase区(41)中具有相互独立的第二N+源区(31)和第二P+接触区(21)；所述第一P+接触区(2)和第一N+源区(3)的上表面具有第一金属源电极(1)；所述第二P+接触区(21)和第二N+源区(31)的上表面具有第二金属源电极(1a)；其特征在于：在两个Pbase区(4、41)中间位置下方的N-外延层(5)内具有呈凸型的P型多晶硅区(11)，所述P型多晶硅区(11)深度分别大于第一Pbase区(4)或者第二Pbase区(41)的深度，P型多晶硅区(11)分别通过金属电极(12)与两个金属源极(1、1a)连接；所述P型多晶硅区(11)的下方设有与之相接触的P+碳化硅区(13)或者介质层(14)；所述P型多晶硅区(11)两个凹槽内还分别具有第一Trench栅结构和第二Trench栅结构；所述第一Trench栅结构包括第一栅介质层(10)、设于第一栅介质层(10)内部的第一多晶硅栅(9)以及设于部分第一多晶硅栅(9)上表面的第一金属栅极(8)；所述第二Trench栅结构包括第二栅介质层(101)、设于第二栅介质层(101)内部的第二多晶硅栅(91)以及设于部分第二多晶硅栅(91)上表面的第二金属栅极(81)；各金属接触通过介质相互隔离形成左右对称的元胞结构。
3.根据权利要求2所述的一种碳化硅Trench MOS器件，其特征在于，P+碳化硅区(13)或者介质层(14)的宽度大于或者等于P型多晶硅区(11)的底部宽度。
4.根据权利要求1至3任一项所述的一种碳化硅Trench MOS器件，其特征在于，器件表面具有连续或者不连续的沟槽，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列。
5.根据权利要求4所述的一种碳化硅Trench MOS器件，其特征在于，上述各结构层的掺杂类型互换。
6.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端注入P型半导体杂质，分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的Pbase区上层注入N型半导体杂质，形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽，进而得到左右对称的第一Pbase区(4)和第二Pbase区(41)以及左右对称的第一N+源区(3)和第二N+源区(31)；所述沟槽在N-外延层(5)内部的深度大于Pbase区在N-外延层(5)内部的深度；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区(11)；
第七步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区(11)两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层(10)和第二栅介质层(101)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层(10)和第二栅介质层(101)表面形成第一多晶硅栅(9)和第二多晶硅栅(91)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分第一多晶硅栅(9)上表面形成第一金属栅极(8)，在部分第二多晶硅栅(91)上表面形成第二金属栅极(81)；在部分P型多晶硅区(11)上表面形成金属电极(12)；减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
7.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端注入P型半导体杂质，分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的Pbase区上层注入N型半导体杂质，形成N+源区；
第五步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽，进而得到左右对称的第一Pbase区(4)和第二Pbase区(41)以及左右对称的第一N+源区(3)和第二N+源区(31)；所述沟槽在N-外延层(5)内部的深度大于Pbase区在N-外延层(5)内部的深度；
第六步：采用离子注入工艺，在沟槽底部进行P型杂质离子注入，进而形成位于沟槽底部下方P+碳化硅区(13)，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区(11)；
第八步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区(11)两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层(10)和第二栅介质层(101)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层(10)和第二栅介质层(101)表面形成第一多晶硅栅(9)和第二多晶硅栅(91)；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分第一多晶硅栅(9)上表面形成第一金属栅极(8)，在部分第二多晶硅栅(91)上表面形成第二金属栅极(81)；在部分P型多晶硅区(11)上表面形成金属电极(12)，减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
8.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上方注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端注入P型半导体杂质，分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的Pbase区上层注入N型半导体杂质，形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽，进而得到左右对称的第一Pbase区(4)和第二Pbase区(41)以及左右对称的第一N+源区(3)和第二N+源区(31)；所述沟槽在N-外延层(5)内部的深度大于Pbase区在N-外延层(5)内部的深度；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区(11)；
第七步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区(11)上表面及沟槽区两侧生成介质层(14)；
第八步：采用热氧化或者淀积和刻蚀工艺，在P+多晶硅区(11)两凹槽的底面及侧壁热氧化或者淀积生成一层栅介质材料，刻蚀去除多余栅介质材料，制得第一栅介质层(10)和第二栅介质层(101)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅，刻蚀去除多余P型多晶硅材料，分别在第一栅介质层(10)和第二栅介质层(101)表面形成第一多晶硅栅(9)和第二多晶硅栅(91)；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分第一多晶硅栅(9)上表面形成第一金属栅极(8)，在部分第二多晶硅栅(91)上表面形成第二金属栅极(81)；在部分P型多晶硅区(11)上表面形成金属电极(12)，减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
9.一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制作N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上层两端分别注入P型半导体杂质形成第一Pbase区(4)和第二Pbase区(41)；
第三步：采用刻蚀工艺，在N-外延层上方中间位置刻蚀出沟槽区，所述沟槽区在N-外延层(5)内部的深度大于Pbase区在N-外延层(5)内部的深度；
第四步：采用光刻和离子注入工艺，在第二步制得的Pbase区上层两端以及沟槽底部分别注入P型半导体杂质，形成第一P+接触区(2)、第二P+接触区(21)和P+碳化硅区(13)；
第五步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的第一Pbase区(4)和第二Pbase区(41)上层分别注入N型半导体杂质，形成与两个P+接触区(2、21)独立的第一N+源区(3)和第二N+源区(31)，通过高温退火激活上述注入的杂质；
第六步：采用热氧化或者淀积和刻蚀工艺，在沟槽底部热氧化或者淀积生成一层介质材料，刻蚀去除多余介质材料，制得介质层(14)；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P+多晶硅，刻蚀去除多余P+多晶硅，形成呈“凸”状的P型多晶硅区(11)；
第八步：采用淀积和刻蚀工艺，在P型多晶硅区(11)两个凹槽的底部及侧壁热氧化或者淀积
第九步：器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，分别形成第一多晶硅栅(9)和第二多晶硅栅(91)；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分第一多晶硅栅(9)上表面形成第一金属栅极(8)，在部分第二多晶硅栅(91)上表面形成第二金属栅极(81)；在部分P型多晶硅区(11)上表面形成金属电极(12)，减薄器件背部后，通过淀积一层金属形成漏极电极(7)，最终制得碳化硅Trench MOS器件。
10.根据权利要求6至9任一项所述的一种碳化硅Trench MOS器件的制作方法，其特征在于，在外延层内刻蚀沟槽制作P型多晶硅区，通过采用不同掩膜板刻蚀，形成连续或者不连续的P型多晶硅区(11)排列。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273439A (zh) * 2018-09-14 2019-01-25 深圳市心版图科技有限公司 一种功率器件保护芯片及其制作方法
CN109768090A (zh) * 2019-02-20 2019-05-17 重庆大学 一种具有内嵌异质结二极管自保护的碳化硅槽型场氧功率mos器件
CN111697077A (zh) * 2020-06-18 2020-09-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法
CN113140636A (zh) * 2021-04-20 2021-07-20 重庆邮电大学 一种沟槽门型叠栅SiC MOSFET器件
CN113990922A (zh) * 2021-10-18 2022-01-28 深圳市威兆半导体有限公司 一种半导体纵向器件及其生产方法
CN116053316A (zh) * 2023-04-03 2023-05-02 北京昕感科技有限责任公司 混合栅型SiC MOSFET元胞结构、器件及制备方法
CN117410344A (zh) * 2023-11-24 2024-01-16 安建科技(深圳)有限公司 一种π型沟槽栅碳化硅MOSFET器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493208A (zh) * 2011-04-19 2014-01-01 日产自动车株式会社 半导体装置及其制造方法
WO2014178262A1 (ja) * 2013-04-30 2014-11-06 日産自動車株式会社 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493208A (zh) * 2011-04-19 2014-01-01 日产自动车株式会社 半导体装置及其制造方法
WO2014178262A1 (ja) * 2013-04-30 2014-11-06 日産自動車株式会社 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273439A (zh) * 2018-09-14 2019-01-25 深圳市心版图科技有限公司 一种功率器件保护芯片及其制作方法
CN109768090A (zh) * 2019-02-20 2019-05-17 重庆大学 一种具有内嵌异质结二极管自保护的碳化硅槽型场氧功率mos器件
CN111697077A (zh) * 2020-06-18 2020-09-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法
CN111697077B (zh) * 2020-06-18 2022-04-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法
CN113140636A (zh) * 2021-04-20 2021-07-20 重庆邮电大学 一种沟槽门型叠栅SiC MOSFET器件
CN113140636B (zh) * 2021-04-20 2023-02-28 重庆邮电大学 一种沟槽门型叠栅SiC MOSFET器件
CN113990922A (zh) * 2021-10-18 2022-01-28 深圳市威兆半导体有限公司 一种半导体纵向器件及其生产方法
CN113990922B (zh) * 2021-10-18 2023-12-08 深圳市威兆半导体股份有限公司 一种半导体纵向器件及其生产方法
CN116053316A (zh) * 2023-04-03 2023-05-02 北京昕感科技有限责任公司 混合栅型SiC MOSFET元胞结构、器件及制备方法
CN116053316B (zh) * 2023-04-03 2023-06-06 北京昕感科技有限责任公司 混合栅型SiC MOSFET元胞结构、器件及制备方法
CN117410344A (zh) * 2023-11-24 2024-01-16 安建科技(深圳)有限公司 一种π型沟槽栅碳化硅MOSFET器件及其制备方法

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