CN107275407B - 一种碳化硅vdmos器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种碳化硅VDMOS器件及其制作方法，属于功率半导体技术领域。本发明通过在传统碳化硅VDMOS器件的JFET区表面刻蚀沟槽，并在沟槽底部引入P型掺杂，同时在沟槽内形成多晶硅层，使得多晶硅层与沟槽侧壁接触形成Si/SiC异质结。本发明在器件内部集成了一个二极管，在二极管工作模式下具有导通压降低，开关速度快和反向恢复特性好的优点，在MOS工作模式时具有击穿电压高，栅极电容小和开关速度快的优点。本发明提出的器件结构优化了其在逆变电路、斩波电路等领域中的应用，并且具有工艺简单，与传统碳化硅VDMOS器件工艺兼容的优点。

Description

一种碳化硅VDMOS器件及其制作方法
技术领域
本发明属于功率半导体技术领域，具体涉及一种碳化硅VDMOS器件及其制作方法。
背景技术
进入21世纪以来，世界能源生产和消费仍以化石能源为主，化石能源在较长时期内仍然是人类生存和发展的能源基础。而化石能源终将枯竭，且易引发环境污染问题，而由此引发的环境与可持续发展问题是人类必须面对的难题。因此，作为重要的人类可利用能源的——电能，其效率的提升是应对世界能源问题的重要解决途径。
电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用的效率的高低，体现着电力系统的现代化程度。具体来说，电力系统主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中功率半导体器件起到了核心的作用。功率半导体器件性能的高低，决定着各种电力系统的性能。从某种程度上来说，功率半导体器件性能的优劣，也关乎节能减排效益的高低。
传统功率器件由硅基功率器件主导，主要以晶闸管、功率PIN器件、功率双极结型器件、肖特基势垒二极管、功率MOSFET以及绝缘栅场效应晶体管为主，在全功率范围内均得到了广泛的应用，以其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对其机理研究较为透彻，性能均已接近硅材料的理论极限，已经很难通过对硅基功率器件的设计和优化达到性能上的大幅度提升。
以碳化硅(SiC)和氮化镓(GaN)等为代表的宽禁带半导体材料，亦称下一代半导体材料，以其优异的材料特性引起了科研人员的注意。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，故碳化硅功率器件享有“带动新能源革命的绿色能源器件”的美名。
作为已成功商业化的碳化硅功率器件代表之一，碳化硅VDMOS器件具有高的阻断电压能力、低的导通电阻、快的开关速度、高的工作温度、散热能力以及好的抗辐射性能等优势，在电力电子电路中得到了广泛的应用。碳化硅VDMOS器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，通常有以下两种方式：其一为：直接使用器件Pbase、N-区与N+衬底形成的寄生PIN二极管；由于碳化硅PN结3V左右的结压降，若直接利用该PIN二极管，则将导致较大的正向导通压降、功率损耗以及较低的电路应用效率，这不仅导致了器件发热引发的可靠性问题，同时对于能源资源的浪费也应被引起重视；其二是在器件外部反并联一个快恢复二极管(FRD)使用，然而该方法引起系统成本的上升、体积的增大以及金属连线增加后可靠性降低等问题，不利于碳化硅VDMOS器件在传统逆变电路、斩波电路等应用中的推广。
综上所述，如何实现碳化硅VDMOS器件在逆变电路、斩波电路等电路中广泛应用，并解决现有应用所存在的功率损耗高、工作效率低，系统成本高等问题，成为了本领域技术人员亟需解决的问题。
发明内容
为了解决现有技术所存在的问题，本发明在碳化硅VDMOS器件的JFET区表面刻蚀沟槽，在沟槽底部引入高掺杂区或者介质层，在沟槽内部填充多晶硅层，进而在沟槽侧壁形成Si/SiC异质结，本发明通过在器件内部集成二极管的技术手段提供了一种能够广泛应用于逆变电路、斩波电路等电路的碳化硅VDMOS器件。
为实现上述目的，一方面，本发明公开了碳化硅VDMOS器件的技术方案，具体技术方案如下：
技术方案1：
一种碳化硅VDMOS器件，其元胞结构如图2所示，包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。
进一步地，本技术方案中P+多晶硅层12在N-外延层8内的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于P型碳化硅区13的厚度；所述P+多晶硅层12及其下P型碳化硅区13在元胞上左右对称设置。
进一步地，本技术方案中P型碳化硅区13的宽度大于P+多晶硅层12的宽度；所述P型碳化硅区13的宽度大于所述P型碳化硅区13在N-外延层8内的深度，如图4所示。
技术方案2：
一种碳化硅VDMOS器件，其元胞结构如图5所示包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；在N-外延层8内部且位于P+多晶硅层12两侧还具有第一P型碳化硅区131和第二P型碳化硅区132，并且第一P型碳化硅区131和第二P型碳化硅区132在N-外延层8内部的深度小于P+多晶硅层12在N-外延层8内部的深度；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。
进一步地，本技术方案中P+多晶硅层12的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于P型碳化硅区13的厚度；所述P+多晶硅层12及其下P型碳化硅区13在元胞上左右对称设置。
进一步地，本技术方案中P型碳化硅区13的宽度大于P+多晶硅层12的宽度；所述P型碳化硅区13的宽度大于所述P型碳化硅区13在N-外延层8内的深度。
技术方案3：
一种碳化硅VDMOS器件，其元胞结构如图6所示，包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；在P+多晶硅层12和P型碳化硅区13与第一Pbase区7之间还具有第一N型碳化硅区141；在P+多晶硅层12和P型碳化硅区13与第二Pbase区71之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离，最终制得左右对称的元胞结构。
进一步地，本技术方案中P+多晶硅层12的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于P型碳化硅区13的厚度；所述P+多晶硅层12及其下P型碳化硅区13在元胞上左右对称设置。
进一步地，本技术方案中P型碳化硅区13的宽度大于P+多晶硅层12的宽度；所述P型碳化硅区13的宽度大于所述P型碳化硅区13在N-外延层8内的深度。
进一步地，本技术方案中第一N型碳化硅区141和第二N型碳化硅区142的掺杂浓度大于所述N-外延层8的掺杂浓度。
技术方案4：
一种碳化硅VDMOS器件，其元胞结构如图7所示，包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；还包括P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P型碳化硅区13设于第一栅极结构与第二栅极结构之间JFET区的内部，所述P+多晶硅层12包括设于所述JFET区内部的部分和高于JFET区上表面的部分，高于JFET区上表面的P+多晶硅层12的两侧下表面与N-外延层8上表面之间还设有与上下表面接触的第一介质层161和第二介质层162，设于JFET区内部的P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。
进一步地，本技术方案中P+多晶硅层12的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于P型碳化硅区13的厚度；所述P+多晶硅层12及其下P型碳化硅区13在元胞上左右对称设置。
进一步地，本技术方案中P型碳化硅区13的宽度大于P+多晶硅层12的宽度；所述P型碳化硅区13的宽度大于所述P型碳化硅区13在N-外延层8内的深度。
进一步地，本技术方案中在P+多晶硅层12和P型碳化硅区13与第一Pbase区7之间还具有第一N型碳化硅区141；在P+多晶硅层12和P型碳化硅区13与第二Pbase区71之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度；
进一步地，本技术方案中第一N型碳化硅区141和第二N型碳化硅区142的掺杂浓度大于所述N-外延层8的掺杂浓度。
进一步地，本技术方案中在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第一P型碳化硅区171，在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第二P型碳化硅区172。
技术方案5：
一种碳化硅VDMOS器件，其元胞结构，包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第一P型碳化硅区171，在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第二P型碳化硅区172；还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。
进一步地，本技术方案中P+多晶硅层12的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于P型碳化硅区13的厚度；所述P+多晶硅层12及其下P型碳化硅区13在元胞上左右对称设置。
进一步地，本技术方案中P型碳化硅区13的宽度大于P+多晶硅层12的宽度；所述P型碳化硅区13的宽度大于所述P型碳化硅区13在N-外延层8内的深度。
进一步地，本技术方案中在N-外延层8内部且位于P+多晶硅层12两侧还具有第一P型碳化硅区131和第二P型碳化硅区132，并且第一P型碳化硅区131和第二P型碳化硅区132在N-外延层8内部的深度小于P+多晶硅层12在N-外延层8内部的深度。在P+多晶硅层12和P型碳化硅区13与第一Pbase区7之间还具有第一N型碳化硅区141；在P+多晶硅层12和P型碳化硅区13与第二Pbase区71之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度。
进一步地，本技术方案中在P+多晶硅层12和P型碳化硅区13与第一Pbase区7之间还具有第一N型碳化硅区141；在P+多晶硅层12和P型碳化硅区13与第二Pbase区71之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度；
进一步地，本技术方案中第一N型碳化硅区141和第二N型碳化硅区142的掺杂浓度大于所述N-外延层8的掺杂浓度。
技术方案6：
一种碳化硅VDMOS器件，其元胞结构如图2所示，包括：自下而上依次设置的金属漏电极10、N+衬底9及N-外延层8；所述N-外延层8上层一端具有第一Pbase区7，所述N-外延层8上层另一端具有第二Pbase区71；所述第一Pbase区7中具有相互独立的第一N+源区6和第一P+接触区5；所述第二Pbase区71中具有相互独立的第二N+源区61和第二P+接触区51；所述第一P+接触区5和部分第一N+源区6的上表面具有第一金属源电极3；所述第二P+接触区51和部分第二N+源区61的上表面具有第二金属源电极31；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区7上表面且左右两边分别与第一N+源区6部分上表面和N-外延层8部分上表面相接触；所述第一栅极结构包括第一栅介质层4、位于第一栅介质层4上表面的第一多晶硅栅2和位于第一多晶硅栅2上表面的第一栅电极1；所述第二栅极结构设于第二Pbase区71上表面且左右两边分别与第二N+源区61部分上表面和N-外延层8部分上表面相接触；所述第二栅极结构包括第二栅介质层41、位于第二栅介质层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的第二栅电极11；第一栅极结构与第二栅极结构之间JFET区的内部还具有介质层15及设于介质层15之上与之直接接触的P+多晶硅层12，所述P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及金属电极14分别与第一金属源电极3和第二金属源电极31连接；所述各金属接触之间以及P+多晶硅层12与两个多晶硅栅2、21通过介质相互隔离。
进一步地，本技术方案中P+多晶硅层12在N-外延层8内的深度大于P+多晶硅层12的宽度；所述P型多晶硅区12在N-外延层8内的深度大于介质层15的厚度；所述P+多晶硅层12及其下介质层15在元胞上左右对称设置。
进一步地，本技术方案中介质层15的宽度大于P+多晶硅层12的宽度；所述介质层15的宽度大于所述介质层15在N-外延层8内的深度。
进一步地，本技术方案中在N-外延层8内部且位于P+多晶硅层12两侧还具有第一P型碳化硅区131和第二P型碳化硅区132，并且第一P型碳化硅区131和第二P型碳化硅区132在N-外延层8内部的深度小于P+多晶硅层12在N-外延层8内部的深度。
进一步地，本技术方案中在P+多晶硅层12和介质层15与第一Pbase区7之间还具有第一N型碳化硅区141；在P+多晶硅层12和介质层15与第二Pbase区71之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于介质层15的深度。
进一步地，本技术方案中第一N型碳化硅区141和第二N型碳化硅区142的掺杂浓度大于所述N-外延层8的掺杂浓度。
进一步地，本技术方案中P+多晶硅层12包括设于所述JFET区内部的部分和高于JFET区上表面的部分，高于JFET区上表面的P+多晶硅层12的两侧下表面与N-外延层8上表面之间还设有与上下表面接触的第一介质层161和第二介质层162，
进一步地，本技术方案中在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第一P型碳化硅区171，在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第二P型碳化硅区172。
上述六个技术方案中，在器件表面刻蚀得到连续的沟槽，使得元胞排列为条形排列，最终得到器件的俯视图如图11所示。
上述六个技术方案中，在器件表面刻蚀得到不连续的沟槽，使得元胞排列为方形排列，品字型排列、六角形排列，或者原子晶格排列，元胞方形排列器件俯视图如图12所示。
根据本领域技术人员基本知识可知：本发明不局限于上述技术方案所提出的基本结构及其衍生结构，各衍生结构中技术手段之间存在着兼容性，结构之间可以共存并相互之间结合起来衍生出不同的组合结构方式，进而明显改善器件性能。这些技术方案是本领域技术人员没有创造性劳动就能够实现，应当在本发明的保护范围内，为了使叙述简洁，在此不再赘述。
另外，本发明所提出的技术方案不仅适用于碳化硅VDMOS器件，同时适用于在N-外延层8内还具有P型集电区17和N型集电区16的碳化硅RC-IGBT器件，如图9所示；在N-外延层8与P型集电区17和N型集电区16之间还可具有一层N型场截止FS层18，如图10所示。
另一方面，本发明公开了上述技术方案制作方法的技术方案，具体技术方案如下：
技术方案7：
一种碳化硅VDMOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底9上表面制得N-外延层8；
第二步：采用光刻和刻蚀工艺，在N-外延层8上表面中间位置刻蚀形成沟槽区，并在沟槽区P型半导体杂质形成掺杂类型为P型碳化硅区13；
第三步：采用光刻和离子注入工艺，在所述沟槽区两侧的N-外延层8上层的一端注入P型半导体杂质形成第一Pbase区7，在N-外延层8上层的另一端注入P型半导体杂质形成第二Pbase区71；
第四步：采用光刻和离子注入工艺，在第一Pbase区7上层注入P型半导体杂质形成第一P+接触区5，在第二Pbase区71上层注入P型半导体杂质形成第二P+接触区51；
第五步：采用光刻和离子注入工艺，在第一Pbase区7上层注入N型半导体杂质形成第一N+源区6，在第二Pbase区71上层注入N型半导体杂质形成第二N+源区61；所述第一P+接触区5和第一N+源区6相互独立，所述第二P+接触区51和第二N+源区61相互独立；然后通过高温退火激活注入的杂质；
第六步：采用氧化或者淀积以及刻蚀工艺，在器件上表面沟槽区两侧制作栅介质层在器件上表面生长栅介质层，刻蚀去除沟槽区上方及沟槽区两侧的栅介质层形成窗口，而后在器件表面沉积P+多晶硅层12，刻蚀去除多余多晶硅层及多余栅介质层，并使得P+多晶硅层与N-外延层8表面齐平，制得多晶硅栅2、21、栅介质层4、41及P+多晶硅层12，其中：第一栅氧化4层在第一Pbase区7上表面，并且其左右两侧分别与第一N+源区6部分上表面及N-外延层8部分上表面相接触，第二栅介质层41在第二Pbase区71上表面，并且其左右两侧分别与第一N+源区6部分上表面及N-外延层8部分上表面相接触，P+多晶硅层12位于第一栅介质层4与第二栅介质层41之间；
第七步：采用金属淀积和刻蚀工艺，在第一N+源区6和第一P+接触区5上表面生成第一金属源电极3；在第二N+源区61和第二P+接触区51上表面生成第二金属源电极31；在第一多晶硅栅2上表面生成第一金属栅电极1；在第二多晶硅栅21上表面生成第二金属栅电极11；将器件背面减薄淀积金属形成漏电极10；在P+多晶硅层12上表面形成金属电极13；金属电极13分别与第一金属电极3和第二金属源电极31相连；最终制得碳化硅VDMOS器件。
进一步地，本技术方案进行第六步工艺之前还包括：通过介质沉积和刻蚀工艺使得各金属结构之间以及P+多晶硅层12与两个多晶硅栅2、21之间采用介质隔离。
进一步地，本技术方案在第二步沟槽刻蚀工艺中，可以在在器件表面刻蚀得到连续或者不连续的沟槽，使得元胞排列为条形排列，方形排列，品字型排列、六角形排列，或者原子晶格排列。
进一步地，制作如技术方案2所述碳化硅VDMOS器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：在第六步工艺中淀积形成P+多晶硅层12后还包括：通过离子注入工艺在P+多晶硅层12两侧的N-外延层8内部制备第一P型碳化硅区131，在P+多晶硅层12两侧的N-外延层8内部制备第二P型碳化硅区132；并且第一P型碳化硅区131和第二P型碳化硅区132在N-外延层8内部的深度小于P+多晶硅层12在N-外延层8内部的深度。
进一步地，制作如技术方案3所述碳化硅VDMOS器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：在第六步工艺中淀积形成P+多晶硅层12后还包括：通过离子注入工艺在第一Pbase区7与P+多晶硅层12和P型碳化硅区13之间制备第一N型碳化硅区141，在所述第二Pbase区71与P+多晶硅层12和P型碳化硅区13之间制备第二N型碳化硅区142；并且使得第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度。
进一步地，制作如技术方案4所述碳化硅VDMOS器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：在第六步工艺中通过版图尺寸的改变，在刻蚀掉不需要的多晶硅层及其下的栅介质层时，使得保留的P+多晶硅层12的尺寸大于沟槽区的尺寸，即在所述P+多晶硅层12下方两侧分别还具有与N-外延层8相接触的第一介质层161和第二介质层162。本发明中第一介质层和第二介质层的材料不局限于栅介质层材料，根据本领域技术人员常识，可以采用现有沉积和刻蚀工艺制作其他材料的介质层
进一步地，制作如技术方案5所述碳化硅VDMOS器件的工艺与本发明技术方案5公开的工艺基本相同，主要区别在于：在第二步刻蚀形成沟槽区之前还包括：通过多步光刻和离子注入工艺，在N-外延层8内形成超结或者半超结结构，超结或者半超结结构的制作工艺已经是现有技术，在此不再赘述。
根据本领域技术人员普通知识可知：本发明提供的碳化硅功率VDMOS器件结构中，各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为N型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为P型；衬底及外延层也可以为P型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为N型。
本发明中使用的栅介质层和介质层材料可以是二氧化硅(SiO2)，也可以是任何合适的材料，例如：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料。
本发明的工作原理阐述如下：
功率VDMOS器件在逆变电路、斩波电路等应用中通常需要与二极管反并联使用，一般有以下两种方法能够实现：
1).直接使用其寄生PIN二极管，即Pbase区、N-漂移区与N+衬底所形成的PIN二极管。根据本领域普通知识可知：碳化硅PIN二极管的PN结导通压降约为3V左右，较高的导通压降导致了高的功率损耗以及慢的工作速度，这对于VDMOS器件在逆变电路、斩波电路等应用十分不利，另外，直接利用寄生碳化硅二极管易导致反向恢复特性差的问题；
2).采用与一个快恢复二极管(FRD)反并联的方式。该方式能够在一定程度上改善二极管的特性，但存在生产成本高、系统体积大以及可靠性低等不足。
而本发明结构在碳化硅VDMOS器件的JFET区表面淀积一层多晶硅，通过P型(N型)多晶硅中P型(N型)Si与碳化硅JFET区表面内N型(P型)SiC形成异质结在器件内部集成二极管。一方面，由于P型多晶硅与N型碳化硅或者N型多晶硅与P型碳化硅所形成异质结的结压降约为1V，与寄生碳化硅PN结的结压降约为3V相比，P型多晶硅与N型碳化硅所形成的异质结能够在较低的压降下导通，因此，通过本发明技术手段在器件内部集成二极管使得器件在实际应用中具有导通压降低的优点。另一方面，P型多晶硅与N型碳化硅形成异质结，在二极管正向导通时，由于异质结的作用仅为电子导电，无空穴的注入，二极管应用时的导电模式为多子导电(本发明形成异质结在正向导通时可认为无少子的注入)，使得反向恢复时间短，反向恢复电荷少的优点，因此，具有好的反向恢复特性；在反向耐压时，由于上述异质结具有约为1.5eV的电子势垒高度，并且第一Pbase区7和第二Pbase区71提供了电场屏蔽作用，使得本发明公开的器件结构具有与传统VDMOS器件相同的电压阻断能力以及低的反向漏电。同时，VDMOS器件在工作模式时，由于器件JFET区表面与源极相连的P型多晶硅结构的引入减小了VDMOS器件JFET区表面的栅极宽度，减小了栅极电容和栅极电荷，在不影响VDMOS器件其它特性的基础上，提高了VDMOS器件的开关速度，并减小了对驱动电路的要求。
根据本领域技术人员普通知识可知：本发明提供的碳化硅Trench MOS器件结构中各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为N型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为P型；衬底及外延层也可以为P型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为N型。此外，根据异质结物理的知识可知，通过调整外延层和多晶硅层的掺杂浓度，衬底及外延层为N型半导体材料时，多晶硅层掺杂类型也可以为N型，衬底及外延层为P型半导体材料时，多晶硅层掺杂类型也可以为P型。
本发明的有益效果是：
本发明提供在碳化硅VDMOS器件的JFET区表面淀积多晶硅使得多晶硅与外延层形成异质结，这一技术手段能够对于提升器件性能具有显著效果：
(1)本发明提出的一种碳化硅VDMOS器件，相比直接使用VDMOS寄生碳化硅二极管，通过在器件内集成二极管的技术手段降低了正向导通压降，故使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率。
(2)本发明提出器件结构的导电模式在二极管应用时，从碳化硅寄生二极管的双极导电(电导调制)转变为多子导电，因而使得器件在逆变电路、斩波电路等电能变换应用中具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度。
(3)本发明提出的一种碳化硅VDMOS器件，相比在碳化硅VDMOS器件外部反并联一个快恢复二极管(FRD)的应用方式，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。
(4)本发明提出的一种碳化硅VDMOS器件，在反向耐压时由于该异质结1.5eV左右的电子势垒高度，并且第一Pbase区7和第二Pbase区71提供的电场屏蔽作用，使得该结构具有与传统VDMOS器件相同的电压阻断能力以及低的反向漏电。
(5)本发明提出的一种碳化硅VDMOS器件，通过减小了JFET区表面的栅极宽度和栅极电荷，在不影响VDMOS器件其它特性的基础上，进一步提高了VDMOS器件的开关速度，并且减小了对驱动电路的要求。
附图说明
图1是传统碳化硅VDMOS器件元胞结构示意图；
图2是本发明提供的第一种碳化硅VDMOS器件元胞结构示意图；
图3是本发明提供的第二种碳化硅VDMOS器件元胞结构示意图；
图4是本发明提供的第三种碳化硅VDMOS器件元胞结构示意图；
图5是本发明提供的第四种碳化硅VDMOS器件元胞结构示意图；
图6是本发明提供的第五种碳化硅VDMOS器件元胞结构示意图；
图7是本发明提供的第六种碳化硅VDMOS器件元胞结构示意图；
图8是本发明提供的第七种碳化硅VDMOS器件元胞结构示意图；
图9是本发明提供的第一种碳化硅RC-IGBT器件元胞结构示意图；
图10是本发明提供的第二种碳化硅RC-IGBT器件元胞结构示意图；
图11本发明提供的碳化硅VDMOS器件元胞为条形排列时器件表面的俯视图；
图12本发明提供的碳化硅VDMOS器件元胞为方形排列时器件表面的俯视图；
图13是本发明提供的一种碳化硅VDMOS器件制作方法在碳化硅N+衬底上形成N-碳化硅外延层后形成的结构示意图；
图14是本发明提供的一种碳化硅VDMOS器件制作方法形成沟槽区及其底部P型碳化硅区后的结构示意图；
图15是本发明提供的一种碳化硅VDMOS器件制作方法在碳化硅N-外延层上通过光刻和离子注入形成Pbase区后的结构示意图；
图16是本发明提供的一种碳化硅VDMOS器件制作方法在碳化硅Pbase区中通过光刻和离子注入形成碳化硅P+基区后的结构示意图；
图17是本发明提供的一种碳化硅VDMOS器件制作方法在碳化硅Pbase区中通过光刻和离子注入形成碳化硅N+源区后的结构示意图；
图18是本发明提供的一种碳化硅VDMOS器件制作方法在器件表面形成栅介质层后，刻蚀掉JFET区中间位置上方部分栅介质层后的结构示意图；
图19是本发明提供的一种碳化硅VDMOS器件制作方法在器件表面淀积P+多晶硅层后的结构示意图；
图20是本发明提供的一种碳化硅VDMOS器件制作方法在形成金属接触后的结构示意图；
图中：1为第一栅电极，11为第二栅电极，2为第一多晶硅栅，21为第二多晶硅栅，3为第一源电极，31为第二源电极，4为第一栅介质层，41为第二栅介质层，5为第一P+接触区，51为第二P+接触区，6为第一N+源区，61为第二N+源区，7为第一Pbase区，71为第二Pbase区，8为N-外延层，9为N+衬底，10为漏电极，12为P+多晶硅层，13为P型碳化硅区，131为第一P型碳化硅区,132为第二P型碳化硅区，14为金属电极，141为第一N型碳化硅区，142为第二N型碳化硅区，15为介质层，16为N型碳化硅集电区，17为P型碳化硅集电区，18为N型碳化硅场截止层，161为第一介质层，162为第二介质层。
具体实施方式
以下结合说明书附图，以一种1700V的碳化硅VDMOS器件为例，详细描述本发明的技术方案，同时对本发明的原理和特性做进一步的说明。本实施例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
本发明提供的一种碳化硅VDMOS器件，其基本结构的元胞结构如图2所示。包括自下而上依次设置的厚度约为0.5～6μm的金属漏电极10、掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～200μm的N+衬底9及厚度为15～18μm、掺杂浓度约为1×1015cm-3～5×1016cm-3的N-外延层8；所述N-外延层8上方具有掺杂浓度为1×1017～7×1017cm-3、注入深度约为0.5～1μm的第一Pbase区7，其上层另一端具有相同参数的第二Pbase区71；所述第一Pbase区7中具有相互独立的掺杂浓度为1×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第一N+源区6和掺杂浓度约为3×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第一P+接触区5；所述第二Pbase区71中具有相互独立的掺杂浓度约为1×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第二N+源区61和掺杂浓度约为3×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第二P+接触区51；所述第一P+接触区5和部分第一N+源区6上表面具有厚度约为1～6μm的第一金属源电极3；所述第二P+接触区51和部分第二N+源区61上表面具有厚度约为1～6μm的第二金属源电极31；其特征在于：所述第一Pbase区7上表面以及第一N+源区6和N-外延层8的部分上表面还具有第一栅极结构，所属第一栅极结构在所述第一Pbase区7左右两边分别与第一N+源区6和N-外延层8表面相接触，所述第一栅极结构由第一栅氧化层4、位于第一栅氧化层4上方的第一多晶硅栅2和位于第一多晶硅栅2上表面的栅电极1构成；所述第二Pbase区71上表面以及N-外延层8和第二N+源区61的部分上表面还具有第二栅极结构，所述第二栅极结构在所述第二Pbase区71左右两边分别与N-外延层8和第二N+源区61表面相接触，所述第二栅极结构由第二栅氧化层41、位于第二栅氧化层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的栅电极11构成；栅氧化层4、41的厚度为0.02～0.2μm，多晶硅栅2、21的厚度为0.3～1μm、掺杂浓度为1×1017～5×1019cm-3，栅电极1、11的厚度为0.5～6μm，所述栅极结构与N+源区6、61接触的长度为0.1～0.5μm，所述栅极结构与N-外延层8接触的长度为0.1～3μm；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，本实施例中介质层15为P型碳化硅区13，所述P+多晶硅层12表面与两侧N-外延层8表面齐平，所述P+多晶硅层12与两侧JFET区N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12在N-外延层8内部的深度大于所述P+多晶硅层12的宽度；所述P+多晶硅层12在N-外延层8内部的深度也大于P型碳化硅区13的厚度；所述P型碳化硅区13的掺杂浓度为1×1017～5×1019cm-3；所述P+多晶硅层12的厚度为0.1～0.5μm、宽度为0.2～1μm、掺杂浓度为1×1018～5×1019cm-3，所述P+多晶硅层12与两个栅极结构之间的距离均为0.5～6μm；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及其上金属电极14分别与金属源电极3、31通过金属引线相连，所述金属电极13的厚度为0.5～6μm；所述各金属接触之间、P+多晶硅层与多晶硅栅之间通过BPSG或其它合适的介质相互隔离。
实施例2：
如图3所示，除了P型碳化硅区13替换为厚度0.02～0.50μm的介质层15以外，本实施例其余结构均与实施例1相同。与实施例1相比，介质层15能够对P+多晶硅层12起到电场屏蔽和保护作用，进而提高了器件的击穿电压和可靠性，减小反向漏电流。
实施例3：
如图4所示，除了P型碳化硅区13的宽度分别大于P+多晶硅层12的宽度和P型碳化硅区13在N-外延层8内的深度以外，本实施例其余结构均与实施例1相同。
与实施例1相比，本实施例进一步提高了P型碳化硅区13的电场屏蔽作用，进一步提高器件的击穿电压和可靠性，减小反向漏电流。
实施例4：
如图5所示，除了在N-外延层8内部且位于P+多晶硅层12两侧还具有第一P型碳化硅区131和第二P型碳化硅区132，并且第一P型碳化硅区131和第二P型碳化硅区132在N-外延层8内部的深度小于P型多晶硅区12在N-外延层8内部的深度之外，本实施例其余结构均与实施例3相同；
本实施例中P型碳化硅区131、132的掺杂浓度均为1×1017cm-3～1×1019cm-3，厚度为0.1～0.2μm。
与实施例3相比，P型碳化硅区131、132耗尽提供的电荷能够进一步提高了电场屏蔽作用，进而提高器件的击穿电压和可靠性，减小反向漏电流。
实施例5：
如图6所示，除了在第一Pbase区7与P+多晶硅层12和P型碳化硅区13之间还具有第一N型碳化硅区141；在所述第二Pbase区71与P+多晶硅层12和P型碳化硅区13之间还具有第二N型碳化硅区142；第一N型碳化硅区141和第二N型碳化硅区142的深度小于P型碳化硅区13的深度之外，本实施例其余结构均与实施例1相同；
本实施例中，N型碳化硅区141、142的掺杂浓度均大于所述N-外延层8的掺杂浓度，N型碳化硅区141、142在N-外延层8内部的深度小于P型碳化硅区13在N-外延层8内部的深度，具体地，N型碳化硅区141、142的掺杂浓度为1×1016～1×1017cm-3，厚度为0.2～1.5μm。
与实施例1相比，本实施例能够进一步减小JFET区的电阻，改善二极管模式和MOS工作模式的导通特性，改善导通电阻与击穿电压的折中关系。
实施例6：
本发明提供的一种碳化硅VDMOS器件，其基本结构的元胞结构如图7所示。包括自下而上依次设置的厚度约为0.5～6μm的金属漏电极10、掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～200μm的N+衬底9及厚度为15～18μm、掺杂浓度约为1×1015cm-3～5×1016cm-3的N-外延层8；所述N-外延层8上方具有掺杂浓度为1×1017～7×1017cm-3、注入深度约为0.5～1μm的第一Pbase区7，其上层另一端具有相同参数的第二Pbase区71；所述第一Pbase区7中具有相互独立的掺杂浓度为1×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第一N+源区6和掺杂浓度约为3×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第一P+接触区5；所述第二Pbase区71中具有相互独立的掺杂浓度约为1×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第二N+源区61和掺杂浓度约为3×1019～1×1020cm-3、注入深度约为0.3～0.5μm的第二P+接触区51；所述第一P+接触区5和部分第一N+源区6上表面具有厚度约为1～6μm的第一金属源电极3；所述第二P+接触区51和部分第二N+源区61上表面具有厚度约为1～6μm的第二金属源电极31；其特征在于：所述第一Pbase区7上表面以及第一N+源区6和N-外延层8的部分上表面还具有第一栅极结构，所属第一栅极结构在所述第一Pbase区7左右两边分别与第一N+源区6和N-外延层8表面相接触，所述第一栅极结构由第一栅氧化层4、位于第一栅氧化层4上方的第一多晶硅栅2和位于第一多晶硅栅2上表面的栅电极1构成；所述第二Pbase区71上表面以及N-外延层8和第二N+源区61的部分上表面还具有第二栅极结构，所述第二栅极结构在所述第二Pbase区71左右两边分别与N-外延层8和第二N+源区61表面相接触，所述第二栅极结构由第二栅氧化层41、位于第二栅氧化层41上表面的第二多晶硅栅21和位于第二多晶硅栅21上表面的栅电极11构成；栅氧化层4、41的厚度为0.02～0.2μm，多晶硅栅2、21的厚度为0.3～1μm、掺杂浓度为1×1017～5×1019cm-3，栅电极1、11的厚度为0.5～6μm，所述栅极结构与N+源区6、61接触的长度为0.1～0.5μm，所述栅极结构与N-外延层8接触的长度为0.1～3μm；还包括P型碳化硅区13及设于P型碳化硅区13之上与之直接接触的P+多晶硅层12，所述P型碳化硅区13设于第一栅极结构与第二栅极结构之间JFET区的内部，所述P+多晶硅层12包括设于所述JFET区内部的部分和高于JFET区上表面的部分，高于JFET区上表面的P+多晶硅层12的两侧下表面与N-外延层8上表面之间还设有与上下表面接触的第一介质层161和第二介质层162，设于JFET区内部的P+多晶硅层12与N-外延层8相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层12在N-外延层8内部的深度大于所述P+多晶硅层12的宽度；所述P+多晶硅层12在N-外延层8内部的深度也大于P型碳化硅区13的厚度；所述P型碳化硅区13的掺杂浓度为1×1017～5×1019cm-3；所述P+多晶硅层12的厚度为0.1～0.5μm、宽度为0.2～1μm、掺杂浓度为1×1018～5×1019cm-3，所述P+多晶硅层12与两个栅极结构之间的距离均为0.5～6μm；所述P+多晶硅层12上表面具有金属电极14，所述P+多晶硅层12及其上金属电极14分别与金属源电极3、31通过金属引线相连，所述金属电极13的厚度为0.5～6μm；所述各金属接触之间、P+多晶硅层与多晶硅栅之间通过BPSG或其它合适的介质相互隔离。
与实施例1相比，本实施例提出的器件结构中，在集成二极管正向导通时，第一介质层161和第二介质层162底部的N-外延层8中会形成电子积累层，从而进一步减小器件的正向导通压降。
实施例7：
如图8所示，除在N-外延8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第一P型碳化硅区17，在N-外延层8内且位于第一Pbase区7下方还具有形成超结或者半超结结构第二P型碳化硅区171，本实施例其余结构均与实施例5相同；
本实施例中超结或半超结结构的形成，能够进一步减小二极管应用和MOS应用时器件的漂移区电阻，进而减小器件的正向导通压降。
实施例8：
如图9所示，除了在N-外延层8内还具有P型集电区17和N型集电区16之外，本实施例其余结构均与实施例5相同。
实施例9：
如图10所示，除了在N-外延层8与P型集电区17和N型集电区16之间还具有一层N型场截止FS层18以外，本实施其余结构均与实施例8相同。
从实施例8和9可以看出：本发明不仅适用于碳化硅VDMOS器件，同时适用于在N-外延层8内还具有P型集电区17和N型集电区16的碳化硅RC-IGBT器件。
综上，本发明通过在碳化硅VDMOS器件的JFET区表面淀积一层多晶硅层，进而形成Si/SiC异质结，通过上述技术手段能够优化VDMOS器件在逆变电路、斩波电路等电能变换领域中的应用，具体如下文所述：
一、相对于直接使用VDMOS寄生碳化硅二极管，由于该Si/SiC异质结相比于碳化硅VDMOS器件的寄生碳化硅二极管具有较低的导通压降Si/SiC异质结导通压降约为1.2V，碳化硅PN结导通压降约为3V，使得Si/SiC异质结先于寄生二极管导通。这一点造就了本发明碳化硅VDMOS器件在逆变电路、斩波电路等应用中，具有较低的功率损耗、较快的工作速度以及较高的工作效率；同时，本发明器件的导电模式在二极管应用时由碳化硅寄生二极管的双极导电电导调制转变为多子导电本发明形成Si/SiC异质结正向导通时可认为无少子的注入，故本发明碳化硅VDMOS器件在逆变电路、斩波电路等应用中具有反向恢复时间短，反向恢复电荷少的特点，具有好的反向恢复特性和快的开关速度。
二、相对于碳化硅VDMOS器件外部反并联一个快恢复二极管FRD的应用方式，本发明碳化硅VDMOS器件直接在器件内部集成一个二极管使用；通过上述技术手段降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。
三、相对于碳化硅VDMOS器件本身的作用，本发明的一种碳化硅VDMOS器件，通过降低栅宽，减少了栅电容，而栅电容的减小有利于器件工作速度的提升。
实施例10：
一种碳化硅VDMOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3、厚度为300μm～500μm的碳化硅N+衬底9上表面制作掺杂浓度为1×1015cm-3～5×1016cm-3、厚度为15μm～18μm的N-外延层8，元胞宽度在10μm～20μm范围内，如图13所示；
第二步：采用光刻和刻蚀工艺，在N-外延层8上表面中间位置刻蚀形成沟槽区，沟槽的宽度为0.2～1μm，深度为0.5～2μm，并在沟槽底部注入P型半导体杂质形成P型碳化硅区13，P型碳化硅区13的掺杂浓度为1×1017cm-3～1×1019cm-3，厚度为0.1～0.5μm，宽度为0.2～1μm，如图14所示；
第三步：采用光刻和离子注入工艺，在200～600℃下采用离子注入工艺分别在N-外延层8上层左右两端注入P型半导体杂质Al离子或B离子，形成掺杂浓度为1×1017cm-3～7×1017cm-3、注入深度均约为0.5μm～1μm的两个Pbase区7、71、两个Pbase区7、71之间的JFET区宽度约为3μm～10μm，如图15所示；
第四步：在200～600℃下采用离子注入工艺在两个Pbase区7、71上层分别注入P型半导体杂质Al离子或者B离子，形成掺杂浓度为1×1019cm-3～1×1020cm-3、注入深度约为0.3μm～0.5μm的两个P+接触区5、51，如图16所示；
第五步：采用光刻和离子注入工艺，在200～600℃下采用离子注入工艺分别在两个Pbase区7、71上层注入N型半导体杂质P离子或者N离子，形成掺杂浓度为3×1019cm-3～1×1020cm-3、注入深度约为0.3μm～0.5μm的两个N+源区6、61；所述第一P+接触区5和第一N+源区6相互独立，所述第二P+接触区51和第二N+源区61相互独立；离子注入完成后，在1300～1700℃高温下进行高温退火，如图17所示；
第六步：采用氧化或淀积工艺，在器件表面生长厚度约为0.02μm～0.2μm的栅介质材料层，然后采用刻蚀工艺去除掉沟槽区上方及沟槽区两侧宽为0.5～3μm的栅介质材料层，在器件上表面形成两个相互独立的栅介质材料区，如图18所示；在器件表面淀积一层掺杂浓度为1×1017cm-3～5×1019cm-3，0.3μm～1μm厚的P型多晶硅层，然后通过刻蚀工艺刻蚀掉不需要的多晶硅层及其下的栅介质材料层，并使得P+多晶硅层与N-外延层8表面齐平，制得多晶硅栅2、21、栅介质层4、41及P+多晶硅层12，如图17所示，其中：第一栅氧化4层在第一Pbase区7上表面，并且其左右两侧分别与第一N+源区6部分上表面及N-外延层8部分上表面相接触，第二栅介质层41在第二Pbase区71上表面，并且其左右两侧分别与第一N+源区6部分上表面及N-外延层8部分上表面相接触，P+多晶硅层12位于第一栅介质层4与第二栅介质层41之间；
第七步：采用金属淀积和刻蚀工艺，在第一P+接触区5和部分第一N+源区6上表面生成第一金属源电极3；在第二P+接触区51和部分第二N+源区61上表面生成第二金属源电极31；在P+多晶硅层12上表面形成金属电极13，金属电极13通过金属引线分别与两个金属源电极3、31相连；在两个多晶硅栅2、21上相应生成金属栅电极1、11；对器件背面进行减薄后通过淀积形成漏电极10，器件中所有金属电极3、31、1、11、13、10的厚度约为0.5μm～6μm，如图12所示；最终制备获得的碳化硅VDMOS器件，所述结构沿元胞中线左右对称。
需要申明的是：所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。本领域工技术人员能够根据本领域基本知识，本发明不仅能够采用P型多晶硅材料实现N沟道器件制作，也采用N型多晶硅材料实现P沟道器件的制作；本发明栅介质层材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种碳化硅VDMOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(10)、N+衬底(9)及N-外延层(8)；所述N-外延层(8)上层一端具有第一Pbase区(7)，所述N-外延层(8)上层另一端具有第二Pbase区(71)；所述第一Pbase区(7)中具有相互独立的第一N+源区(6)和第一P+接触区(5)；所述第二Pbase区(71)中具有相互独立的第二N+源区(61)和第二P+接触区(51)；所述第一P+接触区(5)和部分第一N+源区(6)的上表面具有第一金属源电极(3)；所述第二P+接触区(51)和部分第二N+源区(61)的上表面具有第二金属源电极(31)；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区(7)上表面且左右两边分别与第一N+源区(6)部分上表面和N-外延层(8)部分上表面相接触；所述第一栅极结构包括第一栅介质层(4)、位于第一栅介质层(4)上表面的第一多晶硅栅(2)和位于第一多晶硅栅(2)上表面的第一栅电极(1)；所述第二栅极结构设于第二Pbase区(71)上表面且左右两边分别与第二N+源区(61)部分上表面和N-外延层(8)部分上表面相接触；所述第二栅极结构包括第二栅介质层(41)、位于第二栅介质层(41)上表面的第二多晶硅栅(21)和位于第二多晶硅栅(21)上表面的第二栅电极(11)；第一栅极结构与第二栅极结构之间JFET区的内部还具有P型碳化硅区(13)及设于P型碳化硅区(13)之上与之直接接触的P+多晶硅层(12)，所述P+多晶硅层(12)与N-外延层(8)相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层(12)上表面具有金属电极(14)，所述P+多晶硅层(12)及金属电极(14)与第一金属源电极(3)和第二金属源电极(31)连接；各金属接触之间以及P+多晶硅层(12)与两个多晶硅栅(2、21)通过介质相互隔离形成左右对称的元胞结构。
2.一种碳化硅VDMOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(10)、N+衬底(9)及N-外延层(8)；所述N-外延层(8)上层一端具有第一Pbase区(7)，所述N-外延层(8)上层另一端具有第二Pbase区(71)；所述第一Pbase区(7)中具有相互独立的第一N+源区(6)和第一P+接触区(5)；所述第二Pbase区(71)中具有相互独立的第二N+源区(61)和第二P+接触区(51)；所述第一P+接触区(5)和部分第一N+源区(6)的上表面具有第一金属源电极(3)；所述第二P+接触区(51)和部分第二N+源区(61)的上表面具有第二金属源电极(31)；其特征在于：还包括第一栅极结构和第二栅极结构，所述第一栅极结构设于第一Pbase区(7)上表面且左右两边分别与第一N+源区(6)部分上表面和N-外延层(8)部分上表面相接触；所述第一栅极结构包括第一栅介质层(4)、位于第一栅介质层(4)上表面的第一多晶硅栅(2)和位于第一多晶硅栅(2)上表面的第一栅电极(1)；所述第二栅极结构设于第二Pbase区(71)上表面且左右两边分别与第二N+源区(61)部分上表面和N-外延层(8)部分上表面相接触；所述第二栅极结构包括第二栅介质层(41)、位于第二栅介质层(41)上表面的第二多晶硅栅(21)和位于第二多晶硅栅(21)上表面的第二栅电极(11)；第一栅极结构与第二栅极结构之间JFET区的内部还具有介质层(15)及设于介质层(15)之上与之直接接触的P+多晶硅层(12)，所述P+多晶硅层(12)与两侧JFET区N-外延层(8)相接触使得P型Si和N型SiC形成异质结；所述P+多晶硅层(12)上表面具有金属电极(14)，所述P+多晶硅层(12)及金属电极(14)与第一金属源电极(3)和第二金属源电极(31)连接；各金属接触之间以及P+多晶硅层(12)与两个多晶硅栅(2、21)通过介质相互隔离形成左右对称的元胞结构。
3.根据权利要求1或2所述的一种碳化硅VDMOS器件，其特征在于，在P+多晶硅层(12)和P型碳化硅区(13)或P+多晶硅层(12)和介质层(15)与第一Pbase区(7)之间还具有第一N型碳化硅区(141)；在P+多晶硅层(12)和P型碳化硅区(13)或P+多晶硅层(12)和介质层(15)与第二Pbase区(71)之间还具有第二N型碳化硅区(142)；第一N型碳化硅区(141)和第二N型碳化硅区(142)的深度小于P型碳化硅区(13)或介质层(15)的深度。
4.根据权利要求1或2所述的一种碳化硅VDMOS器件，其特征在于，在N-外延层(8)内部且位于P+多晶硅层(12)两侧还具有第一P型碳化硅区(131)和第二P型碳化硅区(132)，并且第一P型碳化硅区(131)和第二P型碳化硅区(132)在N-外延层(8)内部的深度小于P+多晶硅层(12)在N-外延层(8)内部的深度。
5.根据权利要求1或2所述的一种碳化硅VDMOS器件，其特征在于，所述P+多晶硅层(12)包括设于所述JFET区内部的部分和高于JFET区上表面的部分，高于JFET区上表面的P+多晶硅层(12)的两侧下表面与N-外延层(8)上表面之间还设有与上下表面接触的第一介质层(161)和第二介质层(162)。
6.根据权利要求1或2所述的一种碳化硅VDMOS器件，其特征在于，在N-外延层(8)内且位于第一Pbase区(7)下方还具有形成超结或者半超结结构第一P型碳化硅区(171)，在N-外延层(8)内且位于第二Pbase区(71)下方还具有形成超结或者半超结结构第二P型碳化硅区(172)。
7.根据权利要求1或2所述的一种碳化硅VDMOS器件，其特征在于，器件各结构层中掺杂类型互换。
8.一种碳化硅VDMOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(9)上表面制得N-外延层(8)；
第二步：采用光刻和刻蚀工艺，在N-外延层(8)上表面中间位置刻蚀形成沟槽区，并在沟槽区注入P型半导体杂质形成掺杂类型为P型的碳化硅区(13)；
第三步：采用光刻和离子注入工艺，在所述沟槽区两侧的N-外延层(8)上层的一端注入P型半导体杂质形成第一Pbase区(7)，在N-外延层(8)上层的另一端注入P型半导体杂质形成第二Pbase区(71)；
第四步：采用光刻和离子注入工艺，在第一Pbase区(7)上层注入P型半导体杂质形成第一P+接触区(5)，在第二Pbase区(71)上层注入P型半导体杂质形成第二P+接触区(51)；
第五步：采用光刻和离子注入工艺，在第一Pbase区(7)上层注入N型半导体杂质形成第一N+源区(6)，在第二Pbase区(71)上层注入N型半导体杂质形成第二N+源区(61)；所述第一P+接触区(5)和第一N+源区(6)相互独立，所述第二P+接触区(51)和第二N+源区(61)相互独立；然后通过高温退火激活注入的杂质；
第六步：采用氧化或者淀积以及刻蚀工艺，在器件上表面沟槽区两侧制作栅介质层，在器件上表面生长栅介质层，刻蚀去除沟槽区上方及沟槽区两侧的栅介质层形成窗口，而后在器件表面沉积P+多晶硅层(12)，刻蚀去除多余多晶硅层及多余栅介质层，并使得P+多晶硅层与N-外延层(8)表面齐平，制得多晶硅栅(2、21)、栅介质层(4、41)及P+多晶硅层(12)，其中：第一栅介质层(4)在第一Pbase区(7)上表面，并且其左右两侧分别与第一N+源区(6)部分上表面及N-外延层(8)部分上表面相接触，第二栅介质层(41)在第二Pbase区(71)上表面，并且其左右两侧分别与第二N+源区(61)部分上表面及N-外延层(8)部分上表面相接触，P+多晶硅层(12)位于第一栅介质层(4)与第二栅介质层(41)之间；
第七步：采用金属淀积和刻蚀工艺，在第一N+源区(6)和第一P+接触区(5)上表面生成第一金属源电极(3)；在第二N+源区(61)和第二P+接触区(51)上表面生成第二金属源电极(31)；在第一多晶硅栅(2)上表面生成第一栅电极(1)；在第二多晶硅栅(21)上表面生成第二栅电极(11)；将器件背面减薄淀积金属形成漏电极(10)；在P+多晶硅层(12)上表面形成金属电极(14)；金属电极(14)分别与第一金属源电极(3)和第二金属源电极(31)相连；最终制得碳化硅VDMOS器件。
9.根据权利要求8所述的一种碳化硅VDMOS器件的制作方法，其特征在于，在第六步工艺中淀积形成P+多晶硅层(12)后还包括：通过离子注入工艺在P+多晶硅层(12)和P型碳化硅区(13)与第一Pbase区(7)之间制备第一N型碳化硅区(141)，在P+多晶硅层(12)和P型碳化硅区(13)与第二Pbase区(71)之间制备第二N型碳化硅区(142)，并且使得第一N型碳化硅区(141)和第二N型碳化硅区(142)的深度小于P型碳化硅区(13)的深度；或者，通过离子注入工艺在P+多晶硅层(12)一侧的N-外延层(8)内部制备第一P型碳化硅区(131)，在P+多晶硅层(12)另一侧的N-外延层(8)内部制备第二P型碳化硅区(132)；并且第一P型碳化硅区(131)和第二P型碳化硅区(132)在N-外延层(8)内部的深度小于P+多晶硅层(12)在N-外延层(8)内部的深度。
10.根据权利要求8或9所述的一种碳化硅VDMOS器件的制作方法，其特征在于，在第二步刻蚀形成沟槽区之前还包括：通过多步光刻和离子注入工艺，在N-外延层(8)内形成超结或者半超结结构。
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