CN108695396B - 一种二极管及其制作方法 - Google Patents
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Abstract
一种二极管器件及其制作方法，属于功率半导体器件技术领域。器件的元胞结构包括金属阴极、N+衬底和N‑外延层，N‑外延层的顶层两侧具有沟槽结构，沟槽结构自下而上包括P型半导体区和异质半导体；N‑外延层的顶层还具有P型肖特基势垒接触区，P型肖特基势垒接触区、部分N‑外延层与异质半导体通过沟槽侧壁的介质层相接触，异质半导体、介质层、P型碳化硅欧姆接触区以及N‑外延层形成了超势垒结构。本发明降低了器件的正向开启电压，显著提升了二极管的整流效率，有利于降低器件的通态损耗；同时提高了器件的阻断电压能力，且克服了“镜像力致势垒降低效应”，具有更低的漏电，更大的安全工作区，提高了器件的可靠性。此外，本发明提出器件的制作方法于现有制作工艺相兼容。
Description
技术领域
本发明属于功率半导体器件技术领域，特别涉及一种二极管及其制作方法。
背景技术
自人类历史进入21世纪以来，世界能源生产和消费仍以化石能源为主。结合当下能源资源的开发及利用的情况来说，化石能源在较长时期内仍然是人类生存和发展的能源基础。而化石能源终将枯竭，且易引发环境污染问题，由此引发的环境与可持续发展问题是人类必须面对的难题。电能作为人类可利用能源的主要形式之一，对其使用效率提升是应对世界能源问题的重要解决途径。电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用的效率的高低，体现着电力系统的现代化程度。具体来说，电力系统主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中，功率半导体器件起到了核心的作用。功率半导体器件性能的高低，决定着大小电力系统性能。从某种程度上来说，功率半导体器件性能的优劣，也关乎着节能减排效益高低。
现目前最常用的功率二极管当属肖特基势垒二极管(Schottky barrier diode,SBD)和PIN二极管。PIN二极管属于双极型器件，具有高击穿电压和低反向电流的优势，由于存在少数载流子的注入而有反向恢复过程。而SBD属于多子器件或者单极型器件，其反向恢复时间比快恢复二极管或超快恢复二极管还要小，正向恢复过程中也不会有明显的电压过冲，因而它是高频电路、超高速开关电路的理想器件。传统SBD器件结构一般为垂直结构，其元胞结构如图1所示。器件结构自下而上依次为欧姆接触阴极、N+衬底、N-漂移区和肖特基接触阳极。SBD器件的基本工作原理如下：阳极金属与半导体接触时形成肖特基接触，实现SBD的单向导电。该结构的肖特基接触与欧姆接触是通过材料的掺杂浓度来实现的，与欧姆电极接触的半导体为重掺杂。正向偏压时，势垒高度变低，电子容易从半导体流向金属，形成从金属到半导体的电流；反向偏压时，势垒高度增大，电子很难通过高势垒，从而达到反向截止的目的，由此便实现了器件的单向导电性。相较PIN二极管而言，SBD器件的优势不仅仅在于其良好的反向恢复特性而且还具有低导通压降和高正向导通电流以及高热导率等优势，因而在功率器件市场上受到了一定的重视。但是，SBD在反向应用时，其固有的“镜像力”不可避免地降低了肖特基势垒高度，即降低了阻断多子运动的“门槛”，造成了SBD自身存在反向漏电较大、击穿电压较低的不足。
同时，随着功率半导体技术的日渐成熟，硅基功率器件的特性已逐渐逼近其理论极限。研究人员力求在硅基功率器件狭窄的优化空间中寻找更佳参数的同时也注意到了碳化硅(SiC)、氮化镓(GaN)等第三代宽带隙半导体材料在大功率、高频率、耐高温、抗辐射等领域中优异的材料特性。碳化硅功率二极管器件因其采用的宽禁带半导体材料——碳化硅对功率损耗的降低效果显著，故而业内人士称其为“新能源革命”的“绿色能源”器件。除此之外碳化硅材料还具有诸多吸引人的特性，比如10倍于硅材料的临界击穿电场强度、高的热导率、大的禁带宽度以及高电子饱和漂移速度等，这些性能优势使得碳化硅材料成为了国际上功率半导体器件的研究热点。碳化硅肖特基势垒二极管(SiC SBD)器件发展日趋成熟的同时也显现出宽禁带半导体材料的弊端：材料的宽禁带会导致较大的膝点电压，较高的膝点电压使得SBD正向应用时的整流效率受到影响，器件通态特性随之降低。
综上所述，肖特基势垒二极管现目前存在的不足成为了其在市场上广泛推广的一道屏障，若想要充分发挥肖特基势垒二极管在市场上的潜力，亟需解决上述技术问题。
发明内容
鉴于上文所述，本发明的目的在于：针对现有技术中肖特基势垒二极管存在反向漏电较大、电压阻断能力差等问题，提供了一种能够提升电压阻断能力、降低反向漏电水平、正向导通电压更低的二极管结构，该器件结构适用于各种半导体材料；同时本发明还提供了该种二极管器件的制备方法。
一方面本发明提供一种二极管器件，其元胞结构自下而上包括依次层叠设置的金属阴极4、N+宽禁带半导体衬底3、N-宽禁带半导体外延层2和金属阳极1；N-宽禁带半导体外延层2的顶层两侧具有沟槽结构，所述沟槽结构包括设于沟槽底部的P+宽禁带半导体区6和设于沟槽顶部的窄禁带半导体5，所述P+宽禁带半导体区6与窄禁带半导体5直接接触；N-宽禁带半导体外延层2顶层两侧的沟槽结构之间还具有P型宽禁带半导体肖特基接触区8；其特征在于：P型宽禁带半导体肖特基接触区8及部分N-宽禁带半导体外延层2与窄禁带半导体5之间通过沟槽侧壁的介质层7相接触；窄禁带半导体5、介质层7和P型宽禁带半导体肖特基接触区8与其上方的金属阳极1相接触；其中：窄禁带半导体5、介质层7、P型宽禁带半导体肖特基接触区8和N-宽禁带半导体外延层2形成超势垒结构，窄禁带半导体5与N-宽禁带半导体外延层3在接触界面形成异质结。
进一步地，P+宽禁带半导体区6可以与地短接，也可以浮空设置。
进一步地，所述P型宽禁带半导体肖特基接触区8的下方、N-宽禁带半导体外延层2以及介质层7之间还具有P型宽禁带半导体体区9。
进一步地，本发明中P+宽禁带半导体区6的宽度大于沟槽的宽度。
进一步地，本发明中窄禁带半导体5中还具有介质层7将窄禁带半导体5分隔为相互独立的两部分，介质层7之上的窄禁带半导体5称之为第一窄禁带半导体，介质层7之下的窄禁带半导体5称之为第二窄禁带半导体，所述第二窄禁带半导体通过欧姆接触与金属阳极1短接。
进一步地，本发明中P+宽禁带半导体区6与N-宽禁带半导体外延层2形成超结结构；根据本领域技术人员公知常识，P+宽禁带半导体区6及N-宽禁带半导体外延层2满足Qp＝Qn的需求。
作为优选方式，当P+宽禁带半导体区6与N-宽禁带半导体外延层2形成超结结构时，N-宽禁带半导体外延层2顶层的掺杂浓度相较其顶层之下的掺杂浓度更高。
作为优选方式，当P+宽禁带半导体区6与N-宽禁带半导体外延层2形成超结结构时，P+宽禁带半导体区6顶层的掺杂浓度相较其顶层之下的掺杂浓度更高。
根据本发明实施例，所述宽禁带半导体的材料为碳化硅，所述窄禁带半导体的材料为硅材料，根据本领域公知常识，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制。
进一步地，当窄禁带半导体的材料为硅材料时，窄禁带半导体可以为多晶硅也可以为单晶硅，多晶硅可以为P型多晶硅也可以为N型多晶硅，单晶硅可以为P型单晶硅也可以为N型单晶硅。
另一方面本发明提供一种二极管器件的制作方法，其特征在于，包括如下步骤：
步骤1：选择宽禁带半导体材料作为N+宽禁带半导体衬底3和N-宽禁带半导体外延层2；
步骤2：通过离子注入工艺或者外延工艺，形成位于N-宽禁带半导体外延层2上方的P型宽禁带半导体肖特基接触区8；
步骤3：通过沟槽刻蚀工艺，形成位于N-宽禁带半导体外延层2两侧的沟槽；
步骤4：通过淀积和刻蚀工艺或者离子注入工艺，在沟槽底部淀积或者在沟槽下方注入P型宽禁带半导体材料，形成P+宽禁带半导体区6；
步骤5：通过淀积和刻蚀工艺，在P+宽禁带半导体区6上表面淀积窄禁带半导体材料，通过刻蚀去除多余窄禁带半导体材料，在沟槽底部保留一部分窄禁带半导体材料作为第二窄禁带半导体；
步骤6：通过干氧氧化或者淀积工艺，在窄禁带半导体表面及侧壁形成介质层7；
步骤7：通过淀积及刻蚀工艺，在介质层7之上继续淀积窄禁带半导体材料，并经刻蚀去除多余窄禁带半导体材料，形成位于介质层7之上的第一窄禁带半导体，第一窄禁带半导体和第二窄禁带半导体构成被介质层7分隔的窄禁带半导体6；
步骤8：通过淀积、光刻及刻蚀工艺，在窄禁带半导体5、介质层7和P型宽禁带半导体肖特基接触区8的上表面形成金属阳极1，翻转器件在背面形成金属阴极4，至此完成器件的制作。
根据本发明实施例，所述宽禁带半导体的材料为碳化硅，所述窄禁带半导体的材料为硅材料，根据本领域公知常识，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制。
进一步地，所述步骤5和步骤7所淀积的窄禁带半导体为硅时，其可以为多晶硅也可以为单晶硅，所述多晶硅可以为P型多晶硅也可以为N型多晶硅，所述单晶硅可以为P型单晶硅也可以为N型单晶硅。
进一步地，当窄禁带半导体为多晶硅时，所述步骤6和7中形成介质层7和多晶硅的操作可替换为如下操作：通过沟槽底部淀积氮化硅，再进行热氧化。然后采用热磷酸刻蚀氮化硅，最后通过淀积、刻蚀工艺，形成位于沟槽内的多晶硅。
进一步地，所述步骤7之前还包括如下步骤：通过刻蚀工艺，选择性去除位于窄禁带半导体表面的介质层7，从而使得后续制作形成连续的窄禁带半导体5。
进一步地，所述步骤4中在淀积P+宽禁带半导体区6之后还包括通过热扩散工艺使得P+宽禁带半导体区6的宽度大于沟槽的宽度。
进一步地，所述步骤5中形成第二窄禁带半导体之后还包括通过增加沟槽刻蚀、淀积金属和刻蚀去除多余金属在第二窄禁带半导体和P+宽禁带半导体区6之间形成金属阳极区1a。
进一步地，所述步骤3和4中形成沟槽和P+宽禁带半导体区6的操作可替换为如下操作：通过多次外延、热扩散以及刻蚀加深沟槽刻蚀的深度，使得P+宽禁带半导体区6和N-宽禁带半导体外延层2相间分布，并通过控制P+宽禁带半导体区6和N-宽禁带半导体外延层2的宽度和掺杂浓度形成超结结构。
更进一步地，在形成上述超结结构时，所述步骤3中形成沟槽之后还包括通过离子注入工艺在N-宽禁带半导体外延层2的顶部形成重掺杂N-宽禁带半导体外延层2b。
更进一步地，在形成上述超结结构时，所述步骤4中形成P+宽禁带半导体区6之后还包括通过离子注入工艺在P+宽禁带半导体区6的顶部形成P++宽禁带半导体区6b。
本发明通过合理改进器件结构，使窄禁带半导体、介质层、肖特基接触区和外延层形成超势垒结构，而超势垒结构中窄禁带半导体又与外延层在接触界面形成异质结。通过上述功能区的集成，本发明得以解决现目前肖特基势垒二极管器件所存在的阻断电压能力弱以及反向漏电大以及正向开启电压较大等问题。需要特别说明的是，本发明提出的器件结构不仅适用于N沟道器件，同样适用于P沟道器件。
下面将选择宽禁带半导体采用碳化硅，窄禁带半导体采用多晶硅所形成的二极管器件作为例子用以详细阐述本发明原理，本领域技术人员依据以下公开内容能够轻易得到其余宽、窄禁带半导体材料组合而成器件的原理。
本发明结构阳极加正偏电压时，肖特基结处于反偏状态，耗尽层在P型宽禁带半导体肖特基接触区扩展。当P型宽禁带半导体肖特基接触区耗尽层中存在过剩少子时，该部分少子将被阳极抽取。本发明提供的二极管器件中多晶硅、介质层以及肖特基接触区构成了金属(M)-绝缘体(I)-半导体(S)结构(以下简称为MIS结构)，通过工艺控制来调节多晶硅的掺杂浓度、介质层厚度和电荷数以及P型宽禁带半导体肖特基接触区的掺杂浓度等参数，使得MIS结构的阈值电压小于0.4V。当金属阳极上施加的电压接近于0.4V时，由于MIS结构亚阈区电流的存在，导致一小部分载流子(电子)电流流经N-宽禁带半导体外延层和P型宽禁带半导体肖特基接触区。该载流子电流使得P型宽禁带半导体肖特基接触区上产生压降。同时，在介质层的另一端，由于Si/SiC异质结大于0.4V的正向开启电压，故可认为多晶硅所在区域无电流流过，即多晶硅所在区域的电势处处相同。而介质层两侧的电势沿器件垂直方向自上而下逐渐增大，这一差异使得金属阳极上的电压无需加至0.4V(即超势垒结构的栅压)，P型宽禁带半导体肖特基接触区就会存在少子积累，少子将会被阳极迅速扫走，即为器件导通态。根据上述内容可知，通过超势垒结构对能带的改变，使得整流结构的膝电压下降到0.4V以下，并且具体下降值可通过参数的改变来调节。通常来说，传统碳化硅肖特基二极管膝电压为1V左右，故本发明提出的器件结构的开启电压低于传统同规格肖特基势垒二极管的开启电压，因此本发明提出的器件结构在低压应用具有绝对优势，同时，本发明器件通过结构上的改进，在正常工作偏压下具有电流密度大的特点。
本发明提供的二极管器件在形成超势垒结构的同时还引入了异质结，而异质结的存在增加了器件的多子电流水平，使得本发明器件在相同导通电流水平下具有更低的电压降；进一步地，在更大的阳极电流下，P型宽禁带半导体肖特基接触区与N-宽禁带半导体外延层形成的PN结亦能够导通，这样电流分支增大了器件正向导通电流密度，对于降低器件通态损耗具有重要意义；此外，P+宽禁带半导体区与N-宽禁带半导体外延层形成的PN结，一方面具有高的电压阻断能力，因此能够克服传统肖特基二极管低耐压能力的不足，另一方面能够承受高反向耐压，使得所述PN结反向偏置具有很高的势垒的同时并不存在“镜像力”。因此，本发明提供的肖特基二极管器件相比传统肖特基二极管器件而言，具有更低的反向漏电。进一步形成P+宽禁带半导体区与N-宽禁带半导体外延层形成超结结构，这样能够显著提升器件的电压阻断能力，从而获得更好的正向压降与击穿电压的折中特性。
本发明的有益效果是：
一、本发明提出的二极管器件具有相较传统宽禁带肖特基二极管器件更低的正向开启电压，显著提升了二极管的整流效率，降低了器件通态损耗，节约了能源资源。
二、本发明提出的二极管器件引入的P+宽禁带半导体区能够对阻断状态下的超势垒结构和异质结结构形成良好保护，同时，相较传统器件具有更高的电压阻断能力。
三、本发明提出的二极管器件的耐压由P+宽禁带半导体区与N-宽禁带半导体外延层形成的PN结承担，使其在阻断状态下具有较高的势垒，同时不存在“镜像力致势垒降低效应”，从而具有更低的漏电，更大的安全工作区，提高了器件的可靠性。
四、本发明提出的二极管器件采用超结结构，显著地提升了器件电压阻断能力，进而在正向压降与击穿电压之间获得了更好的折中特性。
附图说明
图1是传统肖特基势垒二极管器件的元胞结构示意图；
图2是本发明实施例1提供的二极管器件的元胞结构示意图；
图3是本发明实施例2提供的二极管器件的元胞结构示意图；
图4是本发明实施例3提供的二极管器件的元胞结构示意图；
图5是本发明实施例4提供的二极管器件的元胞结构示意图；
图6是本发明实施例5提供的二极管器件的元胞结构示意图；
图7是本发明实施例6提供的二极管器件的元胞结构示意图；
图8是本发明实施例1提供的二极管器件的功能区划分示意图；
图9是本发明实施例1提供的二极管器件中介质层两侧的电势分布示意图；
图10是本发明实施例1提供的二极管器件中各功能区I-V特性曲线；
图11是本发明实施例1提供的二极管器件的I-V特性曲线；
图12是本发明实施例1提供的碳化硅衬底和碳化硅外延层的结构示意图；
图13是本发明实施例1提供的形成P型碳化硅肖特基接触区的结构示意图；
图14是本发明实施例1提供的形成沟槽的结构示意图；
图15是本发明实施例1提供的形成P+碳化硅区的结构示意图；
图16是本发明实施例1提供的第二多晶硅的结构示意图；
图17是本发明实施例1提供的形成介质层的结构示意图；
图18是本发明实施例1提供的选择性刻蚀第二多晶硅表面的介质层后的结构示意图；
图19是本发明实施例1提供的形成第一多晶硅的结构示意图；
图20是本发明实施例1提供的形成金属阳极和金属阴极的结构示意图。
图中序号含义说明如下：
1为金属阳极，2为N-碳化硅外延层，2a为轻掺杂N-碳化硅外延层，2b为重掺杂N-碳化硅外延层，3为N+碳化硅衬底，4为金属阴极，5为多晶硅，6为P+碳化硅区，6a为轻掺杂P+碳化硅区，6b为重掺杂P+碳化硅区，7为介质层，8为P型碳化硅肖特基接触区，9为P型碳化硅体区；A为超势垒结构；B为异质结。
具体实施方式
下面结合说明书附图，对器件的结构及制作方法进行详细说明，使得本领域技术人员清楚本发明的技术方案及原理。具体实施例仅用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种二极管器件，其元胞结构如图2所示，包括自下而上依次层叠设置的金属阴极4、N+宽禁带半导体衬底3、N-宽禁带半导体外延层2和金属阳极1；N-宽禁带半导体外延层2的顶层两侧具有沟槽结构，所述沟槽结构包括设于沟槽底部的P+宽禁带半导体区6和设于沟槽顶部的窄禁带半导体5，所述P+宽禁带半导体区6与窄禁带半导体5直接接触；N-宽禁带半导体外延层2顶层两侧的沟槽结构之间还具有P型宽禁带半导体肖特基接触区8；其特征在于：P型宽禁带半导体肖特基接触区8及部分N-宽禁带半导体外延层2与窄禁带半导体5之间通过沟槽侧壁的介质层7相接触；窄禁带半导体5、介质层7和P型宽禁带半导体肖特基接触区8与其上方的金属阳极1相接触；其中：窄禁带半导体5、介质层7、P型宽禁带半导体肖特基接触区8和N-宽禁带半导体外延层2形成超势垒结构，窄禁带半导体5与N-宽禁带半导体外延层3在接触界面形成异质结。
本实施例中宽禁带半导体为碳化硅，窄禁带半导体为多晶硅，下面以1200V N沟道二极管器件为例给出各结构的参数：
金属阳极1、金属阴极4的厚度为0.5μm～2μm，宽度为0.5～2μm；N+碳化硅衬底3的掺杂浓度为1e18～9e18/cm3，厚度为0.5μm到1.5μm，宽度为0.5μm～2μm；N-碳化硅外延层2的掺杂浓度为2e15～8e15/cm3，厚度为5μm～8μm，宽度为0.5μm～2μm；P+碳化硅区6的厚度约为0.8～1.1μm，掺杂浓度约为1e19～7e19/cm3，宽度约为0.3μm～0.5μm；多晶硅5的宽度约为0.3μm～0.5μm，厚度约为0.8μm～1.6μm；介质层7的厚度约为10nm～50nm；P型碳化硅肖特基接触区8的厚度约为0.1μm～0.2μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e18～1e19/cm3。
本发明通过合理改进器件结构，形成超势垒结构、肖特基势垒接触、异质结以及PN结这四个功能区，使器件的综合性能显著优于传统肖特基势垒二极管的性能。
下面结合具体实施例对本发明的发明原理及特性进行详细说明：
本实施例以碳化硅作为宽禁带半导体材料，多晶硅作为窄禁带半导体材料所形成的N沟道二极管器件为例，对本发明原理及特性进行详细阐述，本领域技术人员根据下述公开内容可推出P沟道二极管器件的原理以及其余宽、窄禁带半导体材料组合而成二极管器件的原理：
本发明针对传统肖特基势垒二极管所存在的正向开启电压较大、阻断电压能力弱以及反向漏电大等问题，合理改进器件结构以优化上述性能。为了方便解释本发明的原理，如图8所示对后续将提到的两个功能区以及介质层8两侧的位置点a1、a2、b1和b2分别进行了标注。
本发明结构阳极加正偏电压时，肖特基结处于反偏状态。当P型碳化硅肖特基接触区8存在过剩少子时，该部分少子将被阳极抽取。本发明提供的二极管器件中多晶硅5、介质层7以及P型碳化硅肖特基接触区8构成了金属M-绝缘体I-半导体S结构以下简称为MIS结构，通过工艺控制来调节多晶硅5的掺杂浓度、介质层7的厚度和电荷数以及P型碳化硅肖特基接触区8的掺杂浓度等参数，使得MIS结构的阈值电压小于0.4V。当金属阳极1上施加的电压接近于0.4V时，由于MIS结构亚阈区电流的存在，导致一小部分载流子电流流经N-碳化硅外延层2和P型碳化硅肖特基接触区8。该载流子电流使得P型碳化硅肖特基接触区8上产生压降。同时，在介质层7的另一端，由于Si/SiC异质结大于0.4V的正向开启电压，故可认为多晶硅5所在区域无电流流过，即多晶硅5所在区域的电势处处相同。图9为介质层7两侧的电势分布图，从图中可看出a1与a2两点几乎无电势差，而从点a到点b，垂直方向上电势差自上而下逐渐增大。这一差异使得金属阳极1上的电压无需加至0.4V(即超势垒结构的栅压)，P型碳化硅肖特基接触区8就会存在少子积累，该少子将被阳极迅速扫走，即为器件导通态。该器件就会有明显的电流通过，即为导通态。根据上述内容可知，通过超势垒结构对能带的改变，则使得整流结构的膝电压下降到0.4V以下，并且具体下降值可通过参数的改变来调节。通常来说，传统碳化硅肖特基二极管膝电压为1V左右，故本发明提出的器件结构的开启电压低于传统同规格肖特基势垒二极管的开启电压，因此本发明提出的器件结构在低压应用具有绝对优势，同时，本发明器件通过结构上的改进，在正常工作偏压下，依然具有电流密度大的特点。
本实施例中为了便于说明以P型多晶硅为例，本领域技术人员在此基础上可得出N型多晶硅的原理。如图8所示的两个功能区，其中A为超势垒+肖特基势垒结构，B为Si/SiC异质结。在忽略电阻的情况下，单个功能区的I-V特性曲线如图10所示，超势垒+肖特基势垒结构的正向开启压降＜0.4V，Si/SiC异质结的正向开启压降约为1.1V。随着金属阳极1上施加的电压逐渐增大，Si/SiC异质结两端的压降也随之增大。当Si/SiC异质结两端的压降达到1.1V时，Si/SiC异质结将会导通。而二极管器件的I-V特性曲线如图11所示。图11中曲线A表示仅有超势垒+肖特基势垒结构导通的情况；曲线A+B表示超势垒+肖特基势垒结构和Si/SiC异质结导通的情况。从图11可以看出：由于异质结的存在增加了器件的多子电流水平，使得本发明提出的器件在相同导通电流水平下具有更低的电压降；进一步地，在更大的阳极电流下，P型碳化硅肖特基接触区8与N-碳化硅外延层2形成的PN结亦能够导通，这样电流分支增大了器件正向导通电流密度，对于降低器件通态损耗具有重要意义；此外，P+碳化硅区6与N-碳化硅外延层2形成的PN结，一方面具有高的电压阻断能力，因此能够克服传统肖特基二极管低耐压能力的不足，另一方面能够承受高反向耐压，使得所述PN结反向偏置具有很高的势垒的同时并不存在“镜像力”。因此，本发明提供的肖特基二极管器件相比传统肖特基二极管器件而言，具有更低的反向漏电。
实施例2：
本实施例提供的二极管器件元胞结构示意图如图3所示，相比实施例1的不同之处在于：P型碳化硅肖特基接触区8的下方、N-碳化硅外延层2的上方及介质层7之间还具有P型碳化硅体区。一般来说，本领域中碳化硅肖特基接触所需掺杂与碳化硅外延层的掺杂水平均为中等掺杂水平，但是两者之间存在一定的差别。碳化硅肖特基接触需要考虑到肖特基接触的势垒高度；而碳化硅外延层关乎着阈值电压的大小。为了形成进一步的优化，该区域可以分为两次离子注入或者外延过程进行，以得到最优的器件性能。
实施例3：
本实施例提供的二极管器件元胞结构示意图如图4所示，相比实施例2的不同之处在于：介质层7的底端横向延伸将多晶硅5分隔形成相互独立的两部分，介质层7之下的多晶硅与金属阳极1短接，这一方式使得多晶硅5的电位始终与金属阳极1的电位保持一致，避免了由于异质结导通后多晶硅5的电位发生变化，从而对超势垒结构的I-V特性产生波动影响。本实施例相比实施例2提高了器件在实际应用中的可靠性。
实施例4：
本实施例提供的二极管器件元胞结构示意图如图5所示，相比实施例3的不同之处在于：P+碳化硅区6的横向宽度做的更大。相较实施例2而言，P+碳化硅区6的横向宽度做得越大，当器件处于阻断状态时，其对P+碳化硅区6以上区域的电场屏蔽作用也就越强，既保护了异质结、超势垒结构等结构，同时也提升了器件的耐压性能。需要注意的是，P+碳化硅区6的宽度越宽，器件正向工作时的导通电阻越大。因此P+碳化硅区6的宽度需要在正向与反向工作之间加以权衡。
实施例5：
本实施例提供的二极管器件元胞结构相比实施例1的不同之处在于：P+碳化硅区6与N-碳化硅外延层2形成超结结构。通过控制和调整工艺参数，使得N柱即N-碳化硅外延层2和P柱即P+碳化硅区6满足Qn＝Qp。
本实施例中引入的超结结构通过优化阻断模式下的电场分布，能够提升器件的电压阻断能力，获得了更好的正向压降与电压阻断能力的折中特性。
实施例6：
本实施例提供的二极管器件元胞结构示意图如图6所示，相比实施例5的不同之处在于：N-碳化硅外延层2顶部的掺杂浓度大于其顶部之下半导体区域的掺杂浓度，进而形成重掺杂N-碳化硅外延层2b和轻掺杂N-碳化硅外延层2a。
实施例7：
本实施例提供的二极管器件元胞结构示意图如图7所示，相比实施例6的不同之处在于：P+碳化硅区6顶部的掺杂浓度大于其顶部之下半导体区域的掺杂浓度，进而形成重掺杂P+碳化硅区6b和轻掺杂P+碳化硅区6a。
本实施例相比实施例6，在所述N柱和所述P柱全耗尽的情况下，能够对其上方的超势垒结构、异质结起到更好的保护作用。
实施例8：
一种二极管器件的制作方法，其特征在于，包括如下步骤：
步骤1：选择合适电阻率与厚度的碳化硅片作为N-碳化硅区外延层2和N+碳化硅衬底3，如图12所示；其中，N+碳化硅衬底3的掺杂浓度为5e18～9e18/cm3，厚度为0.5μm到1.5μm，宽度为0.5μm～2μm；N-碳化硅外延层2的掺杂浓度为2e15～8e15/cm3，厚度为5μm～8μm，宽度为0.5μm～2μm；
步骤2：通过高能离子注入工艺，在N-碳化硅外延层2上进行铝离子注入，注入能量约为1200～1500keV，形成厚度约为0.3μm～0.4μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e16～1e17/cm3的P型碳化硅肖特基接触区8，该步骤也可以通过外延的方式进行制备进而形成如图13所示的P型碳化硅肖特基接触区8；
步骤3：通过沟槽刻蚀工艺，利用Trench掩膜版刻蚀出宽度约为0.3μm～0.5μm，深度为1.1μm～2μm的沟槽，如图14所示；
步骤4：通过淀积及刻蚀工艺，在沟槽底部淀积P型碳化硅材料，通过刻蚀去除不需要的P型碳化硅半导体，形成厚度约为0.8μm～1.1μm，掺杂浓度约为1e19～7e19/cm3，宽度约为0.3μm～0.5μm的P+碳化硅区6，如图15所示；
步骤5：通过淀积和刻蚀工艺，在沟槽底部即P+碳化硅区6表面淀积多晶硅5，通过刻蚀去除多余的多晶硅5，在沟槽底部保留一部分多晶硅5，如图16所示；
步骤6：于1100℃～1300℃的温度下，通过干氧氧化工艺形成厚度约为10nm～50nm的介质层7，如图17所示；
步骤7：通过刻蚀工艺，选择性刻蚀多晶硅5表面的介质层7，在沟槽侧壁留下厚度约为10nm～50nm的介质层7，如图18所示；
步骤8：通过淀积及刻蚀工艺，在沟槽中淀积多晶硅5，通过刻蚀除去多余的多晶硅5，得到宽度约为0.3μm～0.5μm，厚度约为0.8μm～1.6μm的多晶硅56，如图19所示；
步骤9：通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2.0μm，宽度为0.5μm～2.0μm的金属阳极1和金属阴极4，如图20所示，至此完成器件的制作。
进一步地，本实施例中步骤5和步骤7所淀积的窄禁带半导体为多晶硅，所述多晶硅可以为P型多晶硅也可以为N型多晶硅。也可以采用单晶硅实现，所述单晶硅可以是P型单晶硅也可以是N型单晶硅。
进一步地，本实施例中步骤6和7中形成介质层7和多晶硅5的操作可替换为如下操作：通过沟槽底部淀积氮化硅，再进行热氧化。然后采用热磷酸刻蚀氮化硅，最后通过淀积、刻蚀工艺，形成位于沟槽内的多晶硅。
进一步地，本实施例步骤4中在淀积P+碳化硅区6之后还包括通过热扩散工艺使得P+碳化硅区6的宽度大于沟槽的宽度，即可得到如图5所示器件结构。
进一步地，所述步骤3和4中形成沟槽和P+碳化硅区6的操作可替换为如下操作：通过多次外延、热扩散以及刻蚀加深沟槽刻蚀的深度，使得P+碳化硅区6和N-碳化硅外延层2相见分布，并通过控制P+碳化硅区6和N-碳化硅外延层2的宽度和掺杂浓度形成超结结构，
更进一步地，在形成上述超结结构时，所述步骤3中形成N-碳化硅外延层2之后还包括通过离子注入工艺在N-碳化硅外延层2的顶部形成重掺杂N-碳化硅外延层2b，即可得到如图6所示器件结构。
更进一步地，在形成上述超结结构时，所述步骤4中形成P+碳化硅区6之后还包括通过离子注入工艺在P+碳化硅区6的顶部形成重掺杂P+碳化硅区6b，即可得到如图7所示器件结构。
同时需要申明的是：本领域技术人员根据本领域基本知识可知，本发明公开的一种二极管器件结构及制作方法，所用宽禁带半导体和窄禁带半导体材料不局限于本实施例公开的碳化硅及硅材料，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制；形成介质层的材料除了可以采用二氧化硅(SiO2)，也可以采用氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等任何合适的高K介质材料实现；同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
Claims (10)
1.一种二极管器件，其元胞结构自下而上包括依次层叠设置的金属阴极(4)、N+宽禁带半导体衬底(3)、N-宽禁带半导体外延层(2)和金属阳极(1)；N-宽禁带半导体外延层(2)的顶层两侧具有沟槽结构，所述沟槽结构包括设于沟槽底部的P+宽禁带半导体区(6)和设于沟槽顶部的窄禁带半导体(5)，所述P+宽禁带半导体区(6)与窄禁带半导体(5)直接接触；N-宽禁带半导体外延层(2)顶层两侧的沟槽结构之间还具有P型宽禁带半导体肖特基接触区(8)；其特征在于：P型宽禁带半导体肖特基接触区(8)及部分N-宽禁带半导体外延层(2)与窄禁带半导体(5)之间通过沟槽侧壁的介质层(7)相接触；窄禁带半导体(5)、介质层(7)和P型宽禁带半导体肖特基接触区(8)与其上方的金属阳极(1)相接触；其中：窄禁带半导体(5)、介质层(7)、P型宽禁带半导体肖特基接触区(8)和N-宽禁带半导体外延层(2)形成超势垒结构，窄禁带半导体(5)与N-宽禁带半导体外延层(2)在接触界面形成异质结，窄禁带半导体(5)的导电类型为P型或N型。
2.根据权利要求1所述的一种二极管器件，其特征在于：所述P型宽禁带半导体肖特基接触区(8)的下方、N-宽禁带半导体外延层(2)以及介质层(7)之间还具有P型宽禁带半导体体区(9)。
3.根据权利要求1所述的一种二极管器件，其特征在于：所述P+宽禁带半导体区(6)的宽度大于沟槽的宽度。
4.根据权利要求1所述的一种二极管器件，其特征在于：所述窄禁带半导体(5)中还具有介质层(7)将窄禁带半导体(5)分隔为相互独立的两部分，介质层(7)之上的窄禁带半导体(5)称之为第一窄禁带半导体，介质层(7)之下的窄禁带半导体(5)称之为第二窄禁带半导体，所述第二窄禁带半导体通过欧姆接触与金属阳极(1)短接。
5.根据权利要求1所述的一种二极管器件，其特征在于：P+宽禁带半导体区(6)与N-宽禁带半导体外延层(2)形成超结结构。
6.根据权利要求5所述的一种二极管器件，其特征在于：N-宽禁带半导体外延层(2)顶层的掺杂浓度大于其顶层之下的掺杂浓度。
7.根据权利要求5或6所述的一种二极管器件，其特征在于：P+宽禁带半导体区(6)顶层的掺杂浓度大于其顶层之下的掺杂浓度。
8.根据权利要求1所述的一种二极管器件，其特征在于：P+宽禁带半导体区(6)与金属阳极(1)短接或者P+宽禁带半导体区(6)浮空设置。
9.一种二极管器件的制作方法，其特征在于，包括如下步骤：
步骤1：选择宽禁带半导体材料作为N+宽禁带半导体衬底(3)和N-宽禁带半导体外延层(2)；
步骤2：通过离子注入工艺或者外延工艺，形成位于N-宽禁带半导体外延层(2)上方的P型宽禁带半导体肖特基接触区(8)；
步骤3：通过沟槽刻蚀工艺，形成位于N-宽禁带半导体外延层(2)两侧的沟槽；
步骤4：通过淀积和刻蚀工艺或者离子注入工艺，在沟槽底部淀积或者在沟槽下方注入P型宽禁带半导体材料，形成P+宽禁带半导体区(6)；
步骤5：通过淀积和刻蚀工艺，在P+宽禁带半导体区(6)上表面淀积窄禁带半导体材料，通过刻蚀去除多余窄禁带半导体材料，在沟槽底部保留一部分窄禁带半导体材料作为第二窄禁带半导体；
步骤6：通过干氧氧化或者淀积工艺，在窄禁带半导体表面及侧壁形成介质层(7)；
步骤7：通过淀积及刻蚀工艺，在介质层(7)之上继续淀积窄禁带半导体材料，并经刻蚀去除多余窄禁带半导体材料，形成位于介质层(7)之上的第一窄禁带半导体，第一窄禁带半导体和第二窄禁带半导体构成被介质层(7)分隔的窄禁带半导体(5)，窄禁带半导体(5)的导电类型为P型或N型；
步骤8：通过淀积、光刻及刻蚀工艺，在窄禁带半导体(5)、介质层(7)和P型宽禁带半导体肖特基接触区(8)的上表面形成金属阳极(1)，翻转器件在背面形成金属阴极(4)，至此完成器件的制作。
10.根据权利要求9所述的一种二极管器件的制作方法，其特征在于：所述步骤7之前还包括如下操作：通过刻蚀工艺，选择性去除位于窄禁带半导体表面的介质层(7)。
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| High performance of polysilicon/4H-SiC dual-heterojunction trench diode;Ying Wang et.al.;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20170214;第64卷(第四期);1653-1659 * |
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