CN107425068B - 一种碳化硅Trench MOS器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种碳化硅Trench MOS器件及其制作方法，属于功率半导体技术领域。本发明通过在传统器件沟槽栅结构下增设一层呈π型分布的多晶硅区，使其与外延层形成Si/SiC异质结，进而在器件内部集成二极管。相比直接利用碳化硅Trench MOS的寄生碳化硅二极管，本发明显著降低了器件二极管应用时的结压降，同时，由于较大的异质结结面积改善了器件导通特性；进一步地，本发明减小了器件的栅‑漏电容和栅‑漏与栅‑源电容的比值，提高了器件MOS应用时的性能和可靠性；此外，本发明还具有反向恢复时间短，反向恢复电荷少的优势，还保持传统碳化硅Trench MOS器件反向漏电低，击穿电压高和器件温度稳定性能好的优点；综上，本发明在逆变电路、斩波电路等电路中具有广阔前景。

Description

一种碳化硅Trench MOS器件及其制作方法
技术领域
本发明属于功率半导体技术领域，具体涉及一种碳化硅Trench MOS器件及其制作方法。
背景技术
自进入21世纪以来，出现了诸多形式的新型能源，例如：风能、核能、太阳能以及地热能等，然而世界能源生产和消费仍然以化石能源为主，并且化石能源依然将在很长时期内在全球能源消费中占据绝对优势。但是不可否认的是化石能源大规模、长期使用，必然会导致一系列的环境和社会问题，这些问题同时也与当下全球变暖等全球环境恶化问题息息相关。为了实现能源资源的高效率使用及可持续发展，将化石能源中转化为电能形式以提升其使用效率成为了应对世界能源问题的重要解决途径之一。
电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用效率的高低，体现着电力系统的现代化程度，进而体现着人类对于能源资源利用效率的高低。能源资源的高效率使用，对于人类可持续发展具有重大意义。具体来说，电力系统主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中，功率半导体器件起到了核心的作用。也就是所，功率半导体器件性能的高低，决定着大小电力系统性能。从某种程度上来说，功率半导体器件及其模块性能的优劣，关乎着人类可持续发展。
目前，传统功率器件由硅基功率器件主导，主要是以晶闸管、功率PIN器件、功率双极结型器件、肖特基势垒二极管、功率MOSFET以及绝缘栅场效应晶体管为主，在全功率范围内均得到了广泛的应用，并且凭借其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对其机理研究较为透彻，性能均已接近硅材料的理论极限，已经很难通过对硅基功率器件的设计和优化达到性能上的大幅度提升。
以碳化硅(SiC)和氮化镓(GaN)等为代表的宽禁带半导体材料，亦称下一代半导体材料，以其优异的材料特性引起了科研人员的注意。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及十倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，故碳化硅功率器件享有“带动新能源革命的绿色能源器件”的美名。
作为已成功商业化的碳化硅功率器件代表之一，碳化硅Trench MOS器件具有高热导率、极佳的抗辐射性能、高阻断电压能力以及高载流子饱和速度等优势，在逆变电路、斩波电路等电路应用中得到了广泛的应用。碳化硅Trench MOS器件在传统逆变电路、斩波电路等电路应用中一般需要与一个反并联二极管共同发挥作用，通常有以下两种方式：其一为：直接使用器件Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管；所形成碳化硅PN结具有约为3V的结压降，若直接利用该PIN二极管，则将导致较大的正向导通压降、功率损耗以及较低的电路应用效率，这不仅导致了器件发热引发的可靠性问题，同时对于能源资源的浪费也应被引起重视；其二是在器件外部反并联一个快恢复二极管(FRD)使用，然而该方法引起系统成本的上升、体积的增大以及金属连线增加后可靠性降低等问题，不利于碳化硅Trench MOS器件在传统逆变电路、斩波电路等应用中的推广。
综上所述，如何实现碳化硅Trench MOS器件在逆变电路、斩波电路等电路中广泛应用，并解决现有应用所存在的功率损耗高、工作效率低，系统成本高等问题，成为了本领域技术人员亟需解决的问题。
发明内容
本发明所要解决的技术问题是提供一种能够广泛应用于逆变电路、斩波电路等电路中的碳化硅Trench MOS器件。本发明通过传统器件的沟槽栅结构下方增设一层呈π型分布的多晶硅，进而使其与外延层形成异质结；运用本发明碳化硅Trench MOS器件于上述电路中能够克服现有技术所存在的功率损耗高、工作效率低、生产成本高等问题。
为实现上述目的，一方面，本发明公开了一种碳化硅Trench MOS器件的技术方案，具体技术方案如下：
技术方案1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有呈π型分布的P型多晶硅区11，P型多晶硅区11分别与两个金属源极1、1a连接；所述P型多晶硅区11上方还具有与之相接触的Trench栅结构，所述Trench栅结构包括多晶硅栅9，包围在所述多晶硅栅9底部与侧壁的栅介质层10以及设于多晶硅栅9部分上表面的金属栅极8，Trench栅结构的深度大于Pbase区4、41的深度；各金属接触通过介质材料相互隔离形成左右对称的元胞结构。
进一步地，本技术方案中呈π型分布的P型多晶硅区11具体是横截面为π型的P型多晶硅区11。
进一步地，本技术方案还包括相互独立的第一P+碳化硅区12和第二P+碳化硅区121，两个P+碳化硅区12、121分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一P+碳化硅区12的宽度与P型多晶硅区11底部第一枝区的宽度相同，第二P+碳化硅区121与P型多晶硅区11底部第二枝区的宽度相同，如图3所示。
进一步地，本技术方案还包括相互独立的第一P+碳化硅区12和第二P+碳化硅区121，两个P+碳化硅区12、121分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一P+碳化硅区12和第二P+碳化硅区121的宽度均大于呈π型分布P型多晶硅区11相应枝区的宽度，如图4所示。
进一步地，本技术方案还包括相互独立的第一介质层区13和第二介质层区131，两个介质层区13、131分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一介质层区13和第二介质层区131的宽度均等于呈π型分布P型多晶硅区11相应枝区的宽度；如图5所示。
进一步地，本技术方案还包括相互独立的第一介质层区13和第二介质层区131，两个介质层区13、131分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一介质层区13和第二介质层区131的宽度均大于呈π型分布P型多晶硅区11相应枝区的宽度。
技术方案2：
一种碳化硅Trench MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有P型多晶硅区11，P型多晶硅区11包括呈π型分布的P型多晶硅区11和呈长条形分布的P型多晶硅区11，呈π型分布的P型多晶硅区和呈长条型分布的P型多晶硅区11在器件内部横向间隔分布；P型多晶硅区11分别与两个金属源极1、1a连接；所述P型多晶硅区11上方还具有与之相接触的Trench栅结构，所述Trench栅结构包括多晶硅栅9，包围在所述多晶硅栅9底部与侧壁的栅介质层10以及设于多晶硅栅9部分上表面的金属栅极8，Trench栅结构的深度大于Pbase区4、41的深度；各金属接触通过介质材料相互隔离形成左右对称的元胞结构。
本技术方案区分P型多晶硅区11为呈π型分布或者是长条形分布的依据在于：P型多晶硅在三维方向上是否向元胞底部延伸，即是否具有枝区；若P型多晶硅向元胞底部的延伸则呈π型分布，若P型多晶硅未向元胞底部的延伸则呈条形分布。参考图6，呈π型分布的P型多晶硅区和呈长条型分布的P型多晶硅区11在器件内部横向间隔分布被称之为“间断π型分布”。
进一步地，本技术方案还包括相互独立的第一P+碳化硅区12和第二P+碳化硅区121，两个P+碳化硅区12、121分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一P+碳化硅区12的宽度与P型多晶硅区11底部第一枝区的宽度相同，第二P+碳化硅区121与P型多晶硅区11底部第二枝区的宽度相同。
进一步地，本技术方案还包括相互独立的第一P+碳化硅区12和第二P+碳化硅区121，两个P+碳化硅区12、121分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一P+碳化硅区12和第二P+碳化硅区121的宽度均大于呈π型分布P型多晶硅区11相应枝区的宽度。
进一步地，本技术方案还包括相互独立的第一介质层区13和第二介质层区131，两个介质层区13、131分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一介质层区13和第二介质层区131的宽度均等于呈π型分布P型多晶硅区11相应枝区的宽度。
进一步地，本技术方案还包括相互独立的第一介质层区13和第二介质层区131，两个介质层区13、131分别设于P型多晶硅区11的两个枝区下方并且与之接触；第一介质层区13和第二介质层区131的宽度均大于呈π型分布P型多晶硅区11相应枝区的宽度。
另一方面，本发明公开了上述技术方案制作方法的技术方案，具体技术方案如下：
技术方案3：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制得N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上层注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区两端注入P型半导体杂质分别形成第一P+接触区2和第二P+接触区21；
第四步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一Pbase区4和第二Pbase区41以及左右对称的第一N+源区3和第二N+源区31；所述沟槽区在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区11；
第七步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区11上表面及沟槽区侧壁生成栅介质层10；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成多晶硅栅9；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分多晶硅栅9上表面形成金属栅极8；减薄器件背部后，通过淀积一层金属形成金属漏极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在通过刻蚀形成沟槽区时，可以选择不同的掩膜板以形成深度不一致的沟槽，进而有助于后期形成呈π型分布的P型多晶硅区和呈长条形分布的P型多晶硅区11在器件内部横向间隔排列。
技术方案4：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制得N-外延层5；
第二步：采用离子注入工艺，在N-外延层5上层注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区两端注入P型半导体杂质分别形成第一P+接触区2和第二P+接触区21；
第四步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质形成N+源区；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一Pbase区4和第二Pbase区41以及左右对称的第一N+源区3和第而N+源区31；所述沟槽区在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；
第六步：采用离子注入工艺，在π型沟槽区两个相互独立的枝区底部注入P型杂质离子，进而分别在两个枝区底部形成第一P+碳化硅区12和第二P+碳化硅区121，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区11；
第八步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区11上表面及沟槽区侧壁生成栅介质层10；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成被栅介质层10包围的多晶硅栅9；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分多晶硅栅9上表面形成金属栅极8；减薄器件背部后，通过淀积一层金属形成金属漏极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作第一P+碳化硅区12和第二P+碳化硅区121可以通过合适的工艺条件以及合适的掺杂剂，使得第一P+碳化硅区12和第二P+碳化硅区121的宽度均大于或者等于P型多晶硅区11相应底部枝区的宽度。
进一步地，本技术方案在通过刻蚀形成沟槽区时，可以选择不同的掩膜板以形成深度不一致的沟槽，进而有助于后期形成呈π型分布的P型多晶硅区和呈长条形分布的P型多晶硅区11在器件内部横向间隔排列。
技术方案5：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制得N-外延层5；
第二步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，所述沟槽区在N-外延层5内部的深度大于后续工艺中形成的Pbase区在N-外延层5内部的深度；
第三步：采用离子注入工艺，在N-外延层5上层两端以及沟槽区中两个相互独立的枝区底部注入P型半导体杂质，分别形成第一Pbase区4、第二Pbase区41、第一P+碳化硅区12和第二P+碳化硅区121；
第四步：采用光刻和离子注入工艺，在第二步制得的第一Pbase区4和第二Pbase区41中分别注入P型半导体杂质，形成第一P+接触区2和第二P+接触区21；
第五步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的第一Pbase区4和第二Pbase区41中分别注入N型半导体杂质，形成第一N+源区3和第而N+源区31，通过高温退火激活上述注入的杂质；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区11；
第七步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区11上表面及沟槽区侧壁生成栅介质层10；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内被栅介质层10包围的形成多晶硅栅9；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分多晶硅栅9上表面形成金属栅极8；减薄器件背部后，通过淀积一层金属形成金属漏极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在制作第一P+碳化硅区12和第二P+碳化硅区121可以通过合适的工艺条件以及合适的掺杂剂，使得第一P+碳化硅区12和第二P+碳化硅区121的宽度均大于或者等于P型多晶硅区11相应底部枝区的宽度。
进一步地，本技术方案在通过刻蚀形成沟槽区时，可以选择不同的掩膜板以形成深度不一致的沟槽，进而有助于后期形成呈π型分布的P型多晶硅区和呈长条形分布的P型多晶硅区11在器件内部横向间隔排列。
技术方案6：
一种碳化硅Trench MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底6上表面制得N-外延层5；如图8所示；
第二步：采用离子注入工艺，在N-外延层5上层注入P型半导体杂质形成Pbase区；
第三步：采用光刻和离子注入工艺，在第二步制得的Pbase区两端注入P型半导体杂质分别形成第一P+接触区2和第二P+接触区21；
第四步：采用光刻和离子注入工艺，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质分别形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一Pbase区4和第二Pbase区41以及左右对称的第一N+源区3和第而N+源区31；所述沟槽区在N-外延层5内部的深度大于Pbase区在N-外延层5内部的深度；
第六步：采用淀积和刻蚀工艺，在π型沟槽区两个相互独立的枝区底部淀积介质层，分别在两个枝区底部形成第一介质层13和第二介质层131；
第七步：在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区11；
第八步：采用热氧化或者淀积工艺，在P型多晶硅区11上表面及沟槽区侧壁生成栅介质层10；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成多晶硅栅9；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极1，在第二P+接触区和第二N+源区表面形成第二源极电极1a；在部分多晶硅栅9上表面形成金属栅极8；减薄器件背部后，通过淀积一层金属形成金属漏极7，最终制得碳化硅Trench MOS器件。
进一步地，本技术方案在通过刻蚀形成沟槽区时，可以选择不同的掩膜板以形成深度不一致的沟槽，进而有助于后期形成呈π型分布的P型多晶硅区和呈长条形分布的P型多晶硅区11在器件内部横向间隔排列。另外，本发明所提出的技术方案不仅适用于碳化硅VDMOS器件，同时适用于碳化硅RC-IGBT器件，所述RC-IGBT器件将所述碳化硅VDMOS器件的N+衬底9替换为并行排列的P型集电区(17)和N型集电区(18)；进一步的，在N-外延层(8)与P型集电区(17)和N型集电区(18)之间还可具有一层N型场截止(FS)层(19)。
本发明的工作原理阐述如下：
鉴于通过外部反并联一个快恢复二极管(FRD)以及直接使用碳化硅Trench MOS器件的寄生二极管均存在不足，本发明通过在传统Trench MOS器件的沟槽栅结构下方增设一层呈π型分布的多晶硅，使其与外延层形成异质结，进而在器件内部集成了一个二极管。
当器件二极管正向导通时，金属阳极(即本发明器件的源极)加正电压，由于P型多晶硅与N型碳化硅或者N型多晶硅与P型碳化硅所形成异质结的结压降约为1V，而P+碳化硅与N型碳化硅外延层所形成碳化硅PN结的结压降约为3V，P型多晶硅与N型外延层形成的PN结因其较低的导通压降，先于碳化硅Trench MOS器件的寄生碳化硅PIN二极管(即Pbase区与N-外延层及N+衬底形成的碳化硅寄生PIN二极管)导通；并且，本发明提出器件结构相对于寄生碳化硅PIN二极管而言具有更大的结面积，故对提高器件二极管导通特性具有很大的裨益。同时，由于P型多晶硅与N型碳化硅所形成异质结的作用，二极管的导电为多子导电，并且具有低的正向导通压降，因此具有反向恢复时间短，反向恢复电荷少的优点，具有好的反向恢复特性和快的开关速度。
当反向耐压时，因P型多晶硅与N型碳化硅所形成异质结具有1.5eV左右的势垒高度，以及两个Pbase区、两个P+碳化硅区21、121(或者两个介质层13、131)提供的电场屏蔽作用，使得本发明提出的器件结构具有不小于传统Trench MOS的电压阻断能力和低的反向漏电。
同时，通过沟槽栅下与源极相连的多晶硅区的电荷屏蔽作用，本发明器件结构减小了MOS器件的栅-漏电容和栅-漏与栅-源电容的比值，大大提高了器件MOS应用时的性能和可靠性。
根据本领域技术人员普通知识可知：本发明提供的碳化硅Trench MOS器件结构中各结构中受主离子和施主离子可以互换，从本发明技术手段来讲，衬底及外延层可以为N型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为P型；衬底及外延层也可以为P型半导体材料，相应地，本发明增设的多晶硅层掺杂类型为N型。此外，根据异质结物理的知识可知，通过调整外延层和多晶硅层的掺杂浓度，衬底及外延层为N型半导体材料时，多晶硅层掺杂类型也可以为N型，衬底及外延层为P型半导体材料时，多晶硅层掺杂类型也可以为P型。本发明的有益效果是：
本发明提供在碳化硅Trench MOS器件的沟槽栅结构下方增设一层呈π型分布的多晶硅，使其与外延层形成异质结，这一技术手段能够对于提升器件性能具有显著效果：
(1)本发明提出的一种碳化硅Trench MOS器件，相比直接使用Trench MOS寄生碳化硅二极管，通过在器件内集成二极管的技术手段降低了正向导通压降，故使其在逆变电路、斩波电路等电能变换应用中更易实现正向导通，且具有较低功率损耗以及较高的工作效率。
(2)本发明提出器件结构的导电模式在二极管应用时，从碳化硅寄生二极管的双极导电(电导调制)转变为多子导电，因而使得器件在逆变电路、斩波电路等电能变换应用中具有反向恢复时间短，反向恢复电荷少的特点以及较快的开关速度。
(3)本发明提出的一种碳化硅Trench MOS器件，相比在器件外部反并联一个快恢复二极管(FRD)的应用方式，直接在器件内部集成一个二极管使用，降低了器件使用数目，减少了器件之间的连线，具有生产成本低、器件可靠性高以及系统体积小的优势。
(4)本发明提出的一种碳化硅Trench MOS器件，在反向耐压时由于本发明形成异质结具有1.5eV左右的电子势垒高度，使得器件在很大的一个温度区间内，性能受到影响不大，故而本发明具有温度稳定性高的特点。
(5)本发明提出的一种碳化硅Trench MOS器件，P+碳化硅区或介质层的引入能够调节了P型多晶硅区附近的电场，并且能够调节沟槽栅底部的电场，进一步提升器件的阻断电压能力并降低漏电，使本发明器件的阻断电压能力和漏电水平优于传统Trench MOS器件(带有寄生碳化硅二极管)。
(6)本发明提出的一种碳化硅Trench MOS器件，通过沟槽栅下与源极相连的多晶硅区的电荷屏蔽作用，减小了MOS器件的栅-漏电容和栅-漏与栅-源电容的比值，大大提高了器件MOS在应用时的性能和可靠性。
附图说明
图1是传统碳化硅Trench MOS器件元胞结构示意图；
图2是本发明提供的一种碳化硅Trench MOS器件基本元胞结构示意图；
图3是本发明提供的一种碳化硅Trench MOS器件第一衍生结构的元胞结构示意图；
图4是本发明提供的一种碳化硅Trench MOS器件第二衍生结构的元胞结构示意图；
图5是本发明提供的一种碳化硅Trench MOS器件第三衍生结构的元胞结构示意图；
图6是本发明提供的一种碳化硅Trench MOS器件基本元胞结构中呈π型分布的P型多晶硅区在沟槽栅下外延层内的分布示意图。
图7是本发明提供的一种碳化硅Trench MOS器件第四衍生结构的中间断π型分布的P型多晶硅两个枝区底面处横截面的俯视示意图；
图8是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N+衬底上形成N-碳化硅外延层后形成的结构示意图；
图9是本发明提供的一种碳化硅Trench MOS器件制作方法在碳化硅N-外延层上通过光刻和离子注入形成Pbase区后形成的结构示意图；
图10是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成碳化硅P+接触区后形成的结构示意图；
图11是本发明提供的一种碳化硅Trench MOS器件制作方法在Pbase区中通过光刻和离子注入形成碳化硅N+源区后形成的结构示意图；
图12是本发明提供的一种碳化硅Trench MOS器件制作方法在器件表面刻蚀碳化硅形成沟槽后形成的结构示意图；
图13是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀工艺形成P型多晶硅区后形成的结构示意图；
图14是本发明提供的一种碳化硅Trench MOS器件制作方法通过热氧化生长方式形成栅氧后形成的结构示意图；
图15是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀工艺形成多晶硅栅后形成的结构示意图；
图16是本发明提供的一种碳化硅Trench MOS器件制作方法通过淀积和刻蚀金属形成各金属接触后形成的结构示意图。
图中：1为第一金属源极，1a为第二金属源极，2为第一P+接触区，21为第二P+接触区，3为第一N+源区，31为第二N+源区，4为第一Pbase区，41为第二Pbase区，5为N-外延层，6为N+衬底，7为金属漏极，8为金属栅极，9为多晶硅栅，10为栅介质层，11为P型多晶硅区，12为第一P+碳化硅区，121为第二P+碳化硅区，13为第一介质层区，131为第二介质层区。
具体实施方式
以下结合附图，以一种700V的碳化硅Trench MOS器件的结构及其制作方法为例，详细描述本发明的技术方案。本实施例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种碳化硅Trench MOS器件，其元胞结构如图2所示包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有呈π型分布的P型多晶硅区11，P型多晶硅区11分别与两个金属源极1、1a连接；所述P型多晶硅区11上方还具有与之相接触的Trench栅结构，所述Trench栅结构包括多晶硅栅9，包围在所述多晶硅栅9底部与侧壁的栅介质层10以及设于多晶硅栅9部分上表面的金属栅极8，Trench栅结构在N-外延层5的位置略深于Pbase区41、4；各金属接触通过介质材料相互隔离形成左右对称的元胞结构。
本实施例中，金属漏电极7、金属源电极1、1a以及金属栅极8的厚度均为1～6μm，N+衬底6的掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～220μm；N-外延层5的掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为5～20μm；Pbase区深度为1～2μm，掺杂浓度为3×e16～2×e17cm-3，P+接触区深度为0.3～0.5μm，掺杂浓度为5×e18～1×e20cm-3；N+源区深度为0.3～0.5μm，掺杂浓度为3×e18～8×e19cm-3；呈π型分布的P型多晶硅区11的掺杂浓度为3×1018cm-3～1×1020cm-3，厚度为0.5～1μm，宽度为0.2～1μm，P型多晶硅区11内部的凸起状N-外延层5的高度为0.3～0.6μm，宽度为0.1～0.4μm；栅介质层10的厚度为50～100nm；多晶硅栅9的厚度为1.5～2.5μm，宽度为0.2～1μm。
实施例2：
本实施例除了在P型多晶硅区11底部两个枝区下方分别设有相互独立的第一P+碳化硅区12和第二P+碳化硅区121以外，其余结构均与实施例1相同，如图3所示；本实施例中第一P+碳化硅区12和第二P+碳化硅区121的宽度分别与相应枝区的宽度相同，宽度均为0.1～0.3μm。
与实施例1相比，本实施例引入的两个P+碳化硅区12、121，能够对P型多晶硅区11和其上沟槽栅起到电场屏蔽作用，提高了器件耐压，减小了反向漏电流。
实施例3：
本实施例除了使得第一P+碳化硅区12和第二P+碳化硅区121的宽度大于呈π型分布P型多晶硅区11相应枝区的宽度之外，其余结构均与实施例2相同，如图4所示。
本实施例中第一P+碳化硅区12和第二P+碳化硅区121的宽度均为0.1～0.4μm。
本实施将P+碳化硅区12、121横向尺寸做大，能够使得P型多晶硅区11具有更强的电场屏蔽作用，进一步提高了器件耐压能力，并且减小了反向漏电流。
实施例4：
本实施例除了在P型多晶硅区11底部两个枝区下方分别设有相互独立的第一介质层区13和第二介质层区131以外，其余结构均与实施例1相同，如图5所示；
本实施例中第一介质层区13和第二介质层区121的宽度分别与相应枝区的宽度相同，宽度均为0.1～0.3μm。本实施例中介质层区13、131能够对P型多晶硅区11起到电场屏蔽作用，提高了器件耐压，减小了反向漏电流。
实施例5：
一种碳化硅Trench MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极7、N+衬底6及N-外延层5；所述N-外延层5上层一端具有第一Pbase区4，所述N-外延层5上层另一端具有第二Pbase区41；所述第一Pbase区4中具有相互独立的第一N+源区3和第一P+接触区2；所述第二Pbase区41中具有相互独立的第二N+源区31和第二P+接触区21；所述第一P+接触区2和第一N+源区3的上表面具有第一金属源电极1；所述第二P+接触区21和第二N+源区31的上表面具有第二金属源电极1a；其特征在于：在两个Pbase区4、41中间位置下方的N-外延层5内具有P型多晶硅区11，P型多晶硅区11包括呈π型分布的P型多晶硅区11和呈长条形分布的P型多晶硅区11，呈π型分布的P型多晶硅区与呈长条型分布的P型多晶硅区11在器件内部横向间隔分布，呈长条型分布的P型多晶硅区11在横向间隔分布的宽度为0.2～1μm；P型多晶硅区11分别与两个金属源极1、1a连接；所述P型多晶硅区11上方还具有与之相接触的Trench栅结构，所述Trench栅结构包括多晶硅栅9，包围在所述多晶硅栅9底部与侧壁的栅介质层10以及设于多晶硅栅9部分上表面的金属栅极8，Trench栅结构在N-外延层5的位置略深于Pbase区41、4；各金属接触通过介质材料相互隔离形成左右对称的元胞结构。
本实施例设置呈π型分布的P型多晶硅区与呈长条型分布的P型多晶硅区11在器件内部横向间隔分布，有助于提高所形成Si/SiC异质结的面积，异质结面积的提高有助于改善正向导通特性。。
实施例6：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～220μm的碳化硅N+衬底6的硅面制作掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为5～20μm制作N-外延层5，如图8所示；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1～2μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区，如图9所示；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21，如图10所示；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质，形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的两个N+源区3、31，如图11所示；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层上方刻蚀出呈π型分布的沟槽区，刻蚀所得沟槽区的深度约为1.5μm～2.5μm，沟槽区内凸起状N-外延层5的高度为0.3μm～0.6μm，沟槽区内凸起状N-外延层5的宽度为0.1μm～0.4μm，如图12所示；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀完成后，形成厚度为0.5～1μm呈π型分布的P型多晶硅区11，如图13所示；
第七步：采用热氧化或者淀积和刻蚀工艺，在沟槽区的P型多晶硅区11表面及沟槽区侧壁生成一层厚度约为50～100nm的栅介质层10，刻蚀去除多余栅介质材料，如图14所示；
第八步：采用淀积和刻蚀工艺，在沟槽区内淀积一层厚度约为0.8～1.2μm的P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成多晶硅栅9，如图15所示；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～3μm的源极电极1、1a以及金属栅极8；减薄器件背部后，通过淀积一层金属形成厚度为1～6μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件，如图16所示。
实施例7：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～220μm的碳化硅N+衬底6的硅面制作掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为5～20μm制作N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为1～2μm，掺杂浓度为3×e16～2×e17cm-3的Pbase区；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的两个N+源区3、31；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层上方刻蚀出呈π型分布的沟槽区，刻蚀所得沟槽区的深度约为1.5～2.＝5μm，沟槽区内凸起状N-外延层5的高度为0.3μm～0.6μm，沟槽区内凸起状N-外延层5的宽度为0.1μm～0.4μm；
第六步：采用离子注入工艺，在π型沟槽区两个底部层各进行P型杂质离子注入，进而分别形成位于两沟槽底部的第一P+碳化硅区12和第二P+碳化硅区121，第一P+碳化硅区12和第二P+碳化硅区121的掺杂浓度为3×1018cm-3～1×1019cm-3，厚度为0.2～1.0μm，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀完成后，形成厚度为0.5～1μm呈π型分布的P型多晶硅区11；
第八步：采用热氧化或者淀积和刻蚀工艺，在沟槽区的P型多晶硅区11表面及沟槽区侧壁生成一层厚度约为50～100nm的栅介质层10，刻蚀去除多余栅介质层，如图14所示；
第九步：采用淀积和刻蚀工艺，在沟槽区淀积一层厚度约为0.8～1.2μm的P型多晶硅，刻蚀去除多余P型多晶硅，在沟槽区内形成多晶硅栅9；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～3μm的源极电极1、1a以及金属栅极8；减薄器件背部后，通过淀积一层金属形成厚度为1～6μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
实施例8：
一种碳化硅Trench MOS器件的制作方法，包括以下步骤：
第一步：采用外延工艺，在掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为50～220μm的碳化硅N+衬底6的硅面制作掺杂浓度为2×1014cm-3～2×1016cm-3，厚度为5～20μm制作N-外延层5；本实施在碳化硅衬底硅面上形成的外延层具有缺陷密度低的优势，相比于在碳化硅衬底碳面形成中等掺杂浓度外延层更加容易；
第二步：采用离子注入工艺，350℃～600℃，在N-外延层5上层注入硼离子或者铝离子，形成深度为
Figure BDA0001317761160000151
，掺杂浓度为3×e16～2×e17cm-3的Pbase区；由于在SiC工艺中，需要采用高温离子注入和高温激活退火，使得这步工艺非常困难，故此步骤也可通过相对容易的外延工艺形成；
第三步：采用光刻和离子注入工艺，在400℃～600℃下，在Pbase区上层两侧注入P型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度约为5×e18～1×e20cm-3的P+接触区2、21；P+接触区制作的主要目在于：其与源极金属形成欧姆接触，同时短接Pbase区与N+源区，可避免寄生BJT带来的不利影响；
第四步：采用光刻和离子注入工艺，在400℃～600℃下，在两个P+接触区2、21之间的Pbase区上层注入N型半导体杂质形成深度约为0.3μm～0.5μm，掺杂浓度为3×e18～8×e19cm-3的两个N+源区3、31；此步骤也可以通过外延方式，进而获得更佳的材料特性；
第五步：采用两次刻蚀工艺，在N-外延层上方刻蚀出呈π型分布的沟槽区，刻蚀所得沟槽区的深度约为1.7～3.4μm，沟槽区内凸起状N-外延层5的高度为0.3μm～0.6μm，沟槽区内凸起状N-外延层5的宽度为0.08μm～0.4μm；
第六步：采用淀积和刻蚀工艺，分别在沟槽两个凹槽内淀积一层厚度为0.2～1.0μm、宽度为0.06～0.3μm的介质材料，形成第一介质层区13和第二介质层区131；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀完成后，形成厚度为0.5～1μm呈π型分布的P型多晶硅区11；
第八步：采用热氧化或者淀积和刻蚀工艺，在沟槽区的P型多晶硅区11表面及沟槽区侧壁生成一层厚度约为50～100nm的栅介质层10，刻蚀去除多余栅介质层，如图14所示；
第九步：采用淀积和刻蚀工艺，在沟槽区淀积一层厚度约为1.5～2.3μm的P型多晶硅，刻蚀去除多余P型多晶硅，在沟槽区内形成多晶硅栅9；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，经刻蚀后形成厚度为0.5～3μm的源极电极1、1a以及金属栅极8；减薄器件背部后，通过淀积一层金属形成厚度为1～6μm的漏极电极7，本实施例所用金属层为Ni/Ti/Al等金属体系，上述金属体系能够与碳化硅材料形成良好的欧姆接触，最终制得碳化硅Trench MOS器件。
根据本领域技术人员常识可知：所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替；本发明不仅能够采用P型多晶硅材料实现N沟道器件制作，也采用N型多晶硅材料实现P沟道器件的制作；本发明栅介质层材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种碳化硅沟槽MOS器件，其元胞结构包括：自下而上依次设置的金属漏电极(7)、N+衬底(6)及N-外延层(5)；所述N-外延层(5)上层一端具有第一P型基区(4)，所述N-外延层(5)上层另一端具有第二P型基区(41)；所述第一P型基区(4)中具有相互独立的第一N+源区(3)和第一P+接触区(2)；所述第二P型基区(41)中具有相互独立的第二N+源区(31)和第二P+接触区(21)；所述第一P+接触区(2)和第一N+源区(3)的上表面具有第一金属源电极(1)；所述第二P+接触区(21)和第二N+源区(31)的上表面具有第二金属源电极(1a)；其特征在于：在两个P型基区(4、41)中间位置下方的N-外延层(5)内具有呈π型分布的P型多晶硅区(11)，P型多晶硅区(11)与N-外延层(5)的接触界面形成异质结；所述P型多晶硅区(11)分别与两个金属源极(1、1a)连接；所述P型多晶硅区(11)上方还具有与之相接触的沟槽栅结构，所述沟槽栅结构包括多晶硅栅(9)，包围在所述多晶硅栅(9)底部与侧壁的栅介质层(10)以及设于多晶硅栅(9)部分上表面的金属栅极(8)，沟槽栅结构的深度大于P型基区(4、41)的深度；各金属接触通过介质材料相互隔离形成左右对称的元胞结构。
2.根据权利要求1所述的一种碳化硅沟槽MOS器件，其特征在于，P型多晶硅区(11)包括呈π型分布的P型多晶硅区(11)和呈长条形分布的P型多晶硅区(11)，二者在沟槽栅结构下方位置横向间隔分布。
3.根据权利要求1或2所述的一种碳化硅沟槽MOS器件，其特征在于，还包括相互独立的第一P+碳化硅区(12)和第二P+碳化硅区(121)，两个P+碳化硅区(12、121)分别设于P型多晶硅区(11)的两个枝区下方并且与之接触；两个P+碳化硅区(12、121)的宽度大于或者等于P型多晶硅区(11)相应枝区的宽度。
4.根据权利要求1或2所述的一种碳化硅沟槽MOS器件，其特征在于，还包括相互独立的第一介质层区(13)和第二介质层区(131)，两个介质层区(13、131)分别设于P型多晶硅区(11)的两个枝区下方并且与之接触，两个介质层区(13、131)的宽度大于或者等于P型多晶硅区(11)相应枝区的宽度。
5.一种碳化硅沟槽MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制得N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上层注入P型半导体杂质形成P型基区；
第三步：采用光刻和离子注入工艺，在第二步制得的P型基区两端注入P型半导体杂质分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的P型基区上层注入N型半导体杂质形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一P型基区(4)和第二P型基区(41)以及左右对称的第一N+源区(3)和第二N+源区(31)；所述沟槽区在N-外延层(5)内部的深度大于P型基区在N-外延层(5)内部的深度；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区(11)；
第七步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区(11)上表面及沟槽区侧壁生成栅介质层(10)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅，在沟槽区内形成多晶硅栅(9)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分多晶硅栅(9)上表面形成金属栅极(8)；减薄器件背部后，通过淀积一层金属形成金属漏极(7)，最终制得碳化硅沟槽MOS器件。
6.一种碳化硅沟槽MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制得N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上层注入P型半导体杂质形成P型基区；
第三步：采用光刻和离子注入工艺，在第二步制得的P型基区两端注入P型半导体杂质分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的P型基区上层注入N型半导体杂质形成N+源区；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一P型基区(4)和第二P型基区(41)以及左右对称的第一N+源区(3)和第而N+源区(31)；所述沟槽区在N-外延层(5)内部的深度大于P型基区在N-外延层(5)内部的深度；
第六步：采用离子注入工艺，在π型沟槽区两个相互独立的枝区底部注入P型杂质离子，进而分别在两个枝区底部形成第一P+碳化硅区(12)和第二P+碳化硅区(121)，通过高温退火激活上述注入的杂质；
第七步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区(11)；
第八步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区(11)上表面及沟槽区侧壁生成栅介质层(10)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成被栅介质层(10)包围的多晶硅栅(9)；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分多晶硅栅(9)上表面形成金属栅极(8)；减薄器件背部后，通过淀积一层金属形成金属漏极(7)，最终制得碳化硅沟槽MOS器件。
7.一种碳化硅沟槽MOS器件的制作方法，其特征在于，包括以下步骤：
沟槽第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制得N-外延层(5)；
第二步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，所述沟槽区在N-外延层(5)内部的深度大于后续工艺中形成的P型基区在N-外延层(5)内部的深度；
第三步：采用离子注入工艺，在N-外延层(5)上层两端以及沟槽区中两个相互独立的枝区底部注入P型半导体杂质，分别形成第一P型基区(4)、第二P型基区(41)、第一P+碳化硅区(12)和第二P+碳化硅区(121)；
第四步：采用光刻和离子注入工艺，在第二步制得的第一P型基区(4)和第二P型基区(41)中分别注入P型半导体杂质，形成第一P+接触区(2)和第二P+接触区(21)；
第五步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的第一P型基区(4)和第二P型基区(41)中分别注入N型半导体杂质，形成第一N+源区(3)和第而N+源区(31)，通过高温退火激活上述注入的杂质；
第六步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区(11)；
第七步：采用热氧化或者淀积工艺，在第六步制得的P型多晶硅区(11)上表面及沟槽区侧壁生成栅介质层(10)；
第八步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内被栅介质层(10)包围的形成多晶硅栅(9)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分多晶硅栅(9)上表面形成金属栅极(8)；减薄器件背部后，通过淀积一层金属形成金属漏极(7)，最终制得碳化硅沟槽MOS器件。
8.一种碳化硅沟槽MOS器件的制作方法，其特征在于，包括以下步骤：
一种碳化硅沟槽MOS器件的制作方法，其特征在于，包括以下步骤：
第一步：采用外延工艺，在碳化硅N+衬底(6)上表面制得N-外延层(5)；
第二步：采用离子注入工艺，在N-外延层(5)上层注入P型半导体杂质形成P型基区；
第三步：采用光刻和离子注入工艺，在第二步制得的P型基区两端注入P型半导体杂质分别形成第一P+接触区(2)和第二P+接触区(21)；
第四步：采用光刻和离子注入工艺，在两个P+接触区(2、21)之间的P型基区上层注入N型半导体杂质分别形成N+源区，通过高温退火激活上述注入的杂质；
第五步：采用多次刻蚀工艺，在N-外延层上方中间位置刻蚀出π型沟槽区，进而得到左右对称的第一P型基区(4)和第二P型基区(41)以及左右对称的第一N+源区(3)和第而N+源区(31)；所述沟槽区在N-外延层(5)内部的深度大于P型基区在N-外延层(5)内部的深度；
第六步：采用淀积和刻蚀工艺，在π型沟槽区两个相互独立的枝区底部淀积介质层，分别在两个枝区底部形成第一介质层(13)和第二介质层(131)；
第七步：在器件表面淀积一层P型多晶硅材料，去除多余P型多晶硅材料，在沟槽区底部形成呈π型分布的P型多晶硅区(11)；
第八步：采用热氧化或者淀积工艺，在P型多晶硅区(11)上表面及沟槽区侧壁生成栅介质层(10)；
第九步：采用淀积和刻蚀工艺，在器件表面淀积一层P型多晶硅材料，刻蚀去除多余P型多晶硅材料，在沟槽区内形成多晶硅栅(9)；
第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在第一P+接触区和第一N+源区表面形成第一源极电极(1)，在第二P+接触区和第二N+源区表面形成第二源极电极(1a)；在部分多晶硅栅(9)上表面形成金属栅极(8)；减薄器件背部后，通过淀积一层金属形成金属漏极(7)，最终制得碳化硅沟槽MOS器件。
9.根据权利要求5至8任一项所述的一种碳化硅沟槽MOS器件的制作方法，所述制作沟槽区的个数为两个或者多个，若干个沟槽区之间相互独立，并且在沟槽栅结构下方位置的器件内部横向间隔分布。
10.根据权利要求9所述的一种碳化硅沟槽MOS器件的制作方法，介质层区(13、131)或者P+碳化硅区(12、121)的宽度大于或者等于π型沟槽区相应枝区的宽度。
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