CN115832057A - 一种碳化硅mosfet器件以及制备方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 149
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 87
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 210000000746 body region Anatomy 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 191
- 238000000151 deposition Methods 0.000 claims description 21
- 238000002161 passivation Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 9
- -1 aluminum ion Chemical class 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000008901 benefit Effects 0.000 abstract description 5
- 230000002349 favourable effect Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
本发明公开了一种碳化硅MOSFET器件以及制备方法，包括衬底；第一N型外延层设置在衬底上；第二N型外延层设置在第一N型外延层上；P型体区位于第二N型外延层的外侧并使第二N型外延层的内部区域成为N型漂移区；源极区设置在P型体区上方，源极区包括P型阱区、N型阱区，源极金属，P型阱区至少部分延伸至N型漂移区内；栅极区包括多晶硅栅极和栅极氧化层，多晶硅栅极至少部分投影在P型阱区和N型阱区上；漏极设置于衬底的背面；肖特基二极管，位于第二N型外延层的上方，并被栅极氧化层包围，使其与多晶硅栅极电性隔离。本发明得到的碳化硅MOSFET器件，功率损耗更低，效率更高，稳定性更强，体积小巧，具有良好的性能优势。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种碳化硅MOSFET器件以及制备方法。
背景技术
碳化硅是新型宽禁带半导体材料，具有出色的物理，化学和电学性能。碳化硅的击穿电场强度是传统硅的10倍，导热率是硅的三倍，且具有更高的开关频率，可以减小电路中储能元件的损耗和体积。理论上，碳化硅器件可以在600℃以上的高温环境工作，且具有有意的抗辐射性能，大大提高了其高温稳定性。这使得基于碳化硅的功率器件半导体，在大功率和高温应用的环境中非常具有吸引力和应用前景。其中，碳化硅MOSFET具有低导通电阻，开关速度快，耐高温等特点。
碳化硅MOSFET器件是以宽禁带半导体材料碳化硅制造的下一代半导体器件。其凭借优异的材料特性，被认为是具有全功率应用范围内替代传统硅基IGBT器件潜能的新一代半导体功率件。然而，因MOS沟道的不理想导致MOS沟道迁移率过低，极大地限制了碳化硅MOSFET通态电流密度。因此，具有更高沟道密度、从而具有更大通态电流密度的碳化硅UMOSFET受到的广泛关注和研究。碳化硅MOSFET器件在应用中，通常需要与一个二极管反并联使用。通常有两种方式可以达到这个目的。其一是直接使用该器件P型基区与碳化硅N漂移区、碳化硅N+衬底形成的寄生二极管。该寄生碳化硅二极管导通压降大，且反向恢复特性差，造成了较高的功率损耗，不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅MOSFET器件在实际电路应用中极为不利；其二是通过将器件与外部二极管反并联使用。该方法增加了金属互连数目，增加了寄生电感，不利于系统可靠性的提升；同时，由于器件数目的增加，导致系统体积增大，配套的散热需求也有所提升，封装成本也有所上升。以上种种问题使得碳化硅MOSFET器件在众多实际应用中的推广受到了阻碍。
综上所述可以看出，如何降低碳化硅MOSFET器件的功率损耗、提高工作效率是目前有待解决的问题。
发明内容
本发明的目的是提供一种碳化硅MOSFET器件，解决了现有氮化硅MOSFET器件功耗损耗大，工作效率低、器件体积大等问题。
为解决上述技术问题，本发明提供一种碳化硅MOSFET器件，包括：
衬底；
第一N型外延层，设置在所述衬底上；
第二N型外延层，设置在所述第一N型外延层上；
P型体区，贯穿于所述第二N型外延层，所述P型体区位于所述第二N型外延层的外侧并使所述第二N型外延层的内部区域成为N型漂移区；
源极区，设置在所述P型体区上方，所述源极区包括P型阱区、设置于所述P型阱区内的N型阱区，以及与所述P型阱区和N型阱区的至少部分表面相接触的源极金属，所述P型阱区至少部分延伸至所述N型漂移区内；
栅极区，包括多晶硅栅极和包裹所述多晶硅栅极的栅极氧化层，所述多晶硅栅极至少部分投影在所述P型阱区和所述N型阱区上；
漏极，设置于所述衬底的相对所述第一N型外延层的另一表面上；
肖特基二极管，位于所述第二N型外延层的上方表面，所述肖特基二极管被所述栅极氧化层包围，使其与所述多晶硅栅极电性隔离。
优选地，所述第二N型外延层和所述第一N型外延层均为N-碳化硅漂移层；
所述第二N型外延层的掺杂浓度大于所述第一N型外延层的掺杂浓度。
优选地，所述第二N型外延层的宽度小于所述第一N型外延层的宽度。
优选地，所述第一P型体区为P型掺杂的碳化硅。
优选地，所述P型阱区包括第一P-基区、第二P-基区；
所述第一P-基区延伸至所述N型漂移区内；
所述第二P-基区位于所述第一P-基于上层；
其中，所述第一P-基区和所述第二P-基区均采用铝离子掺杂碳化硅。
优选地，所述栅极氧化层外侧接触所述源极金属，所述栅极氧化层位于所述P型阱区、所述N型阱区和第二N型外延层的上层。
优选地，所述衬底采用n型碳化硅衬底层。
优选地，所述栅极区还包括：
栅极金属层，设置在所述多晶硅栅极上层，并至少一部分内嵌在所述栅极氧化层中。
本发明还提供了一种碳化硅MOSFET器件的制备方法，包括：
提供一n型碳化硅衬底层；
在所述n型碳化硅衬底层上沉积第一n-碳化硅漂移层；
在所述第一n-碳化硅漂移层上沉积第二n-碳化硅漂移层；
在所述第二n-碳化硅漂移层四周刻蚀固定宽度的沟槽，在所述固定宽度的沟槽内沉积具有p型掺杂的碳化硅，形成P型体区；
在所述第二n-碳化硅漂移层四周以及所述P型体区上，通过掩膜版进行高温高能离子注入所述第二n-碳化硅漂移层，形成第一P-基区；
在所述第一P-基区上进行高温高能离子注入，形成第二P-基区，所述第二P-基区与所述第一P-基区形成凸型基区与所述第二n-碳化硅漂移层接触；
在所述第二P-基区上进行高温能离子注入形成N型阱区，并在所述N型阱区；
在所述第二n-碳化硅漂移层、第二P-基区和N+源区上层通过高温氧化形成栅极氧化层；
在所述栅极氧化层上沉积多晶硅，形成多晶硅栅极，并在所述多晶硅栅极上沉积一层钝化保护层；
刻蚀所述钝化保护层与多晶硅栅极以及所述栅极氧化层的中间区域，直至暴露出所述第二n-碳化硅漂移层，将金属放置在所述第二n-碳化硅漂移层上层，形成肖特基二极管；
刻蚀部分所述钝化保护层和所述栅极氧化层，制备器件的源极和栅极。
优选地，所述提供一n型碳化硅衬底层后还包括：
将所述n型碳化硅衬底层旋转；
在所述n型碳化硅衬底层底部沉积漏极金属层，形成MOSFET器件漏极。
本发明所提供的一种碳化硅MOSFET器件，通过金属层与第第二N型外延层接触，形成肖特基二极管，所集成的肖特基二极管正向工作性能优于寄生二极管，具有更加的反向回复性能，采用P型体区取代部分第二N型外延层，有效降低器件的导通电阻，较小功率损耗；将漂移区分为第一N型外延层和第二N型外延层，利用掺杂较高的第二N型外延层提高器件断路能力；本发明中设置具有凸型结构的P基区，降低器件反偏时的漏极电流，加强器件的耐压作用，本发明得到的碳化硅MOSFET器件，功率损耗更低，稳定性更强，体积小巧，具有良好的性能优势。
附图说明
为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的碳化硅MOSFET器件的结构示意图；
图2为本发明所提供的碳化硅MOSFET器件制备方法的步骤流程图。
附图标记：碳化硅衬底1，漂移层2，第一n-碳化硅漂移层21，第二n-碳化硅漂移层22，P柱3，基区4，第一P-基区41，第二P-基区42，n+区域5，源极6，栅极氧化层7，肖特基二极管8，多晶硅栅极层9，钝化保护层10，栅极金属层11，漏极金属层12。
具体实施方式
本发明的核心是提供一种碳化硅MOSFET器件以及制备方法，基于现有碳化硅MOSFET器件生成肖特基二极管，降低了功率损耗，提高了工作效率，体积小巧便于封装的优点。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明所提供的碳化硅MOSFET器件的结构示意图；本发明所提供的碳化硅MOSFET器件包括：
碳化硅衬底1，在本实施例中碳化硅衬底1为n型掺杂的碳化硅作为衬底。
漂移层2为第一n-碳化硅漂移层21和第二n-碳化硅漂移层22，第一n-碳化硅漂移层21位于碳化硅衬底上层，第二n-碳化硅漂移层22位于第一n-碳化硅漂移层21，其中，第二n-碳化硅漂移层22的掺杂浓度大于第一n-碳化硅漂移层21的掺杂浓度，通过掺杂不同的掺杂浓度有效实现改善电路的短路能力；第二n-碳化硅漂移层22的厚度大于第一n-碳化硅漂移层21的厚度，第二n-碳化硅漂移层22的宽度小于第一n-碳化硅漂移层21的宽度。
P柱3，为类似超结结构的P性掺杂碳化硅，分别设置在第二n-碳化硅漂移层22的四周，P柱3与第二n-碳化硅漂移层22的宽度相加等于第一n-碳化硅漂移层21的宽度，P柱3的高度小于第二n-碳化硅漂移层22的高度；在本实施例中利用p型掺杂的碳化硅柱体取代部分的第二n-碳化硅漂移层，进一步的降低器件的导通电阻；
基区4均采用p型掺杂的碳化硅，包括两个第一P-基区41和两个第二P-基区42，两个第一P-基区41分别位于P柱3上层，并且一端内嵌在第二n-碳化硅漂移层22中；其中所述两个第一P-基区41的宽度大于所述P柱3的宽度；
两个第二P-基区42位于所述两个第一P-基区41上层，利用第一P-基区41和第二P-基区42组合为凸型基区，采用本发明实施例中的这种结构在器件反偏时，能够起到减少漏极电流的作用，加强了器件的耐压能力。在正向导通时，无需增加导通电压，启动电阻也不会变大。
n+区域5内嵌在两个第二P-基区42中，N+区域上表面与所述第二P-基区42相平，暴露在空气中，将n+区域与金属层相接触，引出形成碳化硅MOSFET的源极6。
栅极氧化层7，所述栅极氧化层7位于所述第二n-碳化硅漂移层22上层，两侧接触所述碳化硅MOSFET的源极6；
肖特基二极管8，由金属层与第二n-碳化硅漂移层22组成，所述肖特基二极管8底面与所述第二n-碳化硅漂移层22接触，两侧与所述栅极氧化层7接触，肖特基二极管其势垒高度可以通过改变金属材料、工艺控制以及碳化硅N-外延浓度进行调节，最终形成较低导通压降的肖特基接触；通常该接触Von处于0.8V～1.6V的范围。从而实现正向工作性能优于寄生二极管的肖特基二极管的体内集成。
由于该二极管为多子器件，反向恢复过程中由于不存在少子存储，具有更快的反向恢复时间、更低的反向恢复损耗以及更加的反向恢复可靠性，故相对于寄生二极管，具有更佳的反向恢复性能。
多晶硅栅极层9，位于所述栅极氧化层7上且在所述肖特基二极管8四周，上面连接钝化保护层10和栅极金属层11，其中，栅极氧化层7和钝化保护层10的制备方法以及材料均相同。
漏极金属层12，位于所述碳化硅衬底1下表面，作为所述碳化硅MOSFET器件的漏极。
本发明实施例所提供的一种基于肖特基二极管的碳化硅MOSFET器件，相比于现有技术中体外分并联一个二极管的方式，显著减小了电力电子系统体积，降低了封装非，并且不会因为外接二极管和器件之间的金属引线，产生寄生效应，提高了器件应用的可靠性。本发明集成二极管后的器件面积与传统碳化硅MOSFET器件的大小相同，将之前的漂移层修改为掺杂浓度不同的漂移层以及P型掺杂的碳化硅柱，能够改善电路的短路能力和降低器件的导通电阻，减少功率表损耗，并且采用凸型结构的基区，在器件反偏时，能够起到减小漏极电流的作用，加强器件的耐压能力。得到低损耗、工作效率高，可靠性高，器件体积小的半导体器件。
请参考图2，图2位本发明所提供的基于肖特基二极管的碳化硅MOSFET器件的制备方法；具体步骤如下：
步骤S201：提供一n型碳化硅衬底层；
提供一掺杂浓度较高的n型碳化硅作为衬底层。
步骤S202：将所述n型碳化硅衬底层旋转，在所述n型碳化硅衬底层底部沉积金属层，形成器件漏极；
步骤S203：在所述n型碳化硅衬底层上沉积第一n-碳化硅漂移层；
利用化学气相沉积外延方式在所述n型碳化硅衬底层上沉积第一n-碳化硅漂移层，其第一n-碳化硅漂移层的掺杂浓度为1.8E16cm-3，具体掺杂浓度根据芯片耐压来优化。
步骤S204：在所述第一n-碳化硅漂移层上沉积第二n-碳化硅漂移层；
利用化学气相沉积外延方式在所述第一n-碳化硅漂移层上沉积第二n-碳化硅漂移层，其第二n-碳化硅漂移层的掺杂浓度为3E16cm-3，具体掺杂浓度根据芯片耐压来优化。
步骤S205：在所述第二n-碳化硅漂移层四周刻蚀固定宽度的沟槽，在所述固定宽度的沟槽内沉积具有p型掺杂的碳化硅，形成P型体区；
具体的先通过湿法刻蚀技术同步刻蚀所述第二n-碳化硅漂移层四周，得到沟槽，其沟槽的深度为：3.5～5um，宽度为：0.75～1.5um；
然后在两侧沟槽通过化学气相淀积具有p型掺杂的碳化硅柱，得到P型体区。
步骤S206：在所述第二n-碳化硅漂移层四周以及所述P型体区上，通过掩膜版进行高温高能离子注入所述第二n-碳化硅漂移层，形成第一P-基区；
通过光刻的工艺，利用光刻胶屏蔽除图中p-基区宽度外的区域，通过高能高温的离子注入注入铝离子，其浓度大约为4E16～1E17cm-3。
步骤S207：在所述第一P-基区上进行高温高能离子注入，形成第二P-基区，所述第二P-基区与所述第一P-基区形成凸型基区与所述第二n-碳化硅漂移层接触；
第二P-基区的浓度与第一P-基区的浓度相同。
步骤S208：在所述第二P-基区上进行高温能离子注入形成N+源区；
通过光刻技术利用光刻胶屏蔽N+源区宽度外的区域；通过高温高能离子在所述第二P-基区内注入氮离子形成n+区域，其浓度约为1E19cm-3。
步骤S209：在所述第二n-碳化硅漂移层、第二P-基区和N+源区上层通过高温氧化形成栅极氧化层；
通过高温氧化形成一层栅极氧化层，栅极氧化层覆盖全部第二n-碳化硅漂移层上方。
步骤S210：在所述栅极氧化层上沉积多晶硅，形成多晶硅栅极，并在所述多晶硅栅极上沉积一层钝化保护层；
在多晶硅上方淀积氧化层，形成钝化保护层。在多晶硅栅极上方区域刻蚀所述钝化保护层，将金属放置在多晶硅栅极上，形成器件的栅极。
步骤S211：刻蚀所述钝化保护层与多晶硅栅极以及所述栅极氧化层的中间区域，直至暴露出所述第二n-碳化硅漂移层，将金属放置在所述第二n-碳化硅漂移层上层，形成肖特基二极管。
步骤S212：刻蚀部分所述钝化保护层和所述栅极氧化层，制备器件的源极和栅极。
利用光刻技术刻蚀器件外侧部分所述钝化保护层、多晶硅栅极以及所述栅极氧化层，直至暴露出第二P-基区和N+源区，将金属放置在第二P-基区和N+源区上层，形成器件的源极，其金属与所述第二n-碳化硅漂移层、第二P-基区以及N+源区形成欧姆接触。
利用光刻技术刻蚀部分钝化保护层，直至暴露出多晶硅栅极，将栅极金属放置在所述栅极金属层上，形成器件的栅极。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
以上对本发明所提供的一种肖特基二极管的碳化硅MOSFET器件以及制备方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (10)
1.一种碳化硅MOSFET器件，其特征在于，包括：
衬底；
第一N型外延层，设置在所述衬底上；
第二N型外延层，设置在所述第一N型外延层上；
P型体区，贯穿于所述第二N型外延层，所述P型体区位于所述第二N型外延层的外侧并使所述第二N型外延层的内部区域成为N型漂移区；
源极区，设置在所述P型体区上方，所述源极区包括P型阱区、设置于所述P型阱区内的N型阱区，以及与所述P型阱区和N型阱区的至少部分表面相接触的源极金属，所述P型阱区至少部分延伸至所述N型漂移区内；
栅极区，包括多晶硅栅极和包裹所述多晶硅栅极的栅极氧化层，所述多晶硅栅极至少部分投影在所述P型阱区和所述N型阱区上；
漏极，设置于所述衬底的相对所述第一N型外延层的另一表面上；
肖特基二极管，位于所述第二N型外延层的上方表面，所述肖特基二极管被所述栅极氧化层包围，使其与所述多晶硅栅极电性隔离。
2.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第二N型外延层和所述第一N型外延层均为N-碳化硅漂移层；
所述第二N型外延层的掺杂浓度大于所述第一N型外延层的掺杂浓度。
3.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第二N型外延层的宽度小于所述第一N型外延层的宽度。
4.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第一P型体区为P型掺杂的碳化硅。
5.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述P型阱区包括第一P-基区、第二P-基区；
所述第一P-基区延伸至所述N型漂移区内；
所述第二P-基区位于所述第一P-基于上层；
其中，所述第一P-基区和所述第二-P基区均采用铝离子掺杂碳化硅。
6.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述栅极氧化层外侧接触所述源极金属，所述栅极氧化层位于所述P型阱区、所述N型阱区和第二N型外延层的上层。
7.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述衬底采用n型碳化硅衬底层。
8.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述栅极区还包括：
栅极金属层，设置在所述多晶硅栅极上层，并至少一部分内嵌在所述栅极氧化层中。
9.一种碳化硅MOSFET器件的制备方法，其特征在于，包括：
提供一n型碳化硅衬底层；
在所述n型碳化硅衬底层上沉积第一n-碳化硅漂移层；
在所述第一n-碳化硅漂移层上沉积第二n-碳化硅漂移层；
在所述第二n-碳化硅漂移层四周刻蚀固定宽度的沟槽，在所述固定宽度的沟槽内沉积具有p型掺杂的碳化硅，形成P型体区；
在所述第二n-碳化硅漂移层四周以及所述P型体区上，通过掩膜版进行高温高能离子注入所述第二n-碳化硅漂移层，形成第一P-基区；
在所述第一P-基区上进行高温高能离子注入，形成第二P-基区，所述第二P-基区与所述第一P-基区形成凸型基区与所述第二n-碳化硅漂移层接触；
在所述第二P-基区上进行高温能离子注入形成N型阱区，并在所述N型阱区；
在所述第二n-碳化硅漂移层、第二P-基区和N+源区上层通过高温氧化形成栅极氧化层；
在所述栅极氧化层上沉积多晶硅，形成多晶硅栅极，并在所述多晶硅栅极上沉积一层钝化保护层；
刻蚀所述钝化保护层与多晶硅栅极以及所述栅极氧化层的中间区域，直至暴露出所述第二n-碳化硅漂移层，将金属放置在所述第二n-碳化硅漂移层上层，形成肖特基二极管；
刻蚀部分所述钝化保护层和所述栅极氧化层，制备器件的源极和栅极。
10.如权利要求9所述的碳化硅MOSFET器件的制备方法，其特征在于，所述提供一n型碳化硅衬底层后还包括：
将所述n型碳化硅衬底层旋转；
在所述n型碳化硅衬底层底部沉积漏极金属层，形成器件的漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211613958.9A CN115832057A (zh) | 2022-12-15 | 2022-12-15 | 一种碳化硅mosfet器件以及制备方法 |
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| Publication Number | Publication Date |
|---|---|
| CN115832057A true CN115832057A (zh) | 2023-03-21 |
Family
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Family Applications (1)
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| CN202211613958.9A Pending CN115832057A (zh) | 2022-12-15 | 2022-12-15 | 一种碳化硅mosfet器件以及制备方法 |
Country Status (1)
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| CN (1) | CN115832057A (zh) |
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