CN114927562B - 碳化硅jfet器件结构及其制备方法 - Google Patents

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Abstract

本发明涉及半导体功率器件技术领域，提供一种碳化硅JFET器件结构及其制备方法，包括自下而上依次设置的碳化硅N+衬底、碳化硅N‑第一外延层、P基区、碳化硅N‑第二外延层、P+欧姆接触区和P+栅极注入区、栅电极区、绝缘介质层、发射极欧姆接触层和发射极肖特基接触层，并且在碳化硅N+衬底下方和绝缘介质层、发射极欧姆接触层、发射极肖特基接触层上方设置金属电极。本发明设置双外延结构，在第一外延层嵌入P基区，第二外延层嵌入P+栅极注入区，两者之间形成导电沟道结构，减少栅极氧化层结构，降低器件导通损耗，减少反向漏电流；同时形成肖特基二极管结构，能提升器件反向恢复损耗。

Description

碳化硅JFET器件结构及其制备方法
技术领域
本发明涉及半导体功率器件技术领域，具体涉及一种碳化硅JFET器件结构及其制备方法。
背景技术
碳化硅材料作为宽禁带半导体材料，比硅材料具有更优异的特性，禁带宽度是硅的3倍，临界击穿电场是硅的10倍，热导率是硅的4倍。使用碳化硅材料制成的功率器件比硅器件具有更高的工作频率、更小的损耗以及更高的工作温度和功率密度，热别适合应用于高压、大功率、高温、抗辐射的电力电子器件中。
近年来，碳化硅金属氧化物场效应晶体管（SiC MOSFET）被推向功率器件市场。在相同耐压能力下，SiC MOSFET比传统的硅绝缘栅双极场效应晶体管（Si IGBT）具有更高的工作温度、更低的开关损耗以及更高的开关频率。虽然SiC MOSFET性能优异，但是SiCMOSFET器件的栅氧可靠性在高温高压条件下受到了严重影响，没有能够充分发挥碳化硅材料的特性。此外，SiC MOSFET寄生二极管反向恢复速度相对较差，在快速的开关频率下，体二极管的反向恢复损耗对SiC MOSFET器件的开关损耗占比大，严重限制了SiC MOSFET器件性能的发挥。
而结型场效应晶体管（JFET）是一种通过在PN结端施加电压来改变沟道导电性，从而实现对漏源极电流控制的耗尽型器件。碳化硅JFET器件具有驱动简单、不含栅氧化层、可靠性高等优势，非常适合与在高温高压条件下使用，在功率器件领域有广泛的应用前景。
因此，如何解决碳化硅器件在高温高压条件下的可靠性并降低器件的开关损耗，成为了亟待解决的技术问题。
发明内容
本发明的目的在于克服上述一种或多种现有的技术问题，提供一种碳化硅JFET器件结构及其制备方法。
为实现上述目的，本发明提供如下技术方案：
碳化硅JFET器件结构，包括：
碳化硅N+衬底；
设置在所述碳化硅N+衬底表面的碳化硅N-第一外延层；
嵌入所述碳化硅N-第一外延层背离所述碳化硅N+衬底表面的P基区；
设置在所述碳化硅N-第一外延层背离所述碳化硅N+衬底表面的碳化硅N-第二外延层；
设置在所述碳化硅N-第二外延层两侧的P+欧姆接触区；
嵌入所述碳化硅N-第二外延层背离所述碳化硅N-第一外延层表面的P+栅极注入区；
以及设置在所述碳化硅N-第二外延层上的栅电极区、绝缘介质层、发射极欧姆接触层、发射极肖特基接触层；
所述碳化硅N-第二外延层为导电沟道层，在所述P+栅极注入区与所述P基区之间形成导电沟道。
优选地，所述碳化硅N-第一外延层的掺杂浓度低于所述碳化硅N-第二外延层的掺杂浓度。
优选地，在所述碳化硅N-第一外延层背离所述碳化硅N+衬底表面的两侧向下沿中线对称设置P型基区，所述P型基区深度小于所述碳化硅N-第一外延层的厚度。
优选地，所述P+欧姆接触区的厚度等于所述碳化硅N-第二外延层的厚度。
优选地，在所述碳化硅N-第二外延层背离所述碳化硅N-第一外延层的表面向下沿中线对称设置两个所述P+栅极注入区，两个所述P+栅极注入区设置在两个所述P+欧姆接触区之间，并且所述P+栅极注入区的厚度小于所述碳化硅N-第二外延层的厚度。
优选地，所述栅电极区与所述绝缘介质层设置为两个；
所述栅电极区对称设置在所述P+栅极注入区上，所述绝缘介质层包裹所述栅电极区。
优选地，所述发射极欧姆接触层设置为两个，对称设置在两个所述绝缘介质层的外侧；
所述发射极欧姆接触层底部同时与P+欧姆接触区和碳化硅N-第二外延层接触。
优选地，所述发射极肖特基接触层设置在两个所述绝缘介质层之间。
为实现上述目的，本发明的碳化硅JFET器件结构，还包括：
设置在所述绝缘介质层、发射极欧姆接触层、发射极肖特基接触层上的发射极金属层；
以及设置在所述碳化硅N+衬底背离所述碳化硅N-第一外延层表面的集电极金属层。
为实现上述目的，本发明还提供一种碳化硅JFET器件结构的制备方法，包括：
在碳化硅N+衬底上生长碳化硅N-第一外延层；
在所述碳化硅N-第一外延层背离所述碳化硅N+衬底表面的两侧向下进行光刻，在光刻区域进行离子注入，形成P基区；
在所述碳化硅N-第一外延层上生长碳化硅N-第二外延层；
在所述碳化硅N-第二外延层背离所述碳化硅N-第一外延层表面的两侧向下进行光刻，在光刻区域进行离子注入，在两侧形成P+欧姆接触区；
在所述碳化硅N-第二外延层背离所述碳化硅N-第一外延层表面的两个所述P+欧姆接触区之间形成P+栅极注入区；
在所述碳化硅N-第二外延层背离所述碳化硅N-第一外延层表面的P+栅极注入区上形成栅电极区；
在所述栅电极区表面形成包裹所述栅电极区的绝缘介质层；
在两个所述绝缘介质层的外侧形成发射极欧姆接触层；
在两个所述绝缘介质层的内侧形成发射极肖特基接触层；
在所述绝缘介质层、发射极欧姆接触层和发射极肖特基接触层上沉积电极金属，形成发射极金属层，在所述碳化硅N+衬底背离所述碳化硅N-第一外延层表面沉积电极金属，形成集电极金属层。
基于此，本发明的有益效果在于：
1. 本发明的碳化硅JFET器件结构，在碳化硅N-第一外延层与碳化硅N-第二外延层之间形成P基区，并且将P基区嵌入至碳化硅N-第一外延层内，利用双外延结构，使器件在反向耐压时，导电沟道受到横向电场作用，大大降低了导电沟道所受电场强度，减小反向漏电流；
2. 本发明的碳化硅JFET器件结构，P+栅极注入区位于嵌入式的P基区上方，并且两个P基区与两个P+栅极注入区之间形成具有一定宽度的结构作为导电沟道结构，利用两个P型掺杂区与第二外延层之间的耗尽作用实现JFET器件的开关作用，减少了栅极氧化层结构，大大提升了器件的可靠性；
3. 本发明的碳化硅JFET器件结构，在JFET器件中引入肖特基接触，形成寄生肖特基体二极管结构，有效提升器件在开关过程中肖特基体二极管的反向恢复速度，降低肖特基体二极管的反向恢复损耗；
4. 本发明的碳化硅JFET器件结构，其制备工艺简单，成本低，适合大规模生产。
附图说明
图1为本发明一种实施方式的碳化硅JFET器件结构的整体结构示意图；
图2-12为本发明一种实施方式的碳化硅JFET器件结构的制备方法的制备流程图。
具体实施方式
现在将参照示例性实施例来论述本发明的内容，应当理解，论述的实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本发明的内容，而不是暗示对本发明的范围的任何限制。
如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”，术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。
图1表示本发明一种实施方式的碳化硅JFET器件结构的整体结构示意图，如图1所示，本发明的碳化硅JFET器件结构，包括：
碳化硅N+衬底1、碳化硅N-第一外延层2、P基区3、碳化硅N-第二外延层4、P+欧姆接触区5、P+栅极注入区6、栅电极区7、绝缘介质层8、发射极欧姆接触层9、发射极肖特基接触层10、发射极金属层11和集电极金属层12。
具体地，在碳化硅N+衬底1表面形成碳化硅N-第一外延层2，碳化硅N+衬底1的掺杂杂质为N，掺杂浓度范围为
Figure 888287DEST_PATH_IMAGE001
，厚度范围为200-400
Figure 398903DEST_PATH_IMAGE002
，碳化硅N-第一外延层2的掺杂杂质为N，掺杂浓度范围为
Figure 257268DEST_PATH_IMAGE003
，厚度范围为2-40
Figure 855740DEST_PATH_IMAGE004
。
在碳化硅N-第一外延层2背离碳化硅N+衬底1的表面向下沿中线对称设置P基区3，P基区3的厚度小于碳化硅N-第一外延层2的厚度，与碳化硅N-第一外延层2的上表面和外侧面齐平；P基区3的掺杂杂质为Al，掺杂浓度范围为
Figure 732429DEST_PATH_IMAGE005
，掺杂深度根据器件耐压设计而定。
在碳化硅N-第一外延层2背离碳化硅N+衬底1的表面设置碳化硅N-第二外延层4，其为导电沟道层，掺杂杂质为N，掺杂浓度低于碳化硅N-第一外延层2的掺杂浓度，掺杂浓度范围为
Figure 633520DEST_PATH_IMAGE006
，厚度范围为0.2-5
Figure 494029DEST_PATH_IMAGE004
。
如此设置，本发明通过设置双外延结构，并且在碳化硅N-第一外延层2内部嵌入P基区3，能够使得器件在反向耐压时，导电沟道受到横向电场作用，大大降低了导电沟道所受电场强度，减小反向漏电流。
将碳化硅N-第二外延层4的两侧向下设置P+欧姆接触区5，其掺杂杂质为N，掺杂浓度范围为
Figure 896191DEST_PATH_IMAGE007
。
在碳化硅N-第二外延层4背离碳化硅N-第一外延层2的表面向下沿中线对称设置一对P+栅极注入区6，厚度小于碳化硅N-第二外延层4的厚度，两者之间存在一定距离，并且也分别与碳化硅N-第二外延层4的两侧存在一定距离；P+栅极注入区6掺杂杂质为Al，掺杂浓度范围为
Figure 909278DEST_PATH_IMAGE008
。
如此设置，本发明的P+栅极注入区6位于嵌入式的P基区3上方，并且两个P基区3与两个P+栅极注入区6之间形成具有一定宽度的结构作为导电沟道结构，利用两个P型掺杂区与第二外延层之间的耗尽作用实现JFET器件的开关作用，减少了栅极氧化层结构，大大提升了器件的可靠性。
在碳化硅N-第二外延层4背离碳化硅N-第一外延层2的表面上设置栅电极区7，栅电极区7设置为两个，对称设置在P+栅极注入区6上方，与P+栅极注入区6接触；
在栅电极区7的周围还设置绝缘介质层8，绝缘介质层8与栅电极区7紧密接触，包裹栅电极区7。
栅电极区7的宽度小于P+栅极注入区6的宽度，与P+栅极注入区6充分接触，而绝缘介质层8的宽度大于P+栅极注入区6的宽度，底部与P+栅极注入区6和碳化硅N-第二外延层4接触。
在两个绝缘介质层8的外侧设置发射极欧姆接触层9，发射极欧姆接触层9设置为两个，其底部均分别与碳化硅N-第二外延层4和P+欧姆接触区5接触，并且发射极欧姆接触层9的厚度小于栅电极区7的厚度。
在两个绝缘介质层8之间设置发射极肖特基接触层10，其两端与绝缘介质层8接触，底部与碳化硅N-第二外延层4接触。
进一步地，本发明还在绝缘介质层8、发射极欧姆接触层9、发射极肖特基接触层10表面设置发射极金属层11，在碳化硅N+衬底1背离碳化硅N-第一外延层2的表面设置集电极金属层12。
如此设置，本发明在JFET器件中引入肖特基接触，形成寄生肖特基体二极管结构，有效提升器件在开关过程中肖特基体二极管的反向恢复速度，减低肖特基体二极管的反向恢复损耗。
在本发明的另一种实施方式中，碳化硅N+衬底1、碳化硅N-第一外延层2、碳化硅N-第二外延层4均为第一导电类型。
为实现上述目的，本发明还提供一种碳化硅JFET器件结构的制备方法，其中，图2-12为本发明一种实施方式的碳化硅JFET器件结构的制备方法的制备流程图，如图2-12所示，制备方法如下：
步骤1，在碳化硅N+衬底1上生长碳化硅N-第一外延层2，如图2所示；
步骤2，在碳化硅N-第一外延层2表面制作离子注入阻挡层并将阻挡层蚀刻出一定间距的第一沟槽，使部分碳化硅N-第一外延层2露出；在高温条件下进行Al离子注入，在第一沟槽内制作P基区3，离子注入剂量在
Figure 230538DEST_PATH_IMAGE009
，注入能量在100-1000keV；离子注入完成后将阻挡层去除，在高温条件下进行离子激活，在碳化硅N-第一外延层2表面形成嵌入式P型注入区，其中，高温激活条件范围为1600-1800℃，如图3所示；
步骤3，在碳化硅N-第一外延层2表面利用碳化硅外延生长方法生长碳化硅N-第二外延层4，生成方法包括但不限于化学气相生长，生长厚度范围为0.2-5
Figure 188129DEST_PATH_IMAGE004
，生长浓度范围为
Figure 269349DEST_PATH_IMAGE006
，如图4所示；
步骤4，在碳化硅N-第二外延层4表面制作离子注入阻挡层并将阻挡层蚀刻出一定间距的第二沟槽，露出碳化硅N-第二外延层4的部分表面，同时采用高温离子注入方法在碳化硅N-第二外延层4表面进行高温离子注入；离子注入完成后将阻挡层去除；根据蚀刻阻挡层位置的不同，在碳化硅N-第二外延层4表面分别制作P+欧姆接触区5和P+栅极注入区6，如图5所示；
对于P+欧姆接触区5的离子注入杂质为Al，离子注入剂量范围为
Figure 120630DEST_PATH_IMAGE010
，注入能量范围为50-500keV；对于P+栅极注入区6的离子注入杂质为Al，离子注入剂量范围为
Figure 753737DEST_PATH_IMAGE011
，注入能量范围为30-300keV；
步骤5，在步骤4的基础上，在碳化硅N-第二外延层4表面沉积高掺杂多晶硅材料并光刻，在P+栅极注入区6上方刻蚀出栅电极区7，栅电极区7宽度小于P+栅极注入区6的宽度，如图6所示；
步骤6，在步骤5的基础上，在碳化硅N-第二外延层4和栅电极区7表面采用化学气相沉积方法沉积介质层薄膜，形成绝缘介质层8，在P+欧姆接触区5及碳化硅N-第二外延层4上方部分位置光刻并刻蚀掉绝缘介质层8，如图7所示；
步骤7，在步骤6的基础上，在绝缘介质层8两侧分别沉积欧姆接触金属材料并退火，欧姆接触金属包括但不限于Ni/Pt等，退火温度范围为900-1100℃，退火时间为60-250s，在碳化硅N-第二外延层4表面与P+欧姆接触区5上形成发射极欧姆接触层9，如图8所示；
步骤8，在步骤7的基础上，去除欧姆接触所沉积的金属，并在两个栅电极区7之间光刻刻蚀绝缘介质层8至碳化硅N-第二外延层4，露出碳化硅N-第二外延层4表面，在其上沉积肖特基接触金属材料并退火形成发射极肖特基接触层10，肖特基金属包括但不限于Ti/Co/W等，退火温度范围为400-600℃，退火时间为30-100s，如图9所示；
步骤9，在步骤8的基础上，沉积电极金属，形成器件发射极金属层11，电极金属包括但不限于Al、AlSiCu、AlCu等，金属厚度5
Figure 73991DEST_PATH_IMAGE004
，如图10所示；
步骤10，在步骤9的基础上，对碳化硅N+衬底1背部进行减薄，如图11所示；
步骤11，在步骤10的基础上，在碳化硅N+衬底1的背部沉积金属层，金属材料包括但不限于Ti/Ni/Ag，形成集电极金属层12，如图12所示。
通过如上方法制得的碳化硅JFET器件结构，在碳化硅N-第一外延层2与碳化硅N-第二外延层4之间形成P基区3，并且将P基区3嵌入至碳化硅N-第一外延层2内，利用双外延结构（即碳化硅N-第一外延层2与碳化硅N第二外延层4），使器件在反向耐压时，导电沟道受到横向电场作用，大大降低了导电沟道所受电场强度，减小反向漏电流；P+栅极注入区6位于嵌入式的P基区3上方，并且两个P基区3与两个P+栅极注入区6之间形成具有一定宽度的结构作为导电沟道结构，利用两个P型掺杂区与第二外延层之间的耗尽作用实现JFET器件的开关作用，减少了栅极氧化层结构，大大提升了器件的可靠性；在JFET器件中引入肖特基接触，形成寄生肖特基体二极管结构，有效提升器件在开关过程中肖特基体二极管的反向恢复速度，减低肖特基体二极管的反向恢复损耗；整体方案制备工艺简单，成本低，适合大规模生成。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
应理解，本发明的发明内容及实施例中各步骤的序号的大小并不绝对意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

Claims (4)

1.碳化硅JFET器件结构，其特征在于，包括：
碳化硅N+衬底（1）；
设置在所述碳化硅N+衬底（1）表面的碳化硅N-第一外延层（2）；
嵌入所述碳化硅N-第一外延层（2）背离所述碳化硅N+衬底（1）表面的P基区（3）；
设置在所述碳化硅N-第一外延层（2）背离所述碳化硅N+衬底（1）表面的碳化硅N-第二外延层（4）；
设置在所述碳化硅N-第二外延层（4）两侧的P+欧姆接触区（5）；
嵌入所述碳化硅N-第二外延层（4）背离所述碳化硅N-第一外延层（2）表面的P+栅极注入区（6）；
以及设置在所述碳化硅N-第二外延层（4）上的栅电极区（7）、绝缘介质层（8）、发射极欧姆接触层（9）、发射极肖特基接触层（10）；
所述碳化硅N-第二外延层（4）为导电沟道层，在所述P+栅极注入区（6）与所述P基区（3）之间形成导电沟道；
在所述碳化硅N-第一外延层（2）背离所述碳化硅N+衬底（1）表面的两侧向下沿中线对称设置P基区（3），所述P基区（3）深度小于所述碳化硅N-第一外延层（2）的厚度；
所述P+欧姆接触区（5）的厚度等于所述碳化硅N-第二外延层（4）的厚度；
在所述碳化硅N-第二外延层（4）背离所述碳化硅N-第一外延层（2）的表面向下沿中线对称设置两个所述P+栅极注入区（6），两个所述P+栅极注入区（6）设置在两个所述P+欧姆接触区（5）之间，并且所述P+栅极注入区（6）的厚度小于所述碳化硅N-第二外延层（4）的厚度；
所述栅电极区（7）与所述绝缘介质层（8）设置为两个；
所述栅电极区（7）对称设置在所述P+栅极注入区（6）上，所述绝缘介质层（8）包裹所述栅电极区（7）；
所述发射极欧姆接触层（9）设置为两个，对称设置在两个所述绝缘介质层（8）的外侧；
所述发射极欧姆接触层（9）底部同时与P+欧姆接触区（5）和碳化硅N-第二外延层（4）接触；
所述发射极肖特基接触层（10）设置在两个所述绝缘介质层（8）之间。
2.根据权利要求1所述的碳化硅JFET器件结构，其特征在于，所述碳化硅N-第一外延层（2）的掺杂浓度低于所述碳化硅N-第二外延层（4）的掺杂浓度。
3.根据权利要求1所述的碳化硅JFET器件结构，其特征在于，还包括：
设置在所述绝缘介质层（8）、发射极欧姆接触层（9）、发射极肖特基接触层（10）上的发射极金属层（11）；
以及设置在所述碳化硅N+衬底（1）背离所述碳化硅N-第一外延层表面的集电极金属层（12）。
4.碳化硅JFET器件结构的制备方法，其特征在于，包括：
在碳化硅N+衬底（1）上生长碳化硅N-第一外延层（2）；
在所述碳化硅N-第一外延层（2）背离所述碳化硅N+衬底（1）表面的两侧向下进行光刻，在光刻区域进行离子注入，形成P基区（3）；
在所述碳化硅N-第一外延层（2）上生长碳化硅N-第二外延层（4）；
在所述碳化硅N-第二外延层（4）背离所述碳化硅N-第一外延层表面的两侧向下进行光刻，在光刻区域进行离子注入，在两侧形成P+欧姆接触区（5）；
在所述碳化硅N-第二外延层（4）背离所述碳化硅N-第一外延层（2）表面的两个所述P+欧姆接触区（5）之间形成P+栅极注入区（6）；
在所述碳化硅N-第二外延层（4）背离所述碳化硅N-第一外延层（2）表面的P+栅极注入区（6）上形成栅电极区（7）；
在所述栅电极区（7）表面形成包裹所述栅电极区（7）的绝缘介质层（8）；
在两个所述绝缘介质层（8）的外侧形成发射极欧姆接触层（9）；
在两个所述绝缘介质层（8）的内侧形成发射极肖特基接触层（10）；
在所述绝缘介质层（8）、发射极欧姆接触层（9）和发射极肖特基接触层（10）上沉积电极金属，形成发射极金属层（11），在所述碳化硅N+衬底（1）背离所述碳化硅N-第一外延层（2）表面沉积电极金属，形成集电极金属层（12）。
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