CN112820769A - 一种碳化硅mosfet器件及其制备方法 - Google Patents
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Abstract
本发明提供一种碳化硅MOSFET器件及其制备方法，碳化硅MOSFET器件包括由下至上依次层叠的衬底基片、缓冲层、漂移层，还包括：多个P阱区，P型控制区，p+型基区，n+型源区，栅氧化物层，分裂栅电极，钝化介质层，源电极层，漏电极层，肖特基电极，本方案，利用分裂栅电极与位于分裂栅电极之间的P型控制区的耦合作用，降低栅氧化物电场并有效降低高漏源电压下的饱和电流密度，提高器件的短路耐受能力。除此之外，通过分裂栅的设置降低器件的栅漏电容，以降低SiC基DMOSFET的开关损耗。
Description
技术领域
本发明涉及金属-氧化物半导体场效应晶体管技术领域，具体涉及一种碳化硅MOSFET器件及其制备方法。
背景技术
碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点，越来越多使用Si材质制备的电子器件朝着采用SIC材质来替代Si材质的方向发展。
基于此，SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET(DMOSFET)为主流。尽管如此,SiC基MOSFET器件在目前应用端还存在如下几个问题：一是较高的饱和电流密度导致短路耐量低于同等规格的硅基器件；二是在是动态开关特性方面存在着米勒电荷所引起的损耗升高问题，进而造成栅极开关瞬态震荡显著，这不利于提升器件动态可靠性；三是栅介质层在反向阻断等高场情况下仍然存在陷阱态的不稳定因素，主要的原因是热氧化SiC衬底而形成的SiO2层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性，因此这对栅介质的长期可靠性工作是一个较大挑战。针对这些问题，需要获得一种提高器件栅介质可靠性、降低米勒电荷以及提升短路耐受能力的设计方案，进而提高器件的电学稳定性，有效保证MOSFET器件的可靠性。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的MOSFET器件电学稳定性差、可靠性低的缺陷，从而提供一种碳化硅MOSFET器件及其制备方法。
第一方面，根据本发明实施例提供一种碳化硅MOSFET器件，包括由下至上依次层叠的衬底基片、缓冲层、漂移层，其特征在于，还包括：
多个P阱区，位于所述漂移层的内部，贴合于所述漂移层的上表面；所述上表面为所述漂移层的背离所述缓冲层的表面；
P型控制区，位于所述漂移层中的相邻两个P阱区之间，贴合于漂移层的第一表面；
p+型基区及n+型源区，位于所述P阱区内，贴合于漂移层的上表面；
栅氧化物层，位于所述漂移层的除P型控制区、p+型基区及部分n+型源区之外的区域的上表面；
分裂栅电极，位于所述栅氧化物之上，一端位于所述n+型源区之上，另一端位于所述P型控制区与P阱区之间区域的上方；
钝化介质层；
源电极层，位于P型控制区、p+型基区与部分n+型源区的上表面；
漏电极层，贴合于所述衬底基片的背面；
肖特基电极，位于漂移层的相邻两个P型控制区之间区域的上表面；
源电极和肖特基电极相互连通。
优选地，所述P阱区的掺杂浓度在第一表面至第二表面的方向上依次升高；
其中，第一表面与漂移层的上表面之间的距离小于第二表面与漂移层的上表面之间的距离。
优选地，所述P型控制区的掺杂浓度高于所述P阱区的掺杂浓度。
优选地，
所述n+型源区的掺杂浓度为1×1018cm-3～1×1020cm-3；
所述p+型基区的掺杂浓度为1×1019cm-3～1×1021cm-3。
优选地，所述肖特基电极、源电极及漏电极的材质为如下一种：钛、镍、氯化钛及钨化钛。
第二方面，本发明实施例还提供一种碳化硅MOSFET器件的制备方法，包括：
提供由下之上依次层叠的衬底基片、缓冲层、漂移层构成的组件，在所述组件的漂移层的上表面侧采用离子注入方法在漂移层中形成多个P阱区；
在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区；
在所述P阱区通过离子注入方法形成n+型源区及p+型基区；
在漂移层的上表面形成栅氧化物层；
采用薄膜沉积技术，在栅氧化物层之上生成分裂栅电极，其中，栅极的一端位于所述n+型源区之上，另一端位于所述P型控制区与P阱区之间区域的上方，与P型控制区无交叉；
采用薄膜沉积技术，形成包裹所述分裂栅电极上表面及侧面的钝化介质层，其中，钝化介质层不全覆盖P型控制区、p+型基区及部分n+型源区之上的漂移层；
形成覆盖P型控制区、p+型基区、部分n+型源区及钝化介质层上表面的源电极、在衬底基板的背面形成漏电极及在相邻两个P型控制区之间区域的漂移层上表面形成肖特基电极；源电极与肖特基电极相互连通。
优选地，所述提供由下之上依次层叠的衬底基片、缓冲层、漂移层的组件，在所述组件的漂移层的上表面侧采用离子注入方法在漂移层中形成多个P阱区，包括：
提供由下之上依次层叠的衬底基片、缓冲层、漂移层的SiC外延组件；
对所述SiC外延组件进行清洗；
在清洗后的SiC外延组件的漂移层内部的上表面侧采用离子注入方法在漂移层中形成多个P阱区。
优选地，所述在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区，包括：
采用化学气相沉积或物理气相沉积方法，在所述漂移层上表面形成掩膜层；
以所述掩膜层为掩膜，相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区。
优选地，在漂移层的上表面形成栅氧化物层，包括：
在所述漂移层的上表面形成预设厚度的栅氧化物层。
优选地，所述采用薄膜沉积技术，在栅氧化物层之上生成分裂栅电极，包括：
采用薄膜沉积工艺，在栅氧化物层的上表面沉积预设厚度的多晶硅物质层；
将部分n+型源区、p+型基区及P型控制区之上的多晶硅物质层部分去除。
本发明实施例提供的碳化硅MOSFET器件及其制备方法，至少具有如下有益效果：
1.采用本发明实施例提供的制备方法制备的碳化硅MOSFET器件，利用高掺杂P型控制区，降低栅氧化物电场并有效降低高漏源电压下的饱和电流密度，提高器件的短路耐受能力，提高器件的可靠性。
2.通过优化分裂栅电极与位于分裂栅电极之间的P型控制区之间的间距，降低器件的栅漏电容，降低器件低漏源电压下的导通损耗，以降低SiC基DMOSFET器件导通与开关损耗。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中提供的一种碳化硅MOSFET器件的截面图；
图2为本发明实施例1种提供的一种碳化硅MOSFET器件的俯视图；
图3为本发明实施例2中提供的一种碳化硅MOSFET器件的制备方法的流程图；
图4为本发明实施例2种步骤S10包含三个子步骤的流程图；
图5-图10为采用本发明实施例提供的碳化硅MOSFET器件的制备方法制备过程中得到的结构示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本发明实施例提供一种碳化硅MOSFET器件，参见图1所示，包括由下至上依次层叠的衬底基片10、缓冲层20、漂移层30，还包括：
多个P阱区50，位于漂移层30的内部，贴合于漂移层30的上表面；上表面为漂移层的背离缓冲层的表面；
P型控制区60，位于漂移层30中的相邻两个P阱区50之间，贴合于漂移层30的第一表面；
p+型基区及n+型源区80，位于P阱区50内，贴合于漂移层30的上表面；
栅氧化物层90，位于漂移层的除P型控制区60、p+型基区及部分n+源区之外的区域的上表面；
分裂栅电极100，位于栅氧化物90之上，一端位于n+型源区之上，另一个位于P型控制区与P阱区之间，且与P型控制区无交叉；
钝化介质层110；
源电极层120，位于P型控制区、n+型源区与p+型基区80的上表面；
漏电极层125，贴合于衬底基片10的背面；
肖特基电极130，位于漂移层的相邻两个P型控制区之间区域的上表面；源电极和肖特基电极相互连通。
在本发明实施例中，衬底基片10为n+型基片，缓冲层20为n型材质，而漂移层30为n-材质，基于要在漂移层30中设置P型控制区60及P阱区50，优选漂移层30的厚度较衬底基片10、缓冲层20的厚度大一些，至于具体的厚度尺寸，可以根据实际需求进行设定。
在本发明实施例中，在相邻两个P阱区50之间设置有P型控制区60，P阱区50及P型控制区均位于漂移层30内部并贴合漂移层30的上表面，而漂移层30的下表面与缓冲层20相贴合。
在本发明实施例中，在P阱区50中设置有n+型源区80，n+型源区80距离P阱区上表面的距离较近，优选，n+型源区80紧密贴合在P阱区50的上表面，p+型基区同样贴合n+型源区80的上表面。
在本发明实施例中，栅氧化物层90位于漂移层30上表面中除去P型控制区、p+型基区及部分n+型源区的部分。栅氧化物90的厚度可以依据实际需求进行设定。
在本发明实施例中，在栅氧化物层90的上方设置有分裂栅电极100，分裂栅电极100的一端1001位于n+型源区80上方，而分裂栅电极100的另一端1002位于P阱区与P型控制区的中间某个位置。
在本发明实施例中，碳化硅MOSFET器件还包括漏电极层125和肖特基电极130，其中，漏电极层125贴合在衬底基片10的背面，肖特基电极130位于P型控制区60的上表面。
本发明实施例提供的碳化硅MOSFET器件，P阱区50的掺杂浓度在第一表面至第二表面的方向上依次升高；而第一表面为距离漂移层30的上表面较近的表面，作为一个可选实施例，P阱区50的掺杂浓度为5×1017cm-3-1×1019cm-3，且沿第一表面至第二表面的方向掺杂浓度逐渐升高。
在本发明实施例中，P型控制区60位于相邻两个P阱区50之间，P型控制区60的掺杂浓度高于P阱区50的掺杂浓度。在此指出，本发明实施例中，对P型控制区60的深度不做具体限制，可以较P阱区50的深度大，也可以比P阱区50的深度小，可以根据实际需求进行设定。而且，所述P型控制区在整个芯片纵向范围内的间距和个数因需可调。
在本发明实施例中，n+型源区80的掺杂浓度为1×1018cm-3～1×1020cm-3，而p+型基区的掺杂浓度为1×1019cm-3～1×1021cm-3。
在本发明实施例中，肖特基电极130、源电极125及漏电极100的材质为如下中的一种：钛、镍、氯化钛及钨化钛，在此指出，肖特基电极130、源电极125及漏电极100可以采用同一种材质，也可以采用不同材质，可以根据实际需求进行设定。
实施例2
相应于上一实施例提供的碳化硅MOSFET器件，本发明实施例提供一种碳化硅MOSFET器件的制备方法，参见图3所示，包括：
步骤S10、提供由下之上依次层叠的衬底基片、缓冲层、漂移层构成的组件，在所述组件的漂移层的上表面侧采用离子注入方法在漂移层中形成多个P阱区；
步骤S11、在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区；
步骤S12、在所述P阱区通过离子注入方法形成n+型源区及p+型基区；
步骤S13、在漂移层的上表面形成栅氧化物层；
步骤S14、采用薄膜沉积技术，在栅氧化物层之上生成分开设置的栅极，其中，栅极的一端位于所述n+型源区之上，另一个位于所述P型控制区与P阱区中间的某个位置上；
步骤S15、采用薄膜沉积技术，形成包裹所述分裂栅电极上表面及侧面的钝化介质层，其中，钝化介质层不全覆盖P型控制区、p+型基区及部分n+型源区之上的漂移层；
步骤S16、形成覆盖P型控制区、p+型基区、部分n+型源区及钝化介质层上表面的源电极、在衬底板的背面形成漏电极及在相邻P型控制区之间区域上表面形成肖特基电极，源电极与肖特基电极相互连通
在本发明实施例中，参见图4所示，步骤S10，包括：
步骤S101、提供由下之上依次层叠的衬底基片、缓冲层、漂移层构成的SiC外延组件；具体结构参见图5所示；
步骤S102、对SiC外延组件进行清洗；
步骤S103、在清洗后的SiC外延组件的上表面侧采用离子注入方法在漂移层中形成多个P阱区。
首先对其进行清洗工艺，具体方法可为：
1)依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。
2)将将有机超声后的SiC外延组件放入硫酸和双氧水溶液中至少煮10min。
3)将煮过浓硫酸的SiC外延组件依次用一号液体和二号液体煮15min，再用去离子水冲洗干净后用氮气吹干待用。其中，一号液为氨水、过氧化氢和去离子水的混合液，其中，体积比为：氨水︰过氧化氢︰去离子水＝1︰2︰5；二号液为盐酸、过氧化氢和去离子水的混合液，其中，体积比为：盐酸︰过氧化氢︰去离子水＝1︰2︰5。
4)将冲洗后的SiC外延组件放入稀释的氢氟酸(按体积比氟化氢:去离子水＝1:3)内浸泡1min，去除表面的氧化物，并用去离子水清洗，再烘干。
在本发明实施例中，所述在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区，包括：
1)采用化学气相沉积或物理气相沉积方法，在漂移层30上表面形成掩膜涂层；参见图3所示，在形成多个P阱区50之前，采用化学气相沉积或者物理气相沉积方法，在n-漂移层30上淀积掩膜涂层，掩膜涂层的材质可为SiO2、Si3N4、多晶硅或金属类物质，利用光刻版光刻图形化，形成注入掩膜层40；
2)以所述掩膜层为掩膜，相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区。
在形成掩膜层40之后，采用离子注入方法，在漂移层30中制备p阱50。在采用离子注入方法形成P阱区50的过程中，优选控制P阱区50由第一表面至第二表面掺杂浓度依次升高，其中，第一表面为P阱区50的靠近漂移层30上表面的表面；漂移层30的下表面与缓冲层贴合，上表面与下表面相对。作为一个具体实施例，第一表面的掺杂浓度为1×1016cm-3-5×1017cm-3，P阱区的第二表面的掺杂浓度为5×1017cm-3-1×1019cm-3。
在本发明实施例中，参见图6所示，在采用离子注入方法形成P阱区50之后，继续以掩膜层40为掩膜，采用离子注入工艺，在n-型漂移层30中的相邻两个P阱区50之间形成P型控制区60，在此指出，本实施例对P型控制区60的深度不做具体限制，可以较P阱区50的深度高，也可以较P阱区50的深度低，用户可以根据实际需求进行设定。
在本发明实施例中，在形成P阱区50及P型控制区60之后，继续利用化学气相沉积或者物理气相沉积，于n-型的漂移层30上表面淀积掩膜层，该掩膜层的材质可以是SiO2、Si3N4、多晶硅或金属类物质，利用光刻版光刻图形化，形成n+区域掩膜层71和非n+区域掩膜层70。然后，继续利用离子注入等掺杂方法，于p well(阱)50中制成n+型源区80，n+型源区80的掺杂浓度为1×1018cm-3-1×1020cm-3，并继续利用离子注入等掺杂方法，制成p+型基区81，p+型基区81的掺杂浓度为1×1019cm-3～1×1021cm-3，具体结构参见图7所示。
在本发明实施例中，在形成p+型基区81及n+型源区80之后，继续形成栅氧化物90，具体方法为：首先，采用有机、无机物质清洗SiC基片；然后，利用热氧化并氧化后退火方法，在1100℃～1350℃的条件下干氧氧化半小时左右；继续，在1200℃～1350℃的温度和预设物质气氛条件下退火1～3小时，所述的预设物质气氛可以为NO，也可以为POCl3，H2，N2O，P2O5，Sb+NO等，最终获得栅氧化物90，栅氧化物90也可以通过物理或化学气相沉积或原子层沉积等方法获得，具体，形成的栅氧化物层90参见图8所示。
在本发明实施例中，在漂移层30之上形成栅氧化物层90之后，在形成的栅氧化物90的上表面沉积高掺杂多晶硅，然后利用光刻掩膜或物理、化学等蚀刻手段，如反应离子刻蚀或者电器耦合等离子等干法刻蚀沉积的高掺杂多晶硅，制作分裂栅电极100，形成参见图9所示的示意图。分裂的栅电极位于栅氧化物层90上表面，一端覆盖n+型源区80上部，另一端无覆盖P型控制区60上部，即另一端覆盖至P阱区50与P型控制区60之间的区域。
在本发明实施例中，在形成图9所示的结构之后，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成分裂栅电极100的SiC基片上淀积钝化介质层110，沉积的钝化介质层具有平台化表面，然后，采用化学气相沉积或者物理气相沉积方法淀积掩膜层，掩膜层的材质可以是SiO2或Si3N4或多晶硅类物质，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等方法刻蚀掩膜层，刻蚀所采用的刻蚀气体可以是CF4气体、HBr气体，或组合气体SF6/O2、组合气体NF3/Ar、组合气体CHF3/O2或组合气体C4F8/O2，由物理、化学等蚀刻手段将位于n+型源区80和p+型基区81中间区域上部的钝化介质层110去除掉，以及将P型控制区60之上的钝化介质层110去除掉，形成图10所示示意图。
在本发明实施例中，在形成图10所示示意图之后，通过电子束蒸发或溅射等薄膜沉积方法，在钝化介质层110上方及P型控制区60上方依次淀积镍(Ni)、钛(Ti)、铝(Al)等的多层金属，图形化形成源电极120，并继续在衬底基片10的背面通过电子束蒸发或溅射等薄膜沉积方法，依次淀积镍(Ni)、钛(Ti)、铝(Al)等的多层金属，形成漏电极125，形成参见图1所示的示意图。
继续，可采用同样的电子束蒸发或溅射等薄膜沉积方法，在相邻两个P型控制区60之间，依次淀积镍(Ni)、钛(Ti)、铝(Al)等的多层金属，图形化形成肖特基电极130.其中，肖特基电极130与源电极120联通，与分裂栅电极100通过钝化介质层110和栅氧化物90隔开。
在本发明实施例中，肖特基电极130、源电极120以及漏电极125可以是同一种金属组成，如钛(Ti)、镍(Ni)、铝化钛(TiAl)、钨化钛(TiW)中的一种，形成肖特基电极130、源电极120以及漏电极125的工艺可以为：采用一次快速热退火工艺同时形成，例如在900℃～1100℃的温度范围，氮气或者氩气条件退火。
本发明实施例提供的碳化硅MOSFET器件及其制备方法，至少具有如下有益效果：
1.采用本发明实施例提供的制备方法制备的碳化硅MOSFET器件，利用高掺杂P型控制区，降低栅氧化物电场并有效降低高漏源电压下的饱和电流密度，提高器件的短路耐受能力，提高器件的可靠性。
2.通过优化分裂栅电极与位于分裂栅电极之间的P型控制区之间的间距，降低器件的栅漏电容，降低器件低漏源电压下的导通损耗，以降低SiC基DMOSFET器件导通与开关损耗。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (10)
1.一种碳化硅MOSFET器件，包括由下至上依次层叠的衬底基片、缓冲层、漂移层，其特征在于，还包括：
多个P阱区，位于所述漂移层的内部，贴合于所述漂移层的上表面；所述上表面为所述漂移层的背离所述缓冲层的表面；
P型控制区，位于所述漂移层中的相邻两个P阱区之间，贴合于漂移层的第一表面；
p+型基区及n+型源区，位于所述P阱区内，贴合于漂移层的上表面；
栅氧化物层，位于所述漂移层的除P型控制区、p+型基区及部分n+型源区之外的区域的上表面；
分裂栅电极，位于所述栅氧化物之上，一端位于所述n+型源区之上，另一端位于所述P型控制区与P阱区之间区域的上方；
钝化介质层；
源电极层，位于P型控制区、p+型基区与部分n+型源区的上表面；
漏电极层，贴合于所述衬底基片的背面；
肖特基电极，位于漂移层的相邻两个P型控制区之间区域的上表面；
源电极和肖特基电极相互连通。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述P阱区的掺杂浓度在第一表面至第二表面的方向上依次升高；
其中，第一表面与漂移层的上表面之间的距离小于第二表面与漂移层的上表面之间的距离。
3.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，
所述P型控制区的掺杂浓度高于所述P阱区的掺杂浓度。
4.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，
所述n+型源区的掺杂浓度为1×1018cm-3～1×1020cm-3；
所述p+型基区的掺杂浓度为1×1019cm-3～1×1021cm-3。
5.根据权利要求1所述的碳化硅MOSFET器件，其特征在于，所述肖特基电极、源电极及漏电极的材质为如下中的一种：钛、镍、氯化钛及钨化钛。
6.一种碳化硅MOSFET器件的制备方法，其特征在于，包括：
提供由下之上依次层叠的衬底基片、缓冲层、漂移层构成的组件，在所述组件的漂移层的上表面侧采用离子注入方法在漂移层中形成多个P阱区；
在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区；
在所述P阱区通过离子注入方法形成n+型源区和p+型基区；
在漂移层的上表面形成栅氧化物层；
采用薄膜沉积技术，在栅氧化物层之上生成分裂栅电极，其中，栅极的一端位于所述n+型源区之上，另一端位于所述P型控制区与P阱区之间区域的上方；
采用薄膜沉积技术，形成包裹所述分裂栅电极上表面及侧面的钝化介质层，其中，钝化介质层不全覆盖P型控制区、p+型基区及部分n+型源区之上的漂移层；
形成覆盖P型控制区、p+型基区、部分n+型源区及钝化介质层上表面的源电极、在衬底基板的背面形成漏电极及在相邻两个P型控制区之间区域的漂移层上表面形成肖特基电极；源电极与肖特基电极相互连通。
7.根据权利要求6所述的方法，其特征在于，所述提供由下之上依次层叠的衬底基片、缓冲层、漂移层的组件，在所述组件的漂移层的上表面侧采用离子注入方法在漂移层中形成多个P阱区，包括：
提供由下之上依次层叠的衬底基片、缓冲层、漂移层的SiC外延组件；
对所述SiC外延组件进行清洗；
在清洗后的SiC外延组件的漂移层内部的上表面侧采用离子注入方法在漂移层中形成多个P阱区。
8.根据权利要求6所述的方法，其特征在于，在相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区，包括：
采用化学气相沉积或物理气相沉积方法，在所述漂移层上表面形成掩膜层；
以所述掩膜层为掩膜，相邻两个P阱区之间采用离子注入方法在漂移层的上表面侧形成P型控制区。
9.根据权利要求6所述的方法，其特征在于，所述在漂移层的上表面形成栅氧化物层，包括：
在所述漂移层的上表面形成预设厚度的栅氧化物层。
10.根据权利要求6所述的方法，其特征在于，所述采用薄膜沉积技术，在栅氧化物层之上生成分裂栅电极，包括：
采用薄膜沉积工艺，在栅氧化物层的上表面沉积预设厚度的多晶硅物质层；
将部分n+型源区、p+型基区及P型控制区之上的多晶硅物质层去除。
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