JP2019534553A - 炭化珪素上に絶縁層を製造する方法及び半導体装置 - Google Patents

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Abstract

炭化珪素上に絶縁層を製造する方法、及びこの方法を用いて製造された炭化珪素基板を備える半導体装置を提案する。この方法によれば、最初に炭化珪素の表面を準備する。次に、絶縁層の第１部分を、表面上に摂氏４００度未満の温度で形成する。最後に、絶縁層の第２部分を、第１部分の上に誘電体膜を堆積させることによって、形成する。炭化珪素基板を備える半導体装置は、絶縁層を示す。この絶縁層が、少なくとも部分的に炭化珪素基板上に形成され、０．５乃至１０ナノメートルのシリコン酸化層を示す。炭化珪素層は誘電体膜に被覆されている。【選択図】図６

Description

本発明は、独立請求項による、炭化珪素上に絶縁層を製造する方法及び半導体装置に関する。
米国登録特許７，８８０，１７３号は、半導体装置及びその製造方法を開示する。米国登録特許７，８８０，１７３号は、炭化珪素基板上に形成されるゲート絶縁層を開示する。説明によれば、約５０ナノメートルの厚さを有するゲート絶縁層は、炭化珪素の表面を、Ｏ２又はＨ２Ｏを含む雰囲気中で、摂氏８００度乃至摂氏１２００度の範囲内の温度で酸化することによって形成される。代替的に、米国登録特許７，８８０，１７３号は、シランと酸素とを摂氏４００乃至８００度で反応させて形成した低温酸化物を用いて、炭化珪素基板上に酸化珪素を堆積させることを教示する。
米国公開特許第２０１１／０１６９０１５号は、半導体装置及びその製造方法を開示する。米国公開特許第２０１１／０１６９０１５号は、炭化珪素基板上に形成される表面保護膜を開示する。説明によれば、表面保護膜の約１０ナノメートルの厚さを有する表面不活性化層は、炭化珪素の表面を、Ｏ２及びＨ２Ｏを含む雰囲気中で、摂氏１０００度の温度で１乃至４時間酸化することによって形成される。表面不活性化層の形成に続いて、表面保護膜を形成するために、リンを含む酸化珪素を堆積させ、更に窒化珪素を堆積させる。この表面保護膜は、炭化珪素上の絶縁層でもある。
米国登録特許７，８８０，１７３号 米国公開特許第２０１１／０１６９０１５号
独立請求項による、炭化珪素上に絶縁層を製造する方法及び半導体装置は、上記の従来技術に対して、以下の利点を有する。
本発明に従って、摂氏４００度未満で絶縁層を形成することにより、室温にまで冷却した後の熱応力は、従来技術におけるよりもはるかに少ない。これにより、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor：金属酸化膜半導体電界効果トランジスタ）又はＢＪＴ（bipolar junction transistor：バイポーラ接合トランジスタ）のような炭化珪素製のトランジスタ装置の電気的性能が向上する。本発明による誘電体膜は、例えばＭＯＳＦＥＴの性能にとって潜在的に有益である高い誘電率を示すことができる。炭化珪素の基板と誘電体膜との間の絶縁層の第１部分に起因して、誘電体膜を炭化珪素上に直接に堆積させた場合には悪化する界面品質が、改善される。
誘電体膜は、酸化アルミニウム、酸化ハフニウム、珪化ハフニウム、酸化ハフニウムアルミニウム、酸化ジルコニウム、珪化ジルコニウム、酸化チタン、酸化ランタン、窒化珪素、又は堆積酸化珪素等の金属からなってよい。絶縁層は、炭化珪素表面を酸化することによって形成した薄いシリコン酸化層、及び薄いシリコン酸化層上に堆積させた別の誘電体膜である、２つの層からなる。
また、炭化珪素の表面上の絶縁層の第１部分は、過剰な追加費用無しで利用可能な技術で実現できる。
さらに、本発明による方法及び本発明による半導体装置は、引用された先行技術に対して著しい利点を示し、例えば炭化珪素製のトランジスタ装置を、大幅に改良することになる。
炭化珪素上に絶縁層を製造する方法は、異なる機械でのステップからなる方法とすることができる。それは、自動化されたプロセスであってよいが、部分的に又は全ての部分を、手動とすることが可能である。製造とは、炭化珪素を酸化させ、続いて別の誘電体膜を堆積させることによって、この絶縁層を炭化珪素上に形成することを意味する。
炭化珪素は、高出力及び／又は高温用途のために使用される半導体である。炭化珪素装置は、高い電流密度を帯びて、高温又／及び高放射の条件下で作動できる。これは、特にシリコン又はガリウム砒素のような他の半導体から十分に知られているＭＯＳＦＥＴに対して、広範囲の用途で使用される。ＢＪＴに対しても同様である。炭化珪素は、特にブルーライトを用いる発光ダイオード又はフォトダイオードのような、発光半導体装置又は受光半導体装置用にも使用されうる。
炭化珪素製のトランジスタ装置は、以下の技術を用いて製造できる。炭化珪素からトランジスタ装置を製造する場合、４Ｈ−ＳｉＣと呼ばれるポリタイプが、通常は好適である。なぜなら、その電気的特性が、特に高出力及び／又は高温用途用のトランジスタ装置として機能するのに適しているためである。４Ｈ−ＳｉＣのインゴットを、通常、昇華法を用いて種結晶上にエピタキシャル成長させる。珪素とは異なり、炭化珪素は実用的な圧力では液相を有さない。従って、溶融物の凝固は利用できない。
インゴットからスライスによって炭化珪素基板を作成した後、基板の表面のうちの少なくとも１つの表面を、機械的又は化学的に研磨する。研磨表面の上に、高品質４Ｈ−ＳｉＣ層を、珪素水素と炭化水素の化学反応を用いて、気相でエピタキシャル成長させる。エピタキシャル成長の間、複数層を成長させることができる。それらの層は各々、通電型（ｐ型又はｎ型）及び層の導電性を示すことのできる特定の厚さ及び異なる不純物ドーピングを有する。炭化珪素の複数層を成長させた後、フォトリソグラフィのような表面パターニング技術の助けと共に、ドライエッチング又はウエットエッチングを用いて表面の部分を局所的に掘る、及び／又はイオン注入又は同等の局所ドーピング法を用いて、表面の部分に更なる不純物ドーピングを局所的に実行する。
絶縁層を、炭化珪素の露出表面を覆うように形成する。そして、炭化珪素が金属電極に接続されるべき場所で、層を局所的に除去する。局所的に除去された絶縁層の各々の上に、適切な金属材料で、適切なサイズと厚さを有する金属電極を形成する。その後、複数の装置が上述のプロセスを通して組織化された基板から、トランジスタ装置を切り分ける。エピタキシャル層、局所エッチング、局所ドーピング、絶縁層のパターニング、及び金属形成のような各プロセスを、完成装置の設計に従って制御する。独立請求項による半導体装置は、ＭＯＳＦＥＴ又はＢＪＴのような上述の装置としてよいが、それらの装置に限定されることはない。絶縁層を用いる任意の装置が、本明細書に記載の装置から利益を得ることができる。
絶縁層は、メタライゼイションを半導体から電気的に絶縁する層である。これは、漏れ電流のような不要な電流を除いて、電流が流れないことを意味する。メタライゼイションにおいて電荷の電界を用いることで、半導体内の電流に影響を及ぼすことができる。従って、電流の制御が可能である。これは、例えばＭＯＳＦＥＴにおいて使用される。
絶縁層が、半導体の表面を不活性化することも予想される。半導体表面が露出されると、表面準位において高密度が形成され、それによってＢＪＴのような装置で比較的大きなベース電流を引き起こす。電流利得（＝主電流／ベース電流）は、ＢＪＴの重要な性能要素であるため、ベース電流を低減することが望まれる。絶縁層が表面を適切に不活性化すると、表面準位の発生が抑制され、ベース電流が著しく減少する。ベース電流の経路のうちの１つの経路は、表面にある。表面不活性化を改善することは、ＢＪＴの性能にとって重要である。
炭化珪素の表面の準備は、通常、従属請求項に記載の通りに実行する。この炭化珪素の表面の、こうした準備は、通常、酸化珪素の除去である。酸化珪素は、炭化珪素を空気にさらすことに起因して存在する自然酸化物であることが多い。
自然酸化物は、厚さが不規則であり、薄すぎるために、信頼性のある絶縁層を形成するために使用できない。自然酸化物は、通常、５乃至１０％ＨＦ溶液によって除去する。あるいは自然酸化物の代わり、他の種類の酸化珪素が前のプロセスの結果として存在しうる。
前のプロセスがイオン注入による局所ドーピングを含む場合、続いて高温のポスト注入アニーリングを実行する必要があり、イオン注入によって損傷された結晶構造を回復し、ドナー又はアクセプタとして注入された種を活性化する。粗面化を防ぐために、このポスト注入に先立って、薄いカーボンキャッピング膜を形成することが多い。このカーボンキャッピング膜は、Ｏ２プラズマ、又は低温（摂氏７００乃至８００度）酸化によって除去されなければならない。これによって、数ナノメートルの酸化珪素が残る。しかしながら、これも、ゲート絶縁層又は表面保護層に使用するための信頼性を有するものではない。この酸化珪素もまた、５乃至１０％ＨＦ溶液によって除去できる。しかしながら、プロセス時間を短縮するために、ＨＦ濃度を６５％にまで高めることができる。
別の場合、特に、炭化珪素の表面上にトレンチ構造又はメサ構造を作るために、前のプロセスが反応性イオンエッチング（reactive ion etching：ＲＩＥ）を含む場合、例えば、摂氏１０００度以上で５時間を超えるパイロジェニック酸化を用いて、厚い酸化物を準備の前に形成する。パイロジェニック酸化は、犠牲酸化と称される場合も多い。なぜなら、前のＲＩＥプロセスによってイオンボンバード損傷が誘起されており、続く除去処理によって、層が層自体を犠牲とするためである。厚い酸化物を除去した後、露出表面及び炭化珪素の表面近傍層は、イオンボンバード処理から隔離、保護されていた、炭化珪素の非常に高品質の結晶からなるものと予想される。厚い酸化物を除去するために、５乃至１０％ＨＦを使用可能である。しかしながら好適には、５０乃至６０％ＨＦを使用し、プロセス時間を短縮する。
しかし、表面を洗浄し、表面を更なるステップのために準備する、他の準備するステップをここに含むことができる。特に炭化珪素上で表面を画定するフォトリソグラフィの使用を、同様にここに含むことができる。フォトリソグラフィを使用して、エッチング、メタライジング、誘電体膜の堆積、又は酸化珪素の成長と組み合わせて、炭化珪素の表面上に装置構造を画定することが可能である。
絶縁層の第１部分を、表面上に摂氏４００度未満の温度で形成する。従属請求項に記載のように、これは、摂氏０と４５度との間の温度、例えば摂氏２０度近傍の室温としてよい。熱応力、又は異なる膜又は層の間の界面の劣化が、低減される又は回避さえされるため、これは著しい利点である。このプロセスはまた、ヒータ又は冷却装置のような温度制御装置無しで実行可能であり、製造プロセスにおける費用削減という著しい利点へ至る。
従属請求項で更に定義するように、絶縁層のこの第１部分は、シリコン酸化膜又はシリコン酸化層としてよい。しかしながら、適切であるとみなされる場合、他の層ともなりえる。
絶縁層の第２部分は誘電体膜である。この誘電体膜の例を上記に挙げているが、これらの例に限定されることはない。誘電体膜は、既知の技術を用いて堆積させる。従属請求項に記載のように、これは、原子層堆積又は化学蒸着によって実行できる。
原子層堆積（Atomic layer deposition：ＡＬＤ）は、その表面を交互のガス種にさらすことによって、基板上に膜を成長させる薄膜堆積法である。種は、決して、同時に反応器内に存在しない。しかしながら種を、一連の連続した、重ならないパルスとして挿入させる。これらのパルスの各々において、前駆体分子が自己制限的に表面と反応する。そのため、いったん表面上の全ての反応部位が消費されると、反応が終了する。堆積速度は比較的遅い。しかしながら、膜における高い品質が、特に、膜材料の破壊電界をより高めることに寄与する、と予想される。
化学蒸着（chemical vapor deposition：ＣＶＤ）は、化合物中に堆積させるべき元素又は化学物資を有する。化合物は、炭化珪素の表面上の絶縁層の第１部分上で、この元素又は化合物の堆積物と反応する。これは、非常に制御された方法で可能である。そのため、誘電体膜の厚さが、適切に制御される。ＡＬＤは、広義にはＣＶＤに含まれる。誘電体膜を堆積させる他の技術は、高真空中の他の蒸発、又は液体中の電着とすることができる。
この誘電体膜の厚さは、最も薄くて２０ｎｍであり、最も厚くて１０００ｎｍである。厚さは、トランジスタ装置の用途に左右されない。ＭＯＳＦＥＴの場合、誘電体膜がより薄ければ、装置の制御可能範囲を増加可能である一方で、ゲート絶縁体の破壊の危険性が増加する。従って、膜材料の特性のうちの一つである破壊電界に応じて、破壊が回避可能である最小範囲にまで、膜を薄膜化できる。ＢＪＴの場合、膜厚は、好適には１５０ｎｍ以上、より好適には１５０乃至１０００ｎｍである。１５０ｎｍは、金属電極の典型的な厚さである。また誘電体膜は、金属を形成するプロセスを確実にするために、好適には金属よりも厚くする。１０００ｎｍより厚い膜の場合、プロセス時間が延長されるにもかかわらず、利点が増大することはない。
半導体装置、及び炭化珪素上に絶縁層を製造する方法の有利な特徴は、特にシリコン酸化膜である第１部分が、０．５と１０ナノメートルとの間の厚さと、非常に薄いことである。この層は、ダングリングボンドを終端させることで、炭化珪素の表面を不活性化する。ダングリングボンドは、電子と正孔が制御不能に再結合する表面準位の発生を引き起こす。表面不活性化の効果は、表面準位の発生を抑制し、電子と正孔の再結合を低減し、またそれによって半導体装置の制御性を向上させる。従って、装置の性能が改善される。
薄い酸化珪素の別の役割は、炭化珪素表面上に誘電体膜が直接堆積されることから、炭化珪素表面を保護することである。膜特性は、その誘電率が大きいこと又は破壊電界が高いことが電位的に望ましい。または堆積温度は、冷却後の熱応力を回避するために十分に低いものである。しかしながら、直接堆積によって制御不能な界面が実現されると、これらの望ましい電位が、消滅する恐れがある。例えば、堆積膜中の界面近傍に固定電荷が蓄積され、それによって炭化珪素のエネルギーバンドが界面近傍で曲がり、結果的に電子又は正孔の移動速度が遅くなる。薄い酸化物は、固定電荷が堆積の初期段階で蓄積するのを回避するために、誘電体膜の堆積のための基礎を適切に収容する。従って、電子又は正孔の速度を遅くすることなく、上述の所望の電位を利用できる。
絶縁層の第１部分、例えばシリコン酸化層を、部分的に、炭化珪素上、例えばＭＯＳＦＥＴ又はＢＪＴを形成するために必要な部分上に形成する。製造プロセスにとって必要又は有益であるならば、炭化珪素基板の全表面をこの膜で覆うことも可能である。
別の利点は、方法が、オゾン又はＯ２プラズマを用いるステップからなりえることである。オゾン又はＯ２プラズマを、シリコン酸化膜を生成するために表面と接触させる。オゾンＯ３とＯ２プラズマの両方共が、強力な酸化剤である。
代替は、表面と接触させる化学溶液の使用である。この化学溶液は、液体又は気体でありえる。そのため、炭化珪素を化学溶液ですすぐ、又は炭化珪素を化学溶液中に浸す、又は化学溶液を蒸気として有することが可能である。この化学溶液の例として、以下の選択肢がある。硝酸、過酸化水素、硫酸、塩酸、オゾン、酢酸、沸騰水、又はアンモニウムハイドライドを含む溶液である。これは、断定的なリストではない。典型的な溶液は、商業ベースで広く流通しており、摂氏０度乃至その沸点（摂氏１２１度）で有効な酸化剤でもある、６８％硝酸（ＨＮＯ３）である。ヒータも冷却装置も不要な室温での処理でさえ、３０分で約１ｎｍの厚さの酸化珪素を生成する。摂氏１００乃至１２１度での処理では、より迅速に酸化物が生成する。
更なる利点は、誘電体膜を堆積させた後、炭化珪素上の絶縁層を、誘電体膜の堆積の間のピーク温度よりも少なくとも５０ケルビン（Ｋ）高い温度でアニーリングすることである。アニーリングするこのステップは、炭化珪素表面の薄い酸化物による不活性化効果を高める。ほとんどの場合、誘電体膜の堆積は、ある種の水酸化物ガスを含む。この水酸化物ガスは、膜の内部に余剰水素を残す。この余剰水素が、堆積温度より高温でのアニーリングによって放出され、炭化珪素表面における、薄い酸化物を形成するステップでまだ終端されていなかったダングリングボンドの、終端を助ける。また余剰水素は、薄い酸化物の内部のダングリングボンドを終端させる。それによって、薄い酸化物の破壊電界を増大させる。アニーリングは、堆積誘電体膜自体の品質を改善するためにも有効である。余剰水素に加えて、堆積のために含まれる材料によって生成される、他の不所望な副生成物が存在する可能性が非常に高い。これらの副生成物をアニーリングによって蒸発させ、膜をますます精製する。
本発明による半導体装置の有利な実施形態は、ＭＯＳＦＥＴ及びＢＪＴである。しかし、炭化珪素の表面上にそうした絶縁層を必要とする任意の他の装置において、本明細書に記載の発明を採用することができる。
本発明の実施形態を、本発明を示す図を参照して以下に説明する。
ＤＭＯＳＦＥＴの断面図である。 ＵＭＯＳＦＥＴの断面図である。 本発明の製造方法のフローチャートである。 表面の準備を示す半導体装置の断面図である。 シリコン酸化層の形成を示す半導体装置の断面図である。 シリコン酸化層を形成する代替的な方法を示す図である。 誘電体膜の堆積を示す図である。 追加のステップを有する本発明の方法のフローチャートである。 ＢＪＴの断面図である。 ＢＪＴを製造する本発明の方法のフローチャートである。 ＤＭＯＳＦＥＴを製造する本発明の方法のフローチャートである。 ＵＭＯＳＦＥＴを製造する本発明の方法のフローチャートである。
図１はＤＭＯＳＦＥＴの断面図を示す。名称は、拡散が少なくとも部分的に、半導体のドーピングに使用されるという事実に由来する。図２は、本発明によるＵＭＯＳＦＥＴの断面図を示す。名称は、Ｕ字型のジオメトリに由来する。代替的に、トレンチＭＯＳＦＥＴという用語も使用される。トレンチ構造は、通常、ＲＩＥ（reactive ion etching：反応性イオンエッチング）によって形成される。
図１及び図２に示すように、ＤＭＯＳＦＥＴ及びＵＭＯＳＦＥＴは両方とも、厚いｎ−ドリフト領域１６、２６上に形成されたＭＯＳＦＥＴからなり、ドレイン端子１９、２８としての機能を果たすｎ＋基板１８、２７を備える。図１において、ＭＯＳＦＥＴ構造はｐベース領域１５からなる。ｐベース領域１５上に、ｐ＋コンタクト領域１１及びｎ＋ソース領域が配置される。ソース及びベースコンタクト１０は、コンタクト領域１１上及びソース領域１２の一部の上にある。ゲート１３は、本発明に従って製造された絶縁層１４によって絶縁される。これらの電極１０、１３、及び１９は、炭化珪素に対する良好な接触金属であることが証明されている金属製としてよい。これは、ニッケルの気化、又は電着、又はスパッタリング、又は金属膜を堆積させる他の既知の方法を用いて堆積させたニッケルとしてよい。例えばニッケル又は金製のゲート接点１３は、本発明により絶縁層１４上に堆積させた誘電体膜１２上に堆積させる。この絶縁層１４は、下側のシリコン酸化層である第１部分を備える。層及び膜という用語は、本明細書中で相互に使用される。本発明により、絶縁層１４の第１部分としてのシリコン酸化層は、０．５乃至１０ナノメートルの厚さである。層１４の第２部分は、例えば、典型的には厚さが３０ｎｍであるＡＬＤで生成された酸化アルミニウムである。そしてメタライゼイション１３は、例えば数１００ナノメートルの厚さでもある。ゲート電極１３によって、ソース電極１０とドレイン電極１９との間の電流が制御される。
図２において、ＵＭＯＳＦＥＴ構造は、ｎ−ドリフト層２６上に、ｐベース層２５、及び本発明による第１及び第２部分を有する特徴的な形状の絶縁層２４、及びゲートメタライゼイション２３を備える。ｐベース層２５上には、コンタクトｐ＋層２１、及びｎ＋ソース層２２が配置される。ニッケル又は金製のソース電極２０は、ｐ＋コンタクト層２１及びｎ＋ソース層２２上に堆積させる。
図３は、炭化珪素の表面上に絶縁層を製造する方法のフローチャートを示す。第１ステップ３００は、更なるステップのために、炭化珪素の表面を準備するステップである。この準備は、通常、炭化珪素上の、自然酸化物、又はポスト注入用のカーボンキャップ除去プロセス中に形成された酸化珪素、又はＲＩＥの間のイオンボンバード処理によって損傷を受け、続いて酸化された犠牲酸化物の除去である。これは、例えばフッ化水素酸を使用することで達成できる。符号ＨＦはこのために使用され、通常は水に溶解する。代替的な化学物質を、残留酸化層を除去するために使用できる。しかしながら、フッ化水素酸は十分に証明されている。この酸化層のエッチング除去は、水中に溶解したＨＦによって、又は蒸気中のフッ化水素酸によって達成できる。他の化学薬品も、もちろん使用できる。
ステップ３０１において、炭化珪素上の絶縁層の第１部分を形成する。上記に、また後に下記で説明するように、絶縁層のこの第１部分は、０．５と１０ナノメートルとの間の厚さのシリコン酸化膜である。この膜は、摂氏４００度未満、好適には摂氏０と４５度との間で成長させることができる。オゾン、又はＯ２プラズマ、又は上記にリストした化学物質を使用できる。６８％ＨＮＯ３を（加熱も冷却もしない）室温で６０分、又は６８％ＨＮＯ３を摂氏１００乃至１２１度で３０分が、一例である。温度範囲及び継続時間範囲の両方共、延長できる。酸化珪素を成長させるために化学物質を使用する場合には、水、特に脱イオン水ですすぎ、通常は、次いで基板を乾燥させる。
ステップ３０２において、絶縁層のこの第１部分の上に、誘電体膜を堆積させる。誘電体膜は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウムアルミニウム、珪化ハフニウム、酸化ジルコニウム、珪化ジルコニウム、酸化チタン、酸化ランタン、窒化珪素、又は再び酸化珪素としてよい。従って、シリコン酸化膜である絶縁層の第１部分、また更に誘電体膜を備えることで、ゲート電極１３、２３上で制御される電界によってソースからドレインへ流れる電流を制御するために、良好な絶縁を達成する。原子層堆積の利点は、その均一性を含め、化学量論及び厚さの制御性が優れていることである。ゲート絶縁体は、薄くかつ均一で高品質でなければならない。原子層堆積は、これらの要求を満たすことができる。他方、化学蒸着には、時にプラズマで促進され、比較的低コストで緻密な膜を堆積させるという利点がある。これは、表面保護膜にとり望ましいことである。堆積温度は、典型的には摂氏４００度であり、又より広義には摂氏１５０乃至４５０度の範囲であり、余剰水素を内部に保つ。
図４において、フッ化水素酸ＨＦを用いて、どのように、炭化珪素ＳｉＣ上の残留酸化層４００を除去するかを示す。これは、炭化珪素の表面上で、フッ化水素酸ＨＦによって洗浄されるべき領域を画定するフォトレジストの使用と組み合わせてよい。フォトレジストを使用するフォトリソグラフィは、上から半導体装置をパターニングするための、通常の方法である。エッジング及びメタライゼイションは、必要に応じて適用する。簡素化するために、フォトリソグラフィは図示しない。また、このステップは、摂氏０と４５度の間、好適には摂氏２０又は２１度の室温で実行する。
図５は、炭化珪素ＳｉＣ上にシリコン酸化層ＳｉＯ２を形成するステップを示す。シリコン酸化層ＳｉＯ２の厚さは、符号ｄで示される。図５のこの例において、シリコン酸化層ＳｉＯ２を、オゾンＯ３を用いて形成する。これも、摂氏４００度未満の温度で行う。
図６は、炭化珪素ＳｉＣ上に、厚さｄを有するシリコン酸化層ＳｉＯ２を形成する代替的なステップを示す。ここでは、化学溶液ＣＳを、この層を形成するために使用する。この化学溶液の例は、上述の通りである。硝酸又は過酸化水素又は硫酸又はフッ化水素酸又はオゾン又は酢酸又は沸騰水又はアンモニウムハイドライド、又はそれらの任意の組み合わせを含む溶液を使用できる。この代替手段も、摂氏４００度未満の温度で実現する。
図７は、次のステップを示す。次のステップは、主に、炭化珪素基板ＳｉＣの表面上の、厚さｄのシリコン酸化層ＳｉＯ２上に、誘電体膜Ｄｉを堆積させるステップである。誘電体膜は、上述の元素製であり、原子層堆積、化学蒸着、又はそうした誘電体膜を堆積させる他の任意の方法で堆積させることができる。
特に、第１の薄いシリコン酸化膜の形成は、摂氏４００度未満の温度で、好適には摂氏０から４５度の室温で行う。このようにして、薄い酸化珪素と炭化珪素との間の熱応力を回避できる。酸化珪素は、続く誘電体膜の被覆プロセスによって、良好な界面品質を提供する。誘電体膜は、高い誘電率と絶縁性能を有することで、薄い酸化物を補完もする。これらの特徴によって、このゲート構造の信頼性と制御性が向上する。
図８は、炭化珪素上に絶縁層を製造する方法の第２フローチャートを示す。ステップ８００において、炭化珪素の表面を洗浄する。ステップ８０１において、絶縁層の第１部分、すなわちシリコン酸化膜を形成するために化学溶液を使用する。酸化珪素の形成後、水、特に脱イオン水ですすぎ、そして通常は、次いで基板を乾燥させる。これも、オゾン又はＯ２プラズマを用いて、摂氏４００度未満、好適には室温で達成できる。
ステップ８０２において、誘電体膜を堆積させる。これは、原子層堆積、又は化学蒸着、又はそうした誘電体層を堆積させる他の任意の方法で行う。例えば、電着を使用することが可能である。
ステップ８０３において、シリコン酸化層と誘電体膜からなるこの構造を、誘電体層の堆積時よりも少なくとも５０ケルビン高い温度でアニーリングする。典型的なアニーリング温度は、摂氏３５０度で堆積させた膜に対して、摂氏４５０度である。アニーリングするステップは、堆積膜から余剰水素を放出する。そして水素の一部は、薄い酸化珪素と炭化珪素の界面に達する。水素は、酸化物中のダングリングボンドを終端させることによって薄い酸化珪素の膜質を改善し、また炭化珪素の表面でダングリングボンドを終端させることによって界面品質を改善する。
その後、ステップ８０４において、半導体装置を本発明の絶縁層と接触させる更なるステップを実行する。これは、例えば、完全なゲート構造を得るための、誘電体層上のメタライゼイションである。場合によっては、これら更なるステップのうちの１つ、例えば金属電極の焼結プロセスが、プロセス条件が要件を満たせば、アニーリングするステップ８０３の役割を果たすこともできる。換言すると、更なるステップにおける１つのアニーリングするステップが、ステップ８０３における薄い酸化物中及び炭化珪素の表面のダングリングボンドの終端を含む、２つ以上の役割を果たすことができる。これは、アニーリングするステップ８０３に追加の費用が要求されないことを意味する。
図９は、バイポーラ接合トランジスタ（ＢＪＴ）の断面図を示す。ｎ＋型低抵抗基板９１１は、ＢＪＴの下側で使用され、コレクタ領域として機能する。ｎ−型高抵抗層９１０は、この基板上で１０μｍの厚さにエピタキシャル成長させる。更にエピタキシャル成長させて、チャネルドープｐ型層９０９を、０．１乃至０．５μｍの厚さまで堆積させる。この上に、ベースｐ型層９０８層を堆積させる。最後に、低抵抗コンタクトｎ＋型層９０７を、ベース層９０８上に成長させる。ｎ＋型層９０７を成長させた後に、指定された領域を、反応性イオンエッチング（ＲＩＥ）を用いて除去する。９０７の残りの領域は、典型的にはフォトリソグラフィでパターニングした堆積シリコン酸化膜であるエッチングマスクによって、ＲＩＥから保護する。このＲＩＥステップにより、９０７のメサのサイドウォール及び９０８の一部を、９０８の表面と共に露出させる。９０８の露出表面の他の指定された領域上に、ｐ＋ベースコンタクト領域９１３を、局所イオン注入及びポスト注入アニーリングを用いて形成する。
ポスト注入アニーリング時に必要なカーボンキャッピング層を、Ｏ２プラズマ処理によって除去した後、摂氏１０００度で２０時間、犠牲酸化を行う。次に、この犠牲酸化物をＨＦ溶液で除去する。本発明による絶縁層９１２を、９０７の頂部、９０７と９０８のメサウォール、そして９０８と９１３の頂部の上に形成する。さらに、９０７と９１３用のコンタクト領域を、フォトリソグラフィ設計エッチングマスクを用いて、９１２の局所ＲＩＥによって形成する。次に、エミッタ９０７のメサ頂部上に、エミッタ金属９０６を形成する。ｐ＋ベースコンタクト領域９１３上に、ベース金属９１４を形成する。ｎ＋基板９１１の下に、コレクタ金属９０１を形成する。電極９０６、９１４、及び９０１の接触抵抗を低減するために、熱処理を行う。酸化珪素製の中間層９０２を、９１２、９１４、及び９０３上に堆積させる。中間層９０２上に、９０３用のコンタクト領域を形成した後に、上部電極９０４を再びエミッタ金属として作成する。
図９ａは、本発明によるＢＪＴをどのよう製造するかを示すプロセス図である。図９ａの（ａ）に示す積層構造を、製造するステップを順に実行することによって形成する。基板準備プロセスにおいて、ＳｉＣ半導体素子を形成するｎ＋型低抵抗基板（結晶）９５５を準備する。基板９５５は、図示のＢＪＴの下側に位置し、ｎ型低抵抗層からなるコレクタ領域として機能する。ｎ型高抵抗層形成プロセスにおいて、不純物として窒素を１ｘ１０１６ｃｍ−３の濃度でドープした高抵抗層９５４を、基板９５５上に厚さ１０μｍまで成長させ、ＳｉＣ半導体素子をエピタキシャル成長によって形成する。
チャネルドープ層形成プロセスにおいて、不純物としてアルミニウム（Ａｌ）を４ｘ１０１７乃至２ｘ１０１８ｃｍ−３の濃度でドープしたチャネルドープ領域９５３を、高抵抗層９５４上に厚さ０．１乃至０．５μｍまでエピタキシャル成長させる。
ベース領域形成プロセスにおいて、更にｐ型ベース領域９５２を、同様にチャネルドープ層９５３上にエピタキシャル成長させる。
低抵抗層形成プロセスにおいて、不純物として窒素を１ｘ１０１９乃至５ｘ１０１９ｃｍ−３の濃度でドープしたｎ＋型低抵抗層９５１を、ベース領域９５２上に厚さ０．５乃至２．０μｍまでエピタキシャル成長させる。この低抵抗層９５１を、後にエッチングして、エミッタ領域を形成する。
次のエミッタエッチングプロセスにおいて、二酸化シリコン膜９５６を、図９ａの（ｂ）に示す積層構造の上面の上にＣＶＤによって堆積させる。次に、二酸化シリコン膜９５６にフォトリソグラフィを行い、次に更にＲＩＥによってドライエッチングして、エッチングマスクを形成する。
次に、二酸化シリコン膜９５６製のエッチングマスクを用いて、低抵抗層９５１をＲＩＥによってＳｉＣエッチングし、低抵抗層９５１を用いてエミッタ領域９５７を形成する。ＳｉＣエッチングのためのＲＩＥは、例えばＨＢｒガス、Ｃｌ２ガス、又はＨ２／Ｏ２ガス等の大気中で行い、エッチングの深さは０．５乃至２．１μｍである。図９ａの（ｂ）に、このようにして得られる構造を示す。
イオン注入マスク形成プロセスにおいて、ベースコンタクトのための高濃度イオンの注入及び活性化熱処理、続く処理を、各々実行する。
イオン注入マスク
ベースコンタクト領域９５８を形成すべきベース領域９５２の表面を露出させる開口部を備えるように、マスクを形成する。マスクを、ＣＶＤによって二酸化シリコン膜を堆積させ、フォトリソグラフィを実行し、そしてＲＩＥによって二酸化シリコン膜をドライエッチングすることで形成する。マスクが、図９ａの（ｃ）では図示されていないことに注意されたい。図９ａの（ｃ）においては、結果的に生じるベースコンタクト領域９５８のみを示す。
ベースコンタクト用の高濃度イオン注入
ベースコンタクト領域９５８の形成プロセスにおいて、上記のイオン注入マスクを用いてイオン注入を実行し、ベースコンタクト領域９５８を形成する。例えば、アルミニウム（ＡＬ）イオンを注入する。注入深さは、例えば、０．２μｍである。注入するイオンの量は、１ｘ１０１８乃至１ｘ１０１９ｃｍ−３である。イオンは、約４００ＫｅＶの最大エネルギで、多段階に注入する。
活性化熱処理
イオン注入層の活性化プロセスにおいて、イオン注入後に熱処理を実行し、半導体中の注入イオンを電気的に活性化し、イオン注入によって誘起された結晶欠陥を除去する。この活性化熱処理によって、ベースコンタクト領域９５８中の注入イオンと再結合抑制領域中の注入イオンとを、同時に活性化する。より具体的には、例えば、高周波熱処理炉を用いて、約摂氏１７００乃至１９００度の高温で、約１０乃至３０分間、例えばアルゴン（Ａｒ）ガスの雰囲気中又は真空下で、活性化熱処理を実行する。
炭化珪素表面の準備、低温表面酸化、及び誘電体膜の堆積からなる絶縁層形成プロセスを、以下に説明する。図９ａの（ｄ）において、符号９５９は、絶縁層の表面を示す。絶縁層の形成プロセスにおいて、以下の処理を各々実行する。
犠牲酸化と表面の準備
図９ａの（ｃ）に示すＢＪＴの最も上のＳｉＣ表面上で、表面の準備を実行する。準備するステップにおいて、ＳｉＣ表面を最初に犠牲酸化し、ＲＩＥステップでのイオンボンバード処理によって損傷を受けた層を除去する。犠牲酸化は、例えば、摂氏１１００度の温度で２０時間とし、ＳｉＣ表面上に犠牲酸化膜を形成する。次に、犠牲酸化膜を５０％ＨＦ溶液で除去した後に、９５８、９５２、及び９５７におけるイオンボンバード処理による損傷の無いＳｉＣ表面を、ＲＩＥで局所的に除去した領域で露出させる。
低温酸化
次に、準備したＳｉＣ表面上で、本発明に従い、摂氏３５０度でオゾン含有雰囲気に２時間触れさせる低温酸化を実行する。このプロセスは、６８％のＨＮＯ３溶液中に摂氏１２１度で１時間浸漬するような湿式プロセスで置き換えることができる。温度は室温とすることもできる。しかしながらその場合には、４時間といった長い時間を要する。湿式プロセスの場合、このプロセスに続いて、脱イオン水ですすぎ、乾燥させることが必要である。このようにして、ＢＪＴのＳｉＣ表面上に、約２ｎｍの厚さを有する薄いシリコン酸化膜を形成する。
誘電体膜の堆積
本発明による誘電体膜を、薄いシリコン酸化膜上に堆積させる。この実施形態において、誘電体膜としての窒化珪素を、プラズマ支援ＣＶＤによって堆積させる。典型的な堆積条件は、処理されたＳｉＣを反応室内の平行平板基板ホルダのカソード側に位置させ、基板ホルダを摂氏３７５度に保ち、シラン、アンモニア、及び窒素の混合ガスを室内に導入し、周波数２．４５ＧＨｚのＡＣ電圧をアノードに印加する。従って、混合ガスのプラズマが、平行平板のアノードとカソードとの間に誘起される。プラズマによって、窒化シリコン膜が１５０ｎｍより厚く堆積されるまで、窒化シリコン膜を堆積させるための化学反応が促進される。
このようにして、（図９ａの（ｄ）、（ｅ）、（ｆ）及び（ｇ）に示す）薄いシリコン酸化膜及び堆積誘電体膜からなる積層構造を有する絶縁層９５９を、ＢＪＴの露出させたＳｉＣ表面上に形成する。より具体的には、薄いシリコン酸化膜及び堆積誘電体膜を、エミッタ電極９６０を除くエミッタ領域９５７から、ベース電極９６１を除くベースコンタクト領域９５８まで延在するＳｉＣ表面上に形成する。これらの膜を形成することによって、表面を不活性化し、ＳｉＣ表面領域で形成される表面準位の発生を抑制できる。
堆積誘電体膜の膜厚は、好適には１５０ｎｍ以上、より好適には１５０乃至１０００ｎｍである。堆積誘電体膜の膜厚が１５０ｎｍ未満、すなわち電極の膜厚未満であると、例えばリフトオフ法によって電極を形成することが容易ではない。また、半導体素子に高電圧が印加されると、表面絶縁層の絶縁破壊が発生する場合もある。他方で、堆積誘電体膜の膜厚が１０００ｎｍを超えると、処理時間が増加し、製造コストが増大する。
エミッタ電極形成
エミッタ電極形成プロセスにおいて、エミッタ電極９６０を、エミッタ領域９５７（低抵抗層９５１）の表面上に形成する（図９ａの（ｅ））。エミッタ電極９６０を、ニッケル又はチタニウムを用いた蒸着又はスパッタリングにより形成する。電極パターンは、フォトリソグラフィ、ドライエッチング、ウエットエッチング、又はリフトオフ法により形成する。エミッタ電極９６０を形成した後、金属と半導体との間の接触抵抗を低減するために、熱処理を実行する。
ベース電極とコレクタ電極の形成
ベース電極とコレクタ電極の形成プロセスにおいて、ベース電極９６１をベースコンタクト領域９５８の表面上に形成し、コレクタ電極９６２をコレクタ領域９５５（基板９５５）の表面上に形成する（図９ａの（ｆ））。コレクタ電極９６２をニッケル又はチタニウムを用いて形成する。ベース電極９６１はチタニウム又はアルミニウムを用いて形成する。これらの電極９６１及び９６２は、蒸着又はスパッタリングによって形成する。電極パターンは、フォトリソグラフィ、ドライエッチング、ウエットエッチング、又はリフトオフ法により形成する。
電極焼結
電極９６１及び９６２を形成した後、金属と半導体との間の接触抵抗を低減するために、摂氏４５０度で１時間の熱処理を実行する。本発明によれば、接触抵抗を低減することに加えて、この熱処理によって、堆積誘電体膜（絶縁層９５９の上側）が水素分子を下方に放出することが誘発され、それが薄い酸化珪素（絶縁層９５９の下側）の膜質を改善し、また絶縁層９５９との界面としてのベース９５２及びエミッタ９５７の表面不活性化を強化する。
最後に、層間膜及び上層電極の形成プロセスを実行する。層間膜及び上層電極の形成プロセスにおいて、分離された２つ以上のエミッタ電極９６０を１つの電極として機能させるために、上層電極９６３を形成する（図９ａの（ｇ））。より具体的には、二酸化シリコン膜のような中間層９６４をＣＶＤによって形成する。次に、エミッタ電極９６０上に形成した二酸化シリコン膜を、フォトリソグラフィとエッチングとで除去し、エミッタ電極９６０を露出させる。次に、上層電極９６３をエミッタ電極９６０及び中間層９６４上に堆積させる。上層電極９６３は、例えばアルミニウム（Ａｌ）製である。
図１０は、ＤＭＯＳＦＥＴ、又は平面ゲートを備えるＭＯＳＦＥＴを製造する本発明の方法のフローチャートを示す。ステップ（ａ）において、低抵抗ｎ＋型基板１００１上に、高抵抗ｎ−型層１０００をエピタキシャル成長させる。ステップ（ｂ）において、２つのｐ型ウェル１００２を、ｎ−型層１０００内に形成する。ステップ（ｃ）において、ｐ＋ドーピング及びｎ＋ソース領域１００４を備えるコンタクト領域１００３を、２つのｐ型ウェル内にそれぞれ、局所イオン注入、粗面化を防ぐためのカーボンキャッピング膜を備える続くポスト注入アニーリングによって形成する。カーボンキャッピング膜をＯ２プラズマ処理によって除去した後、１０００、１００２、及び１００４の表面を、ＨＦ溶液処理によって準備する。
絶縁層１００８を、上述の本発明に従って、ステップ（ｄ）に示すように、１０００、１００２、及び１００４の表面上に形成する。それは、実は１００３及び１００４の一部の上に形成されるが、続くフォトリソグラフィ及びエッチングプロセスによって、これらの領域を除去する。
最後に、ステップ（ｅ）において、ソースメタライゼイション１００５及び１００６を、コンタクト領域１００３上、及び部分的にソース領域１００４上に、堆積させる。ゲートメタライゼイション１００７を、絶縁層１００８上に堆積させる。ドレインメタライゼイションを、ｎ＋基板１００１の下に形成する。
図１１は、ＵＭＯＳＦＥＴ、又はトレンチゲートを備えるＭＯＳＦＥＴを製造する本発明の方法のフローチャートを示す。ステップ（ａ）において、高抵抗ｎ−型層１１０１を、低抵抗ｎ＋型基板１１００上にエピタキシャル成長させる。ステップ（ｂ）において、層１１０１上に、ｐ型層１１０２をエピタキシャル成長させる。ｐ＋型のコンタクト領域１１０３及びｎ＋型ソース領域１１０４を、局所イオン注入及びポスト注入アニーリングによって形成する。ステップ（ｃ）において、ＲＩＥによって、トレンチをｎ−型層１１０１にまで下へエッチングする。次に、犠牲酸化を実行する。犠牲酸化物を後に除去し、トレンチ内に高品質の表面を露出させる。このトレンチ１１０５内で、ソース領域１１０４にまで、本発明による絶縁膜１１０７をステップ（ｄ）において形成する。絶縁層上に、ゲートメタライゼイション１１０８を堆積させる。ソースメタライゼイション１１０６を、ｐ＋コンタクト１１０３の頂部の上、及び部分的にｎ＋ソース１１０４上に、堆積させる。ドレインメタライゼイションを、ｎ＋基板１１００の下に形成する。
１０ ソース電極
１１ コンタクト領域
１２ ソース領域
１３ ゲートメタライゼイション
１４ 絶縁層
１５ ｐ型ベース層
１６ ｎ−型層
１７ ｎ型層
１８ ｎ＋型基板
１９ ドレインメタライゼイション
２０ ソース電極
２１ コンタクト領域
２２ ｎ＋型ソース領域
２３ ゲートメタライゼイション
２４ 絶縁層
２５ ｐ型ベース層
２６ ｎ−型層
２７ ｎ＋型基板
２８ ドレインメタライゼイション
３００ ＳｉＣの表面を準備するステップ
３０１ 絶縁層の第１部分を形成するステップ
３０２ 第１部分の上に誘電体膜を堆積させるステップ
４００ 自然酸化物層
ｄ シリコン酸化層の厚さ
８００ 洗浄するステップ
８０１ 化学溶液
８０２ 誘電体膜を堆積させるステップ
８０３ アニーリングするステップ
８０４ 更なるステップ
９００ メタライゼイション
９０１ メタライゼイション
９０２、９０５ 中間層
９０３、９０６ メタライゼイション
９０４ メタライゼイション
９０７ コンタクト領域
９０８ ベース層
９０９ チャネルドープ層
９１０ ｎ−型高抵抗層
９１１ ｎ＋型基板
９１２ 本発明の絶縁
９１３ ｐ＋ベースコンタクト領域
９１４ メタライゼイション
１０００ ｎ−型層
１００１ ｎ＋型基板
１００２ ｐウェル
１００３ コンタクト領域
１００４ ソース領域
１００５ メタライゼイション
１００６ メタライゼイション
１００７ メタライゼイション
１００８ 絶縁層
１１００ ｎ＋型基板
１１０１ ｎ−型層
１１０２ ｐ型層
１１０３ コンタクト領域
１１０４ ソース領域
１１０５ トレンチ
１１０６、１１０９ メタライゼイション
１１０７ 絶縁層
１１０８ メタライゼイション
本発明は、独立請求項による、炭化珪素上に絶縁層を製造する方法及び半導体装置に関する。
米国登録特許７，８８０，１７３号は、半導体装置及びその製造方法を開示する。米国登録特許７，８８０，１７３号は、炭化珪素基板上に形成されるゲート絶縁層を開示する。説明によれば、約５０ナノメートルの厚さを有するゲート絶縁層は、炭化珪素の表面を、Ｏ２又はＨ２Ｏを含む雰囲気中で、摂氏８００度乃至摂氏１２００度の範囲内の温度で酸化することによって形成される。代替的に、米国登録特許７，８８０，１７３号は、シランと酸素とを摂氏４００乃至８００度で反応させて形成した低温酸化物を用いて、炭化珪素基板上に酸化珪素を堆積させることを教示する。
米国公開特許第２０１１／０１６９０１５号は、半導体装置及びその製造方法を開示する。米国公開特許第２０１１／０１６９０１５号は、炭化珪素基板上に形成される表面保護膜を開示する。説明によれば、表面保護膜の約１０ナノメートルの厚さを有する表面不活性化層は、炭化珪素の表面を、Ｏ２及びＨ２Ｏを含む雰囲気中で、摂氏１０００度の温度で１乃至４時間酸化することによって形成される。表面不活性化層の形成に続いて、表面保護膜を形成するために、リンを含む酸化珪素を堆積させ、更に窒化珪素を堆積させる。この表面保護膜は、炭化珪素上の絶縁層でもある。
米国登録特許７，８８０，１７３号 米国公開特許第２０１１／０１６９０１５号
独立請求項による、炭化珪素上に絶縁層を製造する方法及び半導体装置は、上記の従来技術に対して、以下の利点を有する。
本発明に従って、摂氏４００度未満で絶縁層を形成することにより、室温にまで冷却した後の熱応力は、従来技術におけるよりもはるかに少ない。これにより、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor：金属酸化膜半導体電界効果トランジスタ）又はＢＪＴ（bipolar junction transistor：バイポーラ接合トランジスタ）のような炭化珪素製のトランジスタ装置の電気的性能が向上する。本発明による誘電体膜は、例えばＭＯＳＦＥＴの性能にとって潜在的に有益である高い誘電率を示すことができる。炭化珪素の基板と誘電体膜との間の絶縁層の第１部分に起因して、誘電体膜を炭化珪素上に直接に堆積させた場合には悪化する界面品質が、改善される。
誘電体膜は、酸化アルミニウム、酸化ハフニウム、珪化ハフニウム、酸化ハフニウムアルミニウム、酸化ジルコニウム、珪化ジルコニウム、酸化チタン、酸化ランタン、窒化珪素、又は堆積酸化珪素等の金属からなってよい。絶縁層は、炭化珪素表面を酸化することによって形成した薄いシリコン酸化層、及び薄いシリコン酸化層上に堆積させた別の誘電体膜である、２つの層からなる。
また、炭化珪素の表面上の絶縁層の第１部分は、過剰な追加費用無しで利用可能な技術で実現できる。
さらに、本発明による方法及び本発明による半導体装置は、引用された先行技術に対して著しい利点を示し、例えば炭化珪素製のトランジスタ装置を、大幅に改良することになる。
炭化珪素上に絶縁層を製造する方法は、異なる機械でのステップからなる方法とすることができる。それは、自動化されたプロセスであってよいが、部分的に又は全ての部分を、手動とすることが可能である。製造とは、炭化珪素を酸化させ、続いて別の誘電体膜を堆積させることによって、この絶縁層を炭化珪素上に形成することを意味する。
炭化珪素は、高出力及び／又は高温用途のために使用される半導体である。炭化珪素装置は、高い電流密度を帯びて、高温又／及び高放射の条件下で作動できる。これは、特にシリコン又はガリウム砒素のような他の半導体から十分に知られているＭＯＳＦＥＴに対して、広範囲の用途で使用される。ＢＪＴに対しても同様である。炭化珪素は、特にブルーライトを用いる発光ダイオード又はフォトダイオードのような、発光半導体装置又は受光半導体装置用にも使用されうる。
炭化珪素製のトランジスタ装置は、以下の技術を用いて製造できる。炭化珪素からトランジスタ装置を製造する場合、４Ｈ−ＳｉＣと呼ばれるポリタイプが、通常は好適である。なぜなら、その電気的特性が、特に高出力及び／又は高温用途用のトランジスタ装置として機能するのに適しているためである。４Ｈ−ＳｉＣのインゴットを、通常、昇華法を用いて種結晶上にエピタキシャル成長させる。珪素とは異なり、炭化珪素は実用的な圧力では液相を有さない。従って、溶融物の凝固は利用できない。
インゴットからスライスによって炭化珪素基板を作成した後、基板の表面のうちの少なくとも１つの表面を、機械的又は化学的に研磨する。研磨表面の上に、高品質４Ｈ−ＳｉＣ層を、珪素水素と炭化水素の化学反応を用いて、気相でエピタキシャル成長させる。エピタキシャル成長の間、複数層を成長させることができる。それらの層は各々、通電型（ｐ型又はｎ型）及び層の導電性を示すことのできる特定の厚さ及び異なる不純物ドーピングを有する。炭化珪素の複数層を成長させた後、フォトリソグラフィのような表面パターニング技術の助けと共に、ドライエッチング又はウエットエッチングを用いて表面の部分を局所的に掘る、及び／又はイオン注入又は同等の局所ドーピング法を用いて、表面の部分に更なる不純物ドーピングを局所的に実行する。
絶縁層を、炭化珪素の露出表面を覆うように形成する。そして、炭化珪素が金属電極に接続されるべき場所で、層を局所的に除去する。局所的に除去された絶縁層の各々の上に、適切な金属材料で、適切なサイズと厚さを有する金属電極を形成する。その後、複数の装置が上述のプロセスを通して組織化された基板から、トランジスタ装置を切り分ける。エピタキシャル層、局所エッチング、局所ドーピング、絶縁層のパターニング、及び金属形成のような各プロセスを、完成装置の設計に従って制御する。独立請求項による半導体装置は、ＭＯＳＦＥＴ又はＢＪＴのような上述の装置としてよいが、それらの装置に限定されることはない。絶縁層を用いる任意の装置が、本明細書に記載の装置から利益を得ることができる。
絶縁層は、メタライゼイションを半導体から電気的に絶縁する層である。これは、漏れ電流のような不要な電流を除いて、電流が流れないことを意味する。メタライゼイションにおいて電荷の電界を用いることで、半導体内の電流に影響を及ぼすことができる。従って、電流の制御が可能である。これは、例えばＭＯＳＦＥＴにおいて使用される。
絶縁層が、半導体の表面を不活性化することも予想される。半導体表面が露出されると、表面準位において高密度が形成され、それによってＢＪＴのような装置で比較的大きなベース電流を引き起こす。電流利得（＝主電流／ベース電流）は、ＢＪＴの重要な性能要素であるため、ベース電流を低減することが望まれる。絶縁層が表面を適切に不活性化すると、表面準位の発生が抑制され、ベース電流が著しく減少する。ベース電流の経路のうちの１つの経路は、表面にある。表面不活性化を改善することは、ＢＪＴの性能にとって重要である。
炭化珪素の表面の準備は、通常、従属請求項に記載の通りに実行する。この炭化珪素の表面の、こうした準備は、通常、酸化珪素の除去である。酸化珪素は、炭化珪素を空気にさらすことに起因して存在する自然酸化物であることが多い。
自然酸化物は、厚さが不規則であり、薄すぎるために、信頼性のある絶縁層を形成するために使用できない。自然酸化物は、通常、５乃至１０％ＨＦ溶液によって除去する。あるいは自然酸化物の代わり、他の種類の酸化珪素が前のプロセスの結果として存在しうる。
前のプロセスがイオン注入による局所ドーピングを含む場合、続いて高温のポスト注入アニーリングを実行する必要があり、イオン注入によって損傷された結晶構造を回復し、ドナー又はアクセプタとして注入された種を活性化する。粗面化を防ぐために、このポスト注入に先立って、薄いカーボンキャッピング膜を形成することが多い。このカーボンキャッピング膜は、Ｏ２プラズマ、又は低温（摂氏７００乃至８００度）酸化によって除去されなければならない。これによって、数ナノメートルの酸化珪素が残る。しかしながら、これも、ゲート絶縁層又は表面保護層に使用するための信頼性を有するものではない。この酸化珪素もまた、５乃至１０％ＨＦ溶液によって除去できる。しかしながら、プロセス時間を短縮するために、ＨＦ濃度を６５％にまで高めることができる。
別の場合、特に、炭化珪素の表面上にトレンチ構造又はメサ構造を作るために、前のプロセスが反応性イオンエッチング（reactive ion etching：ＲＩＥ）を含む場合、例えば、摂氏１０００度以上で５時間を超えるパイロジェニック酸化を用いて、厚い酸化物を準備の前に形成する。パイロジェニック酸化は、犠牲酸化と称される場合も多い。なぜなら、前のＲＩＥプロセスによってイオンボンバード損傷が誘起されており、続く除去処理によって、層が層自体を犠牲とするためである。厚い酸化物を除去した後、露出表面及び炭化珪素の表面近傍層は、イオンボンバード処理から隔離、保護されていた、炭化珪素の非常に高品質の結晶からなるものと予想される。厚い酸化物を除去するために、５乃至１０％ＨＦを使用可能である。しかしながら好適には、５０乃至６０％ＨＦを使用し、プロセス時間を短縮する。
しかし、表面を洗浄し、表面を更なるステップのために準備する、他の準備するステップをここに含むことができる。特に炭化珪素上で表面を画定するフォトリソグラフィの使用を、同様にここに含むことができる。フォトリソグラフィを使用して、エッチング、メタライジング、誘電体膜の堆積、又は酸化珪素の成長と組み合わせて、炭化珪素の表面上に装置構造を画定することが可能である。
絶縁層の第１部分を、表面上に摂氏４００度未満の温度で形成する。従属請求項に記載のように、これは、摂氏０と４５度との間の温度、例えば摂氏２０度近傍の室温としてよい。熱応力、又は異なる膜又は層の間の界面の劣化が、低減される又は回避さえされるため、これは著しい利点である。このプロセスはまた、ヒータ又は冷却装置のような温度制御装置無しで実行可能であり、製造プロセスにおける費用削減という著しい利点へ至る。
本発明によれば、絶縁層のこの第１部分は、シリコン酸化膜又はシリコン酸化層である。しかしながら、適切であるとみなされる場合、他の層ともなりえる。
絶縁層の第２部分は誘電体膜である。この誘電体膜の例を上記に挙げているが、これらの例に限定されることはない。誘電体膜は、既知の技術を用いて堆積させる。従属請求項に記載のように、これは、原子層堆積又は化学蒸着によって実行できる。
原子層堆積（Atomic layer deposition：ＡＬＤ）は、その表面を交互のガス種にさらすことによって、基板上に膜を成長させる薄膜堆積法である。種は、決して、同時に反応器内に存在しない。しかしながら種を、一連の連続した、重ならないパルスとして挿入させる。これらのパルスの各々において、前駆体分子が自己制限的に表面と反応する。そのため、いったん表面上の全ての反応部位が消費されると、反応が終了する。堆積速度は比較的遅い。しかしながら、膜における高い品質が、特に、膜材料の破壊電界をより高めることに寄与する、と予想される。
化学蒸着（chemical vapor deposition：ＣＶＤ）は、化合物中に堆積させるべき元素又は化学物資を有する。化合物は、炭化珪素の表面上の絶縁層の第１部分上で、この元素又は化合物の堆積物と反応する。これは、非常に制御された方法で可能である。そのため、誘電体膜の厚さが、適切に制御される。ＡＬＤは、広義にはＣＶＤに含まれる。誘電体膜を堆積させる他の技術は、高真空中の他の蒸発、又は液体中の電着とすることができる。
この誘電体膜の厚さは、最も薄くて２０ｎｍであり、最も厚くて１０００ｎｍである。厚さは、トランジスタ装置の用途に左右されない。ＭＯＳＦＥＴの場合、誘電体膜がより薄ければ、装置の制御可能範囲を増加可能である一方で、ゲート絶縁体の破壊の危険性が増加する。従って、膜材料の特性のうちの一つである破壊電界に応じて、破壊が回避可能である最小範囲にまで、膜を薄膜化できる。ＢＪＴの場合、膜厚は、好適には１５０ｎｍ以上、より好適には１５０乃至１０００ｎｍである。１５０ｎｍは、金属電極の典型的な厚さである。また誘電体膜は、金属を形成するプロセスを確実にするために、好適には金属よりも厚くする。１０００ｎｍより厚い膜の場合、プロセス時間が延長されるにもかかわらず、利点が増大することはない。
半導体装置、及び炭化珪素上に絶縁層を製造する方法の有利な特徴は、特にシリコン酸化膜である第１部分が、０．５と１０ナノメートルとの間の厚さと、非常に薄いことである。この層は、ダングリングボンドを終端させることで、炭化珪素の表面を不活性化する。ダングリングボンドは、電子と正孔が制御不能に再結合する表面準位の発生を引き起こす。表面不活性化の効果は、表面準位の発生を抑制し、電子と正孔の再結合を低減し、またそれによって半導体装置の制御性を向上させる。従って、装置の性能が改善される。
薄い酸化珪素の別の役割は、炭化珪素表面上に誘電体膜が直接堆積されることから、炭化珪素表面を保護することである。膜特性は、その誘電率が大きいこと又は破壊電界が高いことが電位的に望ましい。または堆積温度は、冷却後の熱応力を回避するために十分に低いものである。しかしながら、直接堆積によって制御不能な界面が実現されると、これらの望ましい電位が、消滅する恐れがある。例えば、堆積膜中の界面近傍に固定電荷が蓄積され、それによって炭化珪素のエネルギーバンドが界面近傍で曲がり、結果的に電子又は正孔の移動速度が遅くなる。薄い酸化物は、固定電荷が堆積の初期段階で蓄積するのを回避するために、誘電体膜の堆積のための基礎を適切に収容する。従って、電子又は正孔の速度を遅くすることなく、上述の所望の電位を利用できる。
絶縁層の第１部分、例えばシリコン酸化層を、部分的に、炭化珪素上、例えばＭＯＳＦＥＴ又はＢＪＴを形成するために必要な部分上に形成する。製造プロセスにとって必要又は有益であるならば、炭化珪素基板の全表面をこの膜で覆うことも可能である。
絶縁層の第１部分を形成する方法は、表面と接触させる化学溶液の使用である。この化学溶液は、液体又は気体でありえる。そのため、炭化珪素を化学溶液ですすぐ、又は炭化珪素を化学溶液中に浸す、又は化学溶液を蒸気として有することが可能である。この化学溶液の例として、以下の選択肢がある。硝酸、過酸化水素、硫酸、塩酸、オゾン、酢酸、沸騰水、又はアンモニウムハイドライドを含む溶液である。これは、断定的なリストではない。典型的な溶液は、商業ベースで広く流通しており、摂氏０度乃至その沸点（摂氏１２１度）で有効な酸化剤でもある、６８％硝酸（ＨＮＯ３）である。ヒータも冷却装置も不要な室温での処理でさえ、３０分で約１ｎｍの厚さの酸化珪素を生成する。摂氏１００乃至１２１度での処理では、より迅速に酸化物が生成する。
更なる利点は、誘電体膜を堆積させた後、炭化珪素上の絶縁層を、誘電体膜の堆積の間のピーク温度よりも少なくとも５０ケルビン（Ｋ）高い温度でアニーリングすることである。アニーリングするこのステップは、炭化珪素表面の薄い酸化物による不活性化効果を高める。ほとんどの場合、誘電体膜の堆積は、ある種の水酸化物ガスを含む。この水酸化物ガスは、膜の内部に余剰水素を残す。この余剰水素が、堆積温度より高温でのアニーリングによって放出され、炭化珪素表面における、薄い酸化物を形成するステップでまだ終端されていなかったダングリングボンドの、終端を助ける。また余剰水素は、薄い酸化物の内部のダングリングボンドを終端させる。それによって、薄い酸化物の破壊電界を増大させる。アニーリングは、堆積誘電体膜自体の品質を改善するためにも有効である。余剰水素に加えて、堆積のために含まれる材料によって生成される、他の不所望な副生成物が存在する可能性が非常に高い。これらの副生成物をアニーリングによって蒸発させ、膜をますます精製する。
本発明による半導体装置の有利な実施形態は、ＭＯＳＦＥＴ及びＢＪＴである。しかし、炭化珪素の表面上にそうした絶縁層を必要とする任意の他の装置において、本明細書に記載の発明を採用することができる。
本発明の実施形態を、本発明を示す図を参照して以下に説明する。
ＤＭＯＳＦＥＴの断面図である。 ＵＭＯＳＦＥＴの断面図である。 本発明の製造方法のフローチャートである。 表面の準備を示す半導体装置の断面図である。 シリコン酸化層の形成を示す半導体装置の断面図である。 シリコン酸化層を形成する代替的な方法を示す図である。 誘電体膜の堆積を示す図である。 追加のステップを有する本発明の方法のフローチャートである。 ＢＪＴの断面図である。 ＢＪＴを製造する本発明の方法のフローチャートである。 ＤＭＯＳＦＥＴを製造する本発明の方法のフローチャートである。 ＵＭＯＳＦＥＴを製造する本発明の方法のフローチャートである。
図１はＤＭＯＳＦＥＴの断面図を示す。名称は、拡散が少なくとも部分的に、半導体のドーピングに使用されるという事実に由来する。図２は、本発明によるＵＭＯＳＦＥＴの断面図を示す。名称は、Ｕ字型のジオメトリに由来する。代替的に、トレンチＭＯＳＦＥＴという用語も使用される。トレンチ構造は、通常、ＲＩＥ（reactive ion etching：反応性イオンエッチング）によって形成される。
図１及び図２に示すように、ＤＭＯＳＦＥＴ及びＵＭＯＳＦＥＴは両方とも、厚いｎ−ドリフト領域１６、２６上に形成されたＭＯＳＦＥＴからなり、ドレイン端子１９、２８としての機能を果たすｎ＋基板１８、２７を備える。図１において、ＭＯＳＦＥＴ構造はｐベース領域１５からなる。ｐベース領域１５上に、ｐ＋コンタクト領域１１及びｎ＋ソース領域が配置される。ソース及びベースコンタクト１０は、コンタクト領域１１上及びソース領域１２の一部の上にある。ゲート１３は、本発明に従って製造された絶縁層１４によって絶縁される。これらの電極１０、１３、及び１９は、炭化珪素に対する良好な接触金属であることが証明されている金属製としてよい。これは、ニッケルの気化、又は電着、又はスパッタリング、又は金属膜を堆積させる他の既知の方法を用いて堆積させたニッケルとしてよい。例えばニッケル又は金製のゲート接点１３は、本発明により絶縁層１４上に堆積させた誘電体膜１２上に堆積させる。この絶縁層１４は、下側のシリコン酸化層である第１部分を備える。層及び膜という用語は、本明細書中で相互に使用される。本発明により、絶縁層１４の第１部分としてのシリコン酸化層は、０．５乃至１０ナノメートルの厚さである。層１４の第２部分は、例えば、典型的には厚さが３０ｎｍであるＡＬＤで生成された酸化アルミニウムである。そしてメタライゼイション１３は、例えば数１００ナノメートルの厚さでもある。ゲート電極１３によって、ソース電極１０とドレイン電極１９との間の電流が制御される。
図２において、ＵＭＯＳＦＥＴ構造は、ｎ−ドリフト層２６上に、ｐベース層２５、及び本発明による第１及び第２部分を有する特徴的な形状の絶縁層２４、及びゲートメタライゼイション２３を備える。ｐベース層２５上には、コンタクトｐ＋層２１、及びｎ＋ソース層２２が配置される。ニッケル又は金製のソース電極２０は、ｐ＋コンタクト層２１及びｎ＋ソース層２２上に堆積させる。
図３は、炭化珪素の表面上に絶縁層を製造する方法のフローチャートを示す。第１ステップ３００は、更なるステップのために、炭化珪素の表面を準備するステップである。この準備は、通常、炭化珪素上の、自然酸化物、又はポスト注入用のカーボンキャップ除去プロセス中に形成された酸化珪素、又はＲＩＥの間のイオンボンバード処理によって損傷を受け、続いて酸化された犠牲酸化物の除去である。これは、例えばフッ化水素酸を使用することで達成できる。符号ＨＦはこのために使用され、通常は水に溶解する。代替的な化学物質を、残留酸化層を除去するために使用できる。しかしながら、フッ化水素酸は十分に証明されている。この酸化層のエッチング除去は、水中に溶解したＨＦによって、又は蒸気中のフッ化水素酸によって達成できる。他の化学薬品も、もちろん使用できる。
ステップ３０１において、炭化珪素上の絶縁層の第１部分を形成する。上記に、また後に下記で説明するように、絶縁層のこの第１部分は、０．５と１０ナノメートルとの間の厚さのシリコン酸化膜である。この膜は、摂氏４００度未満、好適には摂氏０と４５度との間で成長させることができる。オゾン、又はＯ２プラズマ、又は上記にリストした化学物質を使用できる。６８％ＨＮＯ３を（加熱も冷却もしない）室温で６０分、又は６８％ＨＮＯ３を摂氏１００乃至１２１度で３０分が、一例である。温度範囲及び継続時間範囲の両方共、延長できる。酸化珪素を成長させるために化学物質を使用する場合には、水、特に脱イオン水ですすぎ、通常は、次いで基板を乾燥させる。
ステップ３０２において、絶縁層のこの第１部分の上に、誘電体膜を堆積させる。誘電体膜は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウムアルミニウム、珪化ハフニウム、酸化ジルコニウム、珪化ジルコニウム、酸化チタン、酸化ランタン、窒化珪素、又は再び酸化珪素としてよい。従って、シリコン酸化膜である絶縁層の第１部分、また更に誘電体膜を備えることで、ゲート電極１３、２３上で制御される電界によってソースからドレインへ流れる電流を制御するために、良好な絶縁を達成する。原子層堆積の利点は、その均一性を含め、化学量論及び厚さの制御性が優れていることである。ゲート絶縁体は、薄くかつ均一で高品質でなければならない。原子層堆積は、これらの要求を満たすことができる。他方、化学蒸着には、時にプラズマで促進され、比較的低コストで緻密な膜を堆積させるという利点がある。これは、表面保護膜にとり望ましいことである。堆積温度は、典型的には摂氏４００度であり、又より広義には摂氏１５０乃至４５０度の範囲であり、余剰水素を内部に保つ。
図４において、フッ化水素酸ＨＦを用いて、どのように、炭化珪素ＳｉＣ上の残留酸化層４００を除去するかを示す。これは、炭化珪素の表面上で、フッ化水素酸ＨＦによって洗浄されるべき領域を画定するフォトレジストの使用と組み合わせてよい。フォトレジストを使用するフォトリソグラフィは、上から半導体装置をパターニングするための、通常の方法である。エッジング及びメタライゼイションは、必要に応じて適用する。簡素化するために、フォトリソグラフィは図示しない。また、このステップは、摂氏０と４５度の間、好適には摂氏２０又は２１度の室温で実行する。
図５は、炭化珪素ＳｉＣ上にシリコン酸化層ＳｉＯ２を形成するステップを示す。シリコン酸化層ＳｉＯ２の厚さは、符号ｄで示される。図５のこの例において、シリコン酸化層ＳｉＯ２を、オゾンＯ３を用いて形成する。これも、摂氏４００度未満の温度で行う。
図６は、炭化珪素ＳｉＣ上に、厚さｄを有するシリコン酸化層ＳｉＯ２を形成する本発明による代替的なステップを示す。ここでは、化学溶液ＣＳを、この層を形成するために使用する。この化学溶液の例は、上述の通りである。硝酸又は過酸化水素又は硫酸又はフッ化水素酸又はオゾン又は酢酸又は沸騰水又はアンモニウムハイドライド、又はそれらの任意の組み合わせを含む溶液を使用できる。この代替手段も、摂氏４００度未満の温度で実現する。
図７は、次のステップを示す。次のステップは、主に、炭化珪素基板ＳｉＣの表面上の、厚さｄのシリコン酸化層ＳｉＯ２上に、誘電体膜Ｄｉを堆積させるステップである。誘電体膜は、上述の元素製であり、原子層堆積、化学蒸着、又はそうした誘電体膜を堆積させる他の任意の方法で堆積させることができる。
特に、第１の薄いシリコン酸化膜の形成は、摂氏４００度未満の温度で、好適には摂氏０から４５度の室温で行う。このようにして、薄い酸化珪素と炭化珪素との間の熱応力を回避できる。酸化珪素は、続く誘電体膜の被覆プロセスによって、良好な界面品質を提供する。誘電体膜は、高い誘電率と絶縁性能を有することで、薄い酸化物を補完もする。これらの特徴によって、このゲート構造の信頼性と制御性が向上する。
図８は、炭化珪素上に絶縁層を製造する方法の第２フローチャートを示す。ステップ８００において、炭化珪素の表面を洗浄する。ステップ８０１において、絶縁層の第１部分、すなわちシリコン酸化膜を形成するために化学溶液を使用する。酸化珪素の形成後、水、特に脱イオン水ですすぎ、そして通常は、次いで基板を乾燥させる。これも、オゾン又はＯ２プラズマを用いて、摂氏４００度未満、好適には室温で達成できる。
ステップ８０２において、誘電体膜を堆積させる。これは、原子層堆積、又は化学蒸着、又はそうした誘電体層を堆積させる他の任意の方法で行う。例えば、電着を使用することが可能である。
ステップ８０３において、シリコン酸化層と誘電体膜からなるこの構造を、誘電体層の堆積時よりも少なくとも５０ケルビン高い温度でアニーリングする。典型的なアニーリング温度は、摂氏３５０度で堆積させた膜に対して、摂氏４５０度である。アニーリングするステップは、堆積膜から余剰水素を放出する。そして水素の一部は、薄い酸化珪素と炭化珪素の界面に達する。水素は、酸化物中のダングリングボンドを終端させることによって薄い酸化珪素の膜質を改善し、また炭化珪素の表面でダングリングボンドを終端させることによって界面品質を改善する。
その後、ステップ８０４において、半導体装置を本発明の絶縁層と接触させる更なるステップを実行する。これは、例えば、完全なゲート構造を得るための、誘電体層上のメタライゼイションである。場合によっては、これら更なるステップのうちの１つ、例えば金属電極の焼結プロセスが、プロセス条件が要件を満たせば、アニーリングするステップ８０３の役割を果たすこともできる。換言すると、更なるステップにおける１つのアニーリングするステップが、ステップ８０３における薄い酸化物中及び炭化珪素の表面のダングリングボンドの終端を含む、２つ以上の役割を果たすことができる。これは、アニーリングするステップ８０３に追加の費用が要求されないことを意味する。
図９は、バイポーラ接合トランジスタ（ＢＪＴ）の断面図を示す。ｎ＋型低抵抗基板９１１は、ＢＪＴの下側で使用され、コレクタ領域として機能する。ｎ−型高抵抗層９１０は、この基板上で１０μｍの厚さにエピタキシャル成長させる。更にエピタキシャル成長させて、チャネルドープｐ型層９０９を、０．１乃至０．５μｍの厚さまで堆積させる。この上に、ベースｐ型層９０８層を堆積させる。最後に、低抵抗コンタクトｎ＋型層９０７を、ベース層９０８上に成長させる。ｎ＋型層９０７を成長させた後に、指定された領域を、反応性イオンエッチング（ＲＩＥ）を用いて除去する。９０７の残りの領域は、典型的にはフォトリソグラフィでパターニングした堆積シリコン酸化膜であるエッチングマスクによって、ＲＩＥから保護する。このＲＩＥステップにより、９０７のメサのサイドウォール及び９０８の一部を、９０８の表面と共に露出させる。９０８の露出表面の他の指定された領域上に、ｐ＋ベースコンタクト領域９１３を、局所イオン注入及びポスト注入アニーリングを用いて形成する。
ポスト注入アニーリング時に必要なカーボンキャッピング層を、Ｏ２プラズマ処理によって除去した後、摂氏１０００度で２０時間、犠牲酸化を行う。次に、この犠牲酸化物をＨＦ溶液で除去する。本発明による絶縁層９１２を、９０７の頂部、９０７と９０８のメサウォール、そして９０８と９１３の頂部の上に形成する。さらに、９０７と９１３用のコンタクト領域を、フォトリソグラフィ設計エッチングマスクを用いて、９１２の局所ＲＩＥによって形成する。次に、エミッタ９０７のメサ頂部上に、エミッタ金属９０６を形成する。ｐ＋ベースコンタクト領域９１３上に、ベース金属９１４を形成する。ｎ＋基板９１１の下に、コレクタ金属９０１を形成する。電極９０６、９１４、及び９０１の接触抵抗を低減するために、熱処理を行う。酸化珪素製の中間層９０２を、９１２、９１４、及び９０３上に堆積させる。中間層９０２上に、９０３用のコンタクト領域を形成した後に、上部電極９０４を再びエミッタ金属として作成する。
図９ａは、本発明によるＢＪＴをどのよう製造するかを示すプロセス図である。図９ａの（ａ）に示す積層構造を、製造するステップを順に実行することによって形成する。基板準備プロセスにおいて、ＳｉＣ半導体素子を形成するｎ＋型低抵抗基板（結晶）９５５を準備する。基板９５５は、図示のＢＪＴの下側に位置し、ｎ型低抵抗層からなるコレクタ領域として機能する。ｎ型高抵抗層形成プロセスにおいて、不純物として窒素を１ｘ１０１６ｃｍ−３の濃度でドープした高抵抗層９５４を、基板９５５上に厚さ１０μｍまで成長させ、ＳｉＣ半導体素子をエピタキシャル成長によって形成する。
チャネルドープ層形成プロセスにおいて、不純物としてアルミニウム（Ａｌ）を４ｘ１０１７乃至２ｘ１０１８ｃｍ−３の濃度でドープしたチャネルドープ領域９５３を、高抵抗層９５４上に厚さ０．１乃至０．５μｍまでエピタキシャル成長させる。
ベース領域形成プロセスにおいて、更にｐ型ベース領域９５２を、同様にチャネルドープ層９５３上にエピタキシャル成長させる。
低抵抗層形成プロセスにおいて、不純物として窒素を１ｘ１０１９乃至５ｘ１０１９ｃｍ−３の濃度でドープしたｎ＋型低抵抗層９５１を、ベース領域９５２上に厚さ０．５乃至２．０μｍまでエピタキシャル成長させる。この低抵抗層９５１を、後にエッチングして、エミッタ領域を形成する。
次のエミッタエッチングプロセスにおいて、二酸化シリコン膜９５６を、図９ａの（ｂ）に示す積層構造の上面の上にＣＶＤによって堆積させる。次に、二酸化シリコン膜９５６にフォトリソグラフィを行い、次に更にＲＩＥによってドライエッチングして、エッチングマスクを形成する。
次に、二酸化シリコン膜９５６製のエッチングマスクを用いて、低抵抗層９５１をＲＩＥによってＳｉＣエッチングし、低抵抗層９５１を用いてエミッタ領域９５７を形成する。ＳｉＣエッチングのためのＲＩＥは、例えばＨＢｒガス、Ｃｌ２ガス、又はＨ２／Ｏ２ガス等の大気中で行い、エッチングの深さは０．５乃至２．１μｍである。図９ａの（ｂ）に、このようにして得られる構造を示す。
イオン注入マスク形成プロセスにおいて、ベースコンタクトのための高濃度イオンの注入及び活性化熱処理、続く処理を、各々実行する。
イオン注入マスク
ベースコンタクト領域９５８を形成すべきベース領域９５２の表面を露出させる開口部を備えるように、マスクを形成する。マスクを、ＣＶＤによって二酸化シリコン膜を堆積させ、フォトリソグラフィを実行し、そしてＲＩＥによって二酸化シリコン膜をドライエッチングすることで形成する。マスクが、図９ａの（ｃ）では図示されていないことに注意されたい。図９ａの（ｃ）においては、結果的に生じるベースコンタクト領域９５８のみを示す。
ベースコンタクト用の高濃度イオン注入
ベースコンタクト領域９５８の形成プロセスにおいて、上記のイオン注入マスクを用いてイオン注入を実行し、ベースコンタクト領域９５８を形成する。例えば、アルミニウム（ＡＬ）イオンを注入する。注入深さは、例えば、０．２μｍである。注入するイオンの量は、１ｘ１０１８乃至１ｘ１０１９ｃｍ−３である。イオンは、約４００ＫｅＶの最大エネルギで、多段階に注入する。
活性化熱処理
イオン注入層の活性化プロセスにおいて、イオン注入後に熱処理を実行し、半導体中の注入イオンを電気的に活性化し、イオン注入によって誘起された結晶欠陥を除去する。この活性化熱処理によって、ベースコンタクト領域９５８中の注入イオンと再結合抑制領域中の注入イオンとを、同時に活性化する。より具体的には、例えば、高周波熱処理炉を用いて、約摂氏１７００乃至１９００度の高温で、約１０乃至３０分間、例えばアルゴン（Ａｒ）ガスの雰囲気中又は真空下で、活性化熱処理を実行する。
炭化珪素表面の準備、低温表面酸化、及び誘電体膜の堆積からなる絶縁層形成プロセスを、以下に説明する。図９ａの（ｄ）において、符号９５９は、絶縁層の表面を示す。絶縁層の形成プロセスにおいて、以下の処理を各々実行する。
犠牲酸化と表面の準備
図９ａの（ｃ）に示すＢＪＴの最も上のＳｉＣ表面上で、表面の準備を実行する。準備するステップにおいて、ＳｉＣ表面を最初に犠牲酸化し、ＲＩＥステップでのイオンボンバード処理によって損傷を受けた層を除去する。犠牲酸化は、例えば、摂氏１１００度の温度で２０時間とし、ＳｉＣ表面上に犠牲酸化膜を形成する。次に、犠牲酸化膜を５０％ＨＦ溶液で除去した後に、９５８、９５２、及び９５７におけるイオンボンバード処理による損傷の無いＳｉＣ表面を、ＲＩＥで局所的に除去した領域で露出させる。
低温酸化
次に、準備したＳｉＣ表面上で、本発明に従い、摂氏３５０度でオゾン含有雰囲気に２時間触れさせる低温酸化を実行する。このプロセスは、６８％のＨＮＯ３溶液中に摂氏１２１度で１時間浸漬するような湿式プロセスで置き換えることができる。温度は室温とすることもできる。しかしながらその場合には、４時間といった長い時間を要する。湿式プロセスの場合、このプロセスに続いて、脱イオン水ですすぎ、乾燥させることが必要である。このようにして、ＢＪＴのＳｉＣ表面上に、約２ｎｍの厚さを有する薄いシリコン酸化膜を形成する。
誘電体膜の堆積
本発明による誘電体膜を、薄いシリコン酸化膜上に堆積させる。この実施形態において、誘電体膜としての窒化珪素を、プラズマ支援ＣＶＤによって堆積させる。典型的な堆積条件は、処理されたＳｉＣを反応室内の平行平板基板ホルダのカソード側に位置させ、基板ホルダを摂氏３７５度に保ち、シラン、アンモニア、及び窒素の混合ガスを室内に導入し、周波数２．４５ＧＨｚのＡＣ電圧をアノードに印加する。従って、混合ガスのプラズマが、平行平板のアノードとカソードとの間に誘起される。プラズマによって、窒化シリコン膜が１５０ｎｍより厚く堆積されるまで、窒化シリコン膜を堆積させるための化学反応が促進される。
このようにして、（図９ａの（ｄ）、（ｅ）、（ｆ）及び（ｇ）に示す）薄いシリコン酸化膜及び堆積誘電体膜からなる積層構造を有する絶縁層９５９を、ＢＪＴの露出させたＳｉＣ表面上に形成する。より具体的には、薄いシリコン酸化膜及び堆積誘電体膜を、エミッタ電極９６０を除くエミッタ領域９５７から、ベース電極９６１を除くベースコンタクト領域９５８まで延在するＳｉＣ表面上に形成する。これらの膜を形成することによって、表面を不活性化し、ＳｉＣ表面領域で形成される表面準位の発生を抑制できる。
堆積誘電体膜の膜厚は、好適には１５０ｎｍ以上、より好適には１５０乃至１０００ｎｍである。堆積誘電体膜の膜厚が１５０ｎｍ未満、すなわち電極の膜厚未満であると、例えばリフトオフ法によって電極を形成することが容易ではない。また、半導体素子に高電圧が印加されると、表面絶縁層の絶縁破壊が発生する場合もある。他方で、堆積誘電体膜の膜厚が１０００ｎｍを超えると、処理時間が増加し、製造コストが増大する。
エミッタ電極形成
エミッタ電極形成プロセスにおいて、エミッタ電極９６０を、エミッタ領域９５７（低抵抗層９５１）の表面上に形成する（図９ａの（ｅ））。エミッタ電極９６０を、ニッケル又はチタニウムを用いた蒸着又はスパッタリングにより形成する。電極パターンは、フォトリソグラフィ、ドライエッチング、ウエットエッチング、又はリフトオフ法により形成する。エミッタ電極９６０を形成した後、金属と半導体との間の接触抵抗を低減するために、熱処理を実行する。
ベース電極とコレクタ電極の形成
ベース電極とコレクタ電極の形成プロセスにおいて、ベース電極９６１をベースコンタクト領域９５８の表面上に形成し、コレクタ電極９６２をコレクタ領域９５５（基板９５５）の表面上に形成する（図９ａの（ｆ））。コレクタ電極９６２をニッケル又はチタニウムを用いて形成する。ベース電極９６１はチタニウム又はアルミニウムを用いて形成する。これらの電極９６１及び９６２は、蒸着又はスパッタリングによって形成する。電極パターンは、フォトリソグラフィ、ドライエッチング、ウエットエッチング、又はリフトオフ法により形成する。
電極焼結
電極９６１及び９６２を形成した後、金属と半導体との間の接触抵抗を低減するために、摂氏４５０度で１時間の熱処理を実行する。本発明によれば、接触抵抗を低減することに加えて、この熱処理によって、堆積誘電体膜（絶縁層９５９の上側）が水素分子を下方に放出することが誘発され、それが薄い酸化珪素（絶縁層９５９の下側）の膜質を改善し、また絶縁層９５９との界面としてのベース９５２及びエミッタ９５７の表面不活性化を強化する。
最後に、層間膜及び上層電極の形成プロセスを実行する。層間膜及び上層電極の形成プロセスにおいて、分離された２つ以上のエミッタ電極９６０を１つの電極として機能させるために、上層電極９６３を形成する（図９ａの（ｇ））。より具体的には、二酸化シリコン膜のような中間層９６４をＣＶＤによって形成する。次に、エミッタ電極９６０上に形成した二酸化シリコン膜を、フォトリソグラフィとエッチングとで除去し、エミッタ電極９６０を露出させる。次に、上層電極９６３をエミッタ電極９６０及び中間層９６４上に堆積させる。上層電極９６３は、例えばアルミニウム（Ａｌ）製である。
図１０は、ＤＭＯＳＦＥＴ、又は平面ゲートを備えるＭＯＳＦＥＴを製造する本発明の方法のフローチャートを示す。ステップ（ａ）において、低抵抗ｎ＋型基板１００１上に、高抵抗ｎ−型層１０００をエピタキシャル成長させる。ステップ（ｂ）において、２つのｐ型ウェル１００２を、ｎ−型層１０００内に形成する。ステップ（ｃ）において、ｐ＋ドーピング及びｎ＋ソース領域１００４を備えるコンタクト領域１００３を、２つのｐ型ウェル内にそれぞれ、局所イオン注入、粗面化を防ぐためのカーボンキャッピング膜を備える続くポスト注入アニーリングによって形成する。カーボンキャッピング膜をＯ２プラズマ処理によって除去した後、１０００、１００２、及び１００４の表面を、ＨＦ溶液処理によって準備する。
絶縁層１００８を、上述の本発明に従って、ステップ（ｄ）に示すように、１０００、１００２、及び１００４の表面上に形成する。それは、実は１００３及び１００４の一部の上に形成されるが、続くフォトリソグラフィ及びエッチングプロセスによって、これらの領域を除去する。
最後に、ステップ（ｅ）において、ソースメタライゼイション１００５及び１００６を、コンタクト領域１００３上、及び部分的にソース領域１００４上に、堆積させる。ゲートメタライゼイション１００７を、絶縁層１００８上に堆積させる。ドレインメタライゼイションを、ｎ＋基板１００１の下に形成する。
図１１は、ＵＭＯＳＦＥＴ、又はトレンチゲートを備えるＭＯＳＦＥＴを製造する本発明の方法のフローチャートを示す。ステップ（ａ）において、高抵抗ｎ−型層１１０１を、低抵抗ｎ＋型基板１１００上にエピタキシャル成長させる。ステップ（ｂ）において、層１１０１上に、ｐ型層１１０２をエピタキシャル成長させる。ｐ＋型のコンタクト領域１１０３及びｎ＋型ソース領域１１０４を、局所イオン注入及びポスト注入アニーリングによって形成する。ステップ（ｃ）において、ＲＩＥによって、トレンチをｎ−型層１１０１にまで下へエッチングする。次に、犠牲酸化を実行する。犠牲酸化物を後に除去し、トレンチ内に高品質の表面を露出させる。このトレンチ１１０５内で、ソース領域１１０４にまで、本発明による絶縁膜１１０７をステップ（ｄ）において形成する。絶縁層上に、ゲートメタライゼイション１１０８を堆積させる。ソースメタライゼイション１１０６を、ｐ＋コンタクト１１０３の頂部の上、及び部分的にｎ＋ソース１１０４上に、堆積させる。ドレインメタライゼイションを、ｎ＋基板１１００の下に形成する。
１０ ソース電極
１１ コンタクト領域
１２ ソース領域
１３ ゲートメタライゼイション
１４ 絶縁層
１５ ｐ型ベース層
１６ ｎ−型層
１７ ｎ型層
１８ ｎ＋型基板
１９ ドレインメタライゼイション
２０ ソース電極
２１ コンタクト領域
２２ ｎ＋型ソース領域
２３ ゲートメタライゼイション
２４ 絶縁層
２５ ｐ型ベース層
２６ ｎ−型層
２７ ｎ＋型基板
２８ ドレインメタライゼイション
３００ ＳｉＣの表面を準備するステップ
３０１ 絶縁層の第１部分を形成するステップ
３０２ 第１部分の上に誘電体膜を堆積させるステップ
４００ 自然酸化物層
ｄ シリコン酸化層の厚さ
８００ 洗浄するステップ
８０１ 化学溶液
８０２ 誘電体膜を堆積させるステップ
８０３ アニーリングするステップ
８０４ 更なるステップ
９００ メタライゼイション
９０１ メタライゼイション
９０２、９０５ 中間層
９０３、９０６ メタライゼイション
９０４ メタライゼイション
９０７ コンタクト領域
９０８ ベース層
９０９ チャネルドープ層
９１０ ｎ−型高抵抗層
９１１ ｎ＋型基板
９１２ 本発明の絶縁
９１３ ｐ＋ベースコンタクト領域
９１４ メタライゼイション
１０００ ｎ−型層
１００１ ｎ＋型基板
１００２ ｐウェル
１００３ コンタクト領域
１００４ ソース領域
１００５ メタライゼイション
１００６ メタライゼイション
１００７ メタライゼイション
１００８ 絶縁層
１１００ ｎ＋型基板
１１０１ ｎ−型層
１１０２ ｐ型層
１１０３ コンタクト領域
１１０４ ソース領域
１１０５ トレンチ
１１０６、１１０９ メタライゼイション
１１０７ 絶縁層
１１０８ メタライゼイション

Claims (11)

  1. 炭化珪素上に絶縁層を製造する方法であって、
    前記炭化珪素の表面を準備するステップと、
    前記絶縁層の第１部分を、前記表面上に摂氏４００度未満の温度で形成するステップと、
    前記絶縁層の第２部分を、前記第１部分の上に誘電体膜を堆積させることによって形成するステップと、を含む方法。
  2. 請求項１に記載の方法であって、前記準備が、前記表面上の酸化物を除去するステップからなることを特徴とする方法。
  3. 請求項１又は２に記載の方法であって、前記第１部分がシリコン酸化膜であることを特徴とする方法。
  4. 請求項３に記載の方法であって、前記シリコン酸化膜が、０．５と１０ナノメートルとの間の厚さを示すことを特徴とする方法。
  5. 請求項３又は４に記載の方法であって、前記シリコン酸化膜を、前記表面を化学溶液と接触させることによって、又は前記表面をオゾン若しくはＯ２プラズマにさらすことによって、形成することを特徴とする方法。
  6. 請求項３〜５の何れか一項に記載の方法であって、前記温度が、摂氏０と４５度との間であることを特徴とする方法。
  7. 請求項１又は２に記載の方法であって、前記誘電体膜を、原子層堆積又は化学蒸着によって堆積させることを特徴とする方法。
  8. 請求項１〜７の何れか一項に記載の方法であって、前記誘電体膜を堆積させた後、前記炭化珪素上の前記絶縁層を、前記誘電体膜の堆積の間のピーク温度よりも少なくとも５０ケルビン高い温度でアニーリングすることを特徴とする方法。
  9. 炭化珪素基板の半導体装置であって、絶縁層を備え、前記絶縁層が、少なくとも部分的に前記炭化珪素基板上に形成され、０．５乃至１０ナノメートルのシリコン酸化層を示し、炭化珪素層は誘電体膜に被覆されていることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置であって、前記半導体装置は電界効果トランジスタであることを特徴とする半導体装置。
  11. 請求項９に記載の半導体装置であって、前記半導体装置はバイポーラ接合トランジスタであることを特徴とする半導体装置。
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