CN111785776B - 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法 - Google Patents

垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法 Download PDF

Info

Publication number
CN111785776B
CN111785776B CN202010683643.6A CN202010683643A CN111785776B CN 111785776 B CN111785776 B CN 111785776B CN 202010683643 A CN202010683643 A CN 202010683643A CN 111785776 B CN111785776 B CN 111785776B
Authority
CN
China
Prior art keywords
epitaxial wafer
reaction chamber
annealing
region
sio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010683643.6A
Other languages
English (en)
Other versions
CN111785776A (zh
Inventor
周弘
燕庆龙
张进成
张春福
许晟瑞
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202010683643.6A priority Critical patent/CN111785776B/zh
Publication of CN111785776A publication Critical patent/CN111785776A/zh
Application granted granted Critical
Publication of CN111785776B publication Critical patent/CN111785776B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法,主要解决现有同类器件源漏之间因热扩散产生泄漏电流的问题。其实现为:在清洗后的外延片上淀积SiO2;通过光刻,刻蚀去除部分SiO2,形成待退火区;将刻蚀完成的外延片放入O2环境中退火;之后用HF洗掉剩余的SiO2;在源极区域下方进行浅结的N++Si离子注入并退火;再通过ALD生长Al2O3栅介质;通过光刻刻蚀去掉源极区域Al2O3;光刻形成源极和漏极区域,蒸发源漏电极金属并退火,形成欧姆接触;光刻形成栅极区域并蒸发栅电极金属,完成器件制作。本发明能实现源漏区域的电学隔离,提高了击穿电压和电流,可用于制作氧化镓大功率器件。

Description

垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
技术领域
本发明属于微电子技术领域,特别涉及一种Ga2O3金属氧化物半导体场效应晶体管的制备方法,可用于制作Ga2O3基垂直功率器件。
背景技术
Ga2O3材料作为新近发展起来的一种超宽禁带半导体材料,禁带宽度约为4.8eV,击穿电场达到8MV/cm,相当于Si的26倍,SiC和GaN的2倍以上,Baliga优值为Si的3000倍,SiC材料的8倍以及GaN材料的4倍,对于相同耐压等级的单极功率器件,导通电阻可降为SiC的1/10,GaN的1/3,有效降低了器件功耗。Ga2O3材料因其较大的禁带宽度,使其临界击穿电场大,制成的器件拥有很高的击穿电压。因此Ga2O3基器件非常适合高压、大功率以及高频应用。Ga2O3基金属氧化物半导体场效应晶体管MOSFET器件因其高击穿电压,大电流的特点,成为高压、大功率器件的理想选择。目前发表的文章主要是Ga2O3MOSFET水平结构器件,对于高压和大功率应用中,垂直结构Ga2O3MOSFET往往是更好的选择,垂直结构器件,峰值电场由整块Ga2O3体材料承担,避免了水平Ga2O3MOSFET器件由于表面击穿引起的器件的过早失效以及减轻了水平Ga2O3MOSFET器件表面态引起的器件不稳定的可靠性问题。而且,相比于Ga2O3MOSFET的水平结构的击穿电压由栅漏距离决定,垂直结构的击穿电压依赖于漂移层的厚度,因此垂直结构能获得更高的击穿电压,并且没有牺牲芯片面积或者给定电流额定值的功率密度。因为氧化镓没有较好的P型掺杂,无法像Si MOSFET采用pn结的方式对源漏区域电隔离,早期的工作更多的采用非平面的鳍型结构侧壁调制的方法来实现垂直结构的Ga2O3MOSFET。但是鳍型结构的沟槽栅极氧化层的拐角处会遭受加剧的场应力可靠性问题以及干法刻蚀沟槽损伤的界面问题。
现有垂直结构的氧化镓MOSFET一般采取双重离子注入的方法来实现,即第一步离子注入是通过对电流阻挡层区域注入Mg离子,实现源漏区域的电学隔离;第二步离子注入是通过小能量,高剂量浅区域注入Si离子;之后,通过高温退火激活注入的Si离子实现高掺杂浓度欧姆区域,但是由于第二步激活Si离子需要高温环境,高温将会引起第一步注入的Mg离子的热扩散,会在源极漏极之间产生较大的泄漏电流,影响器件的性能。
发明内容
本发明的目的在于针对上述现有技术的不足,提出一种垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法,以提高器件击穿电压,避免源漏之间由于热扩散产生的泄漏电流,提升晶体管漏极输出电流。
为实现上述目的,本发明制作垂直结构Ga2O3金属氧化物半导体场效应晶体管的方法,包括如下步骤:
(1)清洗外延片,即将同质外延的氧化镓片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min,然后用氮气吹干;
(2)将清洗后的外延片放入等离子增强型化学气相淀积PECVD反应室内,设置反应室温度为250℃-350℃,在外延片表面淀积厚度为400nm-500nm的SiO2
(3)在淀积有SiO2的外延片上进行光刻,形成待退火区域,再将其放入反应离子刻蚀RIE系统内,刻蚀掉外延片待退火区域上覆盖的SiO2
(4)将刻蚀后的氧化镓外延片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min,并用氮气吹干;然后放入退火炉内,在O2环境中,设置退火炉温度为500℃-600℃,退火5min-10min;
(5)将退火后的外延片放入HF溶液,洗去外延片表面剩余的SiO2,再通过光刻在氧化镓外延片表面形成源极欧姆N++离子注入区域,再通过对离子注入区域进行两次Si离子的注入,形成掺杂浓度为5e19cm-3,深度为40nm-60nm的方形高掺区域,再对离子注入完成后的外延片退火;在N2环境中,设置退火炉内温度为950℃,退火30分钟用以激活注入离子;
(6)通过原子层淀积ALD工艺,在氧化镓外延片表面淀积厚度为20nm-50nm的Al2O3
(7)在Al2O3表面光刻源端电极通孔,利用反应离子刻蚀RIE系统刻蚀去掉电极通孔区域的Al2O3
(8)将刻蚀完成的外延片再次光刻形成源端电极区域,通过电子束蒸发E-Beam系统先在源端电极区域淀积厚度为60nm/120nm-80nm/140nm的Ti/Au,再将电子束蒸发完成后的片子放入剥离液中,通过剥离形成源端电极,之后再在衬底表面淀积厚度为60nm/120nm-80nm/140nm的Ti/Au,形成漏端电极,并在N2环境中,设置退火炉内温度为475℃,退火一分钟,形成欧姆接触;
(9)在Al2O3表面通过光刻形成栅极区域,再通过电子束蒸发E-Beam系统在栅极区域淀积厚度为50nm/100nm-60nm/120nm的Ni/Au,将电子束蒸发完成后的片子放入剥离液中,通过剥离形成栅电极,完成器件制作。
进一步,所述采用等离子增强型化学气相淀积PECVD工艺淀积SiO2,其工艺条件如下:
反应室压强:2000mtorr
反应室气体:SiH4、N2O、N2
反应室气体流速比例:SiH4、N2O:N2=4sccm:710sccm:180sccm
反应室温度:350℃
RF射频源:20W。
进一步,所述采用反应离子刻蚀RIE工艺刻蚀SiO2,其工艺条件如下:
反应室压强:1850mtorr
反应室气体:SF6、CHF3、He
反应室气体流速比例:SF6:CHF3:He=5.5sccm:32sccm:150sccm
RF射频源:200W。
进一步,所述在离子注入区域进行两次离子注入,是先在外延片上注入剂量为5e14、能量为10keV的离子Si,形成掺杂浓度为5e19cm-3,注入深度为15-25nm的方形高掺区域;再在该方形高掺区域注入剂量为5e14、能量25keV的离子Si,最终形成掺杂浓度为5e19cm-3,注入深度为40-60nm的方形高掺区域。
进一步,所述采用原子层淀积ALD工艺淀积Al2O3,其工艺条件如下:
反应室压力:880Pa
反应室气体:高纯氮气
反应室气体流速:300sccm
Al2O3生长速率:0.5nm/min
Al2O3生长时间:40min-100min。
进一步,所述采用反应离子刻蚀RIE工艺刻蚀Al2O3,其工艺条件如下:
反应室压强:20mTorr
反应室气体:BCl3、Ar
反应室气体流速比例:BCl3:Ar=20sccm:10sccm
刻蚀功率:300W。
本发明具有如下优点:
1.本发明由于在淀积有SiO2的外延片上进行选择性区域光刻刻蚀,使得该区域的SiO2会被刻蚀去除,外延片暴露出来,形成待退火区域,使得在后续退火时,对于没有SiO2覆盖的区域其外延层将会与氧气会产生接触反应,对于有SiO2覆盖的外延层将不会产生与氧气反应,这样淀积的SiO2会起到掩模保护的作用。
2.本发明由于对经过刻蚀形成退火区域的外延层再在氧气环境中进行高温退火,使得外延层掺杂的Si离子和氧气会产生反应变成SiO2,变为本征态,形成电流阻挡层,实现了源漏区域的电学隔离,同时由于SiO2介电常数很高,将会显著提高垂直结构Ga2O3的MOSFET器件击穿电压,且绝缘电流阻挡层将不会受到后续高温工艺的影响。
3.相比现有的技术是对离子注入区域注入Mg离子形成源漏之间的电流阻挡层,造成在后续高温工艺会引起Mg离子的热扩散,产生较大的泄漏电流问题,本发明通过氧气环境中高温退火可避免引起后续高温工艺热扩散的漏电问题,提高了器件的电流性能。
附图说明
图1(a)~图1(l)是本发明的实现流程示意图。
具体实施方式
以下结合附图对本发明作进一步详细描述:
本实施是在现有的氧化镓同质外延片上进行,该外延片自下而上为氧化镓衬底、氧化镓外延层,其中,氧化镓衬底的厚度为650μm,氧化镓外延层的厚度为10μm。
参照图1,给出以下三种实施例:
实施例1,制作在氧气环境中退火时间为5min,退火温度为500℃的垂直结构Ga2O3金属氧化物半导体场效应晶体管。
步骤1,清洗外延片,如图1(a);
清洗外延片,即将同质外延的氧化镓片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min,然后用氮气吹干。
步骤2,淀积SiO2,如图1(b);
将清洗后的外延片放入等离子增强型化学气相淀积PECVD反应室内,设置反应室温度为250℃,在外延片表面淀积厚度为400nm的SiO2
步骤3,光刻形成待退火区域,如图1(c)-(d);
先在淀积有SiO2的外延片上进行光刻,形成待退火区域,如图1(c);
再将其放入反应离子刻蚀RIE系统内,刻蚀掉外延片待退火区域上覆盖的SiO2,如图1(d)。
步骤4,去胶退火,如图1(e);
将刻蚀后的氧化镓外延片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min,并用氮气吹干;然后放入退火炉内,在O2环境中,设置退火炉温度为500℃,退火5min。
步骤5,离子注入,如图1(f)-(g);
将退火后的外延片放入HF溶液,洗去外延片表面剩余的SiO2,如图1(f);
在氧化镓外延片表面进行光刻形成源极欧姆N++离子注入区域,再对离子注入区域进行两次Si离子的注入,形成掺杂浓度为5e19cm-3,深度为40nm的方形高掺区域;
将离子注入完成后的外延片置于N2环境中,设置退火炉内温度为950℃,退火30分钟以对注入的离子进行激活,如图1(g)。
步骤6,生长栅介质,如图1(h);
通过原子层淀积ALD工艺,设置反应室温度为200℃,在氧化镓外延片表面淀积厚度为20nm的Al2O3的栅介质。
步骤7,光刻形成待蒸发源极金属区域,如图1(i)-(j);
在Al2O3表面光刻源端电极通孔,如图1(i);
利用反应离子刻蚀RIE系统刻蚀去掉电极通孔区域的Al2O3,如图1(j)。
步骤8,制作源漏欧姆电极,如图1(k);
将刻蚀完成的外延片再次光刻形成源端电极区域,通过电子束蒸发E-Beam系统先在源端电极区域淀积厚度为60nm/120nm的Ti/Au;
再将电子束蒸发完成后的片子放入剥离液中,通过剥离形成源端电极;
接着,在衬底表面淀积厚度为60nm/120nm的Ti/Au,形成漏端电极,并在N2环境中,设置退火炉内温度为475℃,退火一分钟,形成欧姆接触,如图1(k);
之后,在Al2O3表面进行光刻,形成待蒸发栅金属区域。
步骤9,制作栅电极,如图1(l);
通过电子束蒸发E-Beam系统在待蒸发栅金属区域淀积厚度为50nm/100nm的Ni/Au,将电子束蒸发完成后的片子放入剥离液中,通过剥离形成栅电极,完成器件制作。
实施例2,制作在氧气环境中退火时间为7min,退火温度为550℃的垂直结构Ga2O3金属氧化物半导体场效应晶体管。
步骤一,清洗外延片;
清洗外延片,即将同质外延的氧化镓片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗8min,然后用氮气吹干。
步骤二,淀积SiO2
将清洗后的外延片放入等离子增强型化学气相淀积PECVD反应室内,设置反应室温度为300℃,在外延片表面淀积厚度为450nm的SiO2
步骤三,光刻形成待退火区域;
本步骤的具体实施与实施例1中的步骤3相同。
步骤四,去胶退火;
将刻蚀后的氧化镓外延片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗8min,并用氮气吹干;然后放入退火炉内,在O2环境中,设置退火炉温度为550℃,退火7min。
步骤五,离子注入;
5.1)将退火后的外延片放入HF溶液,洗去外延片表面剩余的SiO2
5.2)在氧化镓外延片表面进行光刻形成源极欧姆N++离子注入区域,再对离子注入区域进行两次Si离子的注入,形成掺杂浓度为5e19cm-3,深度为50nm的方形高掺区域;
5.3)将离子注入完成后的外延片置于N2环境中,设置退火炉内温度为950℃,退火30分钟以对注入的离子进行激活。
步骤六,生长栅介质;
通过原子层淀积ALD工艺,设置反应室温度为200℃,在氧化镓外延片表面淀积厚度为30nm的Al2O3的栅介质。
步骤七,光刻形成待蒸发源极金属区域;
本步骤的具体实施与实施例1中的步骤7相同。
步骤八,制作源漏欧姆电极;
8.1)将刻蚀完成的外延片再次光刻形成源端电极区域,并通过电子束蒸发E-Beam系统在源端电极区域淀积厚度为70nm/130nm的Ti/Au;
8.2)将电子束蒸发完成后的片子放入剥离液中,通过剥离形成源端电极;
8.3)在衬底表面淀积厚度为70nm/130nm的Ti/Au,形成漏端电极,并在N2环境中,设置退火炉内温度为475℃,退火一分钟,形成欧姆接触;
8.4)在Al2O3表面进行光刻,形成待蒸发栅金属区域。
步骤九,制作栅电极;
9.1)通过电子束蒸发E-Beam系统在待蒸发栅金属区域淀积厚度为55nm/110nm的Ni/Au;
9.2)将电子束蒸发完成后的片子放入剥离液中,通过剥离形成栅电极,完成器件制作。
实施例3,制作在氧气环境中退火时间为10min,退火温度为600℃的垂直结构Ga2O3金属氧化物半导体场效应晶体管:
步骤A,清洗外延片;
清洗外延片,即将同质外延的氧化镓片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min,然后用氮气吹干。
步骤B,淀积SiO2
将清洗后的外延片放入等离子增强型化学气相淀积PECVD反应室内,设置反应室温度为350℃,在外延片表面淀积厚度为500nm的SiO2
步骤C,光刻形成待退火区域;
本步骤的具体实施与实施例1中的步骤3相同。
步骤D,去胶退火;
将刻蚀后的氧化镓外延片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗10min,并用氮气吹干;然后放入退火炉内,在O2环境中,设置退火炉温度为600℃,退火10min。
步骤E,离子注入;
E1)将退火后的外延片放入HF溶液,洗去外延片表面剩余的SiO2
E2)在氧化镓外延片表面进行光刻形成源极欧姆N++离子注入区域,再对离子注入区域进行两次Si离子的注入,形成掺杂浓度为5e19cm-3,深度为60nm的方形高掺区域;
E3)将离子注入完成后的外延片置于N2环境中,设置退火炉内温度为950℃,退火30分钟以对注入的离子进行激活。
步骤F,生长栅介质;
通过原子层淀积ALD工艺,设置反应室温度为200℃,在氧化镓外延片表面淀积厚度为50nm的Al2O3的栅介质。
步骤G,光刻形成待蒸发源极金属区域;
本步骤的具体实施与实施例1中的步骤7相同。
步骤H,制作源漏欧姆电极。
H1)将刻蚀完成的外延片再次光刻形成源端电极区域,并通过电子束蒸发E-Beam系统在源端电极区域淀积厚度为80nm/140nm的Ti/Au;
H2)将电子束蒸发完成后的片子放入剥离液中,通过剥离形成源端电极;
H3)在衬底表面淀积厚度为80nm/140nm的Ti/Au,形成漏端电极,并在N2环境中,设置退火炉内温度为475℃,退火一分钟,形成欧姆接触;
H4)在Al2O3表面进行光刻,形成待蒸发栅金属区域。
步骤I,制作栅电极;
通过电子束蒸发E-Beam系统在待蒸发栅金属区域淀积厚度为60nm/120nm的Ni/Au;再将电子束蒸发完成后的片子放入剥离液中,通过剥离形成栅电极,完成器件制作。
以上仅是本发明的三种实施例,不构成对本发明的任何限制,显然对于本领域的专业人员来说,在了解本发明内容和原理后,都可能在不背离本发明的原理、结构的情况下,进行形式和细节上的各种修正和改变,但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (6)

1.一种垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法,其特征在于,包括如下步骤:
(1)清洗外延片,即将同质外延的氧化镓片子依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min,然后用氮气吹干;
(2)将清洗后的外延片放入等离子增强型化学气相淀积PECVD反应室内,设置反应室温度为250℃-350℃,在外延片表面淀积厚度为400nm-500nm的SiO2
(3)在淀积有SiO2的外延片上进行光刻,形成待退火区域,再将其放入反应离子刻蚀RIE系统内,刻蚀掉外延片待退火区域上覆盖的SiO2
(4)将刻蚀后的氧化镓外延片依次放入丙酮溶液、无水乙醇溶液和去离子水中各超声清洗5min-10min,并用氮气吹干;然后放入退火炉内,在O2环境中,设置退火炉温度为500℃-600℃,退火5min-10min;
(5)将退火后的外延片放入HF溶液,洗去外延片表面剩余的SiO2,再通过光刻在氧化镓外延片表面形成源极欧姆N++离子注入区域,再通过对离子注入区域进行两次Si离子的注入,形成掺杂浓度为5e19cm-3,深度为40nm-60nm的方形高掺区域,再对离子注入完成后的外延片退火;在N2环境中,设置退火炉内温度为950℃,退火30分钟用以激活注入离子;
(6)通过原子层淀积ALD工艺,在氧化镓外延片表面淀积厚度为20nm-50nm的Al2O3
(7)在Al2O3表面光刻源端电极通孔,利用反应离子刻蚀RIE系统刻蚀去掉电极通孔区域的Al2O3
(8)将刻蚀完成的外延片再次光刻形成源端电极区域,通过电子束蒸发E-Beam系统先在源端电极区域淀积厚度为60nm/120nm-80nm/140nm的Ti/Au,再将电子束蒸发完成后的片子放入剥离液中,通过剥离形成源端电极,之后再在衬底表面淀积厚度为60nm/120nm-80nm/140nm的Ti/Au,形成漏端电极,并在N2环境中,设置退火炉内温度为475℃,退火一分钟,形成欧姆接触;
(9)在Al2O3表面通过光刻形成栅极区域,再通过电子束蒸发E-Beam系统在栅极区域淀积厚度为50nm/100nm-60nm/120nm的Ni/Au,将电子束蒸发完成后的片子放入剥离液中,通过剥离形成栅电极,完成器件制作。
2.根据权利要求1所述的方法,其中步骤(2)中采用等离子增强型化学气相淀积PECVD工艺淀积SiO2,其工艺条件如下:
反应室压强:2000mtorr
反应室气体:SiH4、N2O、N2
反应室气体流速比例:SiH4、N2O:N2=4sccm:710sccm:180sccm
反应室温度:350℃
RF射频源:20W。
3.根据权利要求1所述的方法,其中步骤(3)中采用反应离子刻蚀RIE工艺刻蚀SiO2,其工艺条件如下:
反应室压强:1850mtorr
反应室气体:SF6、CHF3、He
反应室气体流速比例:SF6:CHF3:He=5.5sccm:32sccm:150sccm
RF射频源:200W。
4.根据权利要求1所述的方法,其中步骤(5)中在离子注入区域进行两次离子注入,是先在外延片上注入剂量为5e14、能量为10keV的离子Si,形成掺杂浓度为5e19cm-3,注入深度为15-25nm的方形高掺区域;再在该方形高掺区域注入剂量为5e14、能量25keV的离子Si,最终形成掺杂浓度为5e19cm-3,注入深度为40-60nm的方形高掺区域。
5.根据权利要求1所述的方法,其中步骤(6)中的采用原子层淀积ALD工艺淀积Al2O3,其工艺条件如下:
反应室压力:880Pa
反应室气体:高纯氮气
反应室气体流速:300sccm
Al2O3生长速率:0.5nm/min
Al2O3生长时间:40min-100min。
6.根据权利要求1所述的方法,其中步骤(7)中采用反应离子刻蚀RIE工艺刻蚀Al2O3,其工艺条件如下:
反应室压强:20mTorr
反应室气体:BCl3、Ar
反应室气体流速比例:BCl3:Ar=20sccm:10sccm
刻蚀功率:300W。
CN202010683643.6A 2020-07-16 2020-07-16 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法 Active CN111785776B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010683643.6A CN111785776B (zh) 2020-07-16 2020-07-16 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010683643.6A CN111785776B (zh) 2020-07-16 2020-07-16 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法

Publications (2)

Publication Number Publication Date
CN111785776A CN111785776A (zh) 2020-10-16
CN111785776B true CN111785776B (zh) 2022-06-03

Family

ID=73544421

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010683643.6A Active CN111785776B (zh) 2020-07-16 2020-07-16 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法

Country Status (1)

Country Link
CN (1) CN111785776B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115410923A (zh) * 2022-09-07 2022-11-29 中国科学技术大学 基于高温退火技术的氧化镓器件制备方法及氧化镓器件
CN117012836B (zh) * 2023-10-07 2024-06-28 深圳市港祥辉电子有限公司 一种纵向氧化镓mosfet器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018045175A1 (en) * 2016-09-01 2018-03-08 Hrl Laboratories, Llc Normally-off gallium oxide based vertical transistors with p-type algan blocking layers
CN108493234A (zh) * 2018-05-10 2018-09-04 广东省半导体产业技术研究院 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法
CN110120425A (zh) * 2019-05-22 2019-08-13 西安电子科技大学 垂直型的高压mosfet器件及制作方法
CN110473906A (zh) * 2019-08-28 2019-11-19 西安电子科技大学 一种氧化镓基场效应晶体管
CN110634950A (zh) * 2018-06-22 2019-12-31 中国科学院苏州纳米技术与纳米仿生研究所 氧化镓垂直结构半导体电子器件及其制作方法
CN110690291A (zh) * 2019-09-30 2020-01-14 西安电子科技大学 增强型的Ga2O3金属氧化物半导体场效应晶体管及制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2765610B1 (en) * 2011-09-08 2018-12-26 Tamura Corporation Ga2o3 semiconductor element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018045175A1 (en) * 2016-09-01 2018-03-08 Hrl Laboratories, Llc Normally-off gallium oxide based vertical transistors with p-type algan blocking layers
CN108493234A (zh) * 2018-05-10 2018-09-04 广东省半导体产业技术研究院 一种鳍式沟道的氧化镓基垂直场效应晶体管及其制备方法
CN110634950A (zh) * 2018-06-22 2019-12-31 中国科学院苏州纳米技术与纳米仿生研究所 氧化镓垂直结构半导体电子器件及其制作方法
CN110120425A (zh) * 2019-05-22 2019-08-13 西安电子科技大学 垂直型的高压mosfet器件及制作方法
CN110473906A (zh) * 2019-08-28 2019-11-19 西安电子科技大学 一种氧化镓基场效应晶体管
CN110690291A (zh) * 2019-09-30 2020-01-14 西安电子科技大学 增强型的Ga2O3金属氧化物半导体场效应晶体管及制作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Current Aperture Vertical β -Ga2O3 MOSFETs Fabricated by N- and Si-Ion Implantation Doping;Wong, M. H. et al.;《IEEE Electron Device Letters》;20190331;第40卷;431-434 *
Enhancement-Mode β-Ga2O3 Metal-Oxide-Semiconductor Field-Effect Transistor with High Breakdown Voltage over 3000 V Realized by Oxygen Annealing;Lv, Yuanjie et al.;《Phys. Status Solidi RRL》;20191211;第14卷;1-5 *

Also Published As

Publication number Publication date
CN111785776A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
US11888052B2 (en) Semiconductor device and manufacturing method thereof employing an etching transition layer
CN107369704B (zh) 含有铁电栅介质的叠层栅增强型GaN高电子迁移率晶体管及制备方法
CN110120425B (zh) 垂直型的高压mosfet器件及制作方法
CN106033724A (zh) Iii族氮化物增强型hemt及其制备方法
CN108417617B (zh) 碳化硅沟槽型MOSFETs及其制备方法
CN105810722A (zh) 一种碳化硅mosfet器件及其制备方法
CN106876256B (zh) SiC双槽UMOSFET器件及其制备方法
CN110429127B (zh) 一种氮化镓晶体管结构及其制备方法
CN111785776B (zh) 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
US7714396B2 (en) Metal-oxide semiconductor field effect transistor
CN116013989A (zh) 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法
WO2022165884A1 (zh) 一种新型增强型GaN HEMT器件结构
CN110660643A (zh) 一种优化氮化镓高电子迁移率晶体管钝化的方法
CN109755322A (zh) 碳化硅mosfet器件及其制备方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN104659082B (zh) 垂直结构AlGaN/GaN HEMT器件及其制作方法
CN110164976B (zh) 应变型氧化镓mosfet器件结构及制备方法
CN112038409A (zh) 双异质结增强型金属氧化物场效应晶体管及制备方法
JP2022500879A (ja) トランジスタの製造方法及びゲートオールアラウンドデバイス構造
JP2019534553A (ja) 炭化珪素上に絶縁層を製造する方法及び半導体装置
CN114361034A (zh) 一种低压高效率氮化镓功率器件及其制作方法
CN113113480A (zh) 具有p-GaN盖帽层的HEMT器件及制备方法
CN116387361A (zh) SiO2阻挡层Ga2O3垂直UMOS晶体管及其制备方法
CN116885000A (zh) 一种基于P型氮化物隔离的P-GaN晶体管及其制备方法
CN115939183A (zh) 一种氧化镓基mosfet器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant