CN110120425B - 垂直型的高压mosfet器件及制作方法 - Google Patents

垂直型的高压mosfet器件及制作方法 Download PDF

Info

Publication number
CN110120425B
CN110120425B CN201910429877.5A CN201910429877A CN110120425B CN 110120425 B CN110120425 B CN 110120425B CN 201910429877 A CN201910429877 A CN 201910429877A CN 110120425 B CN110120425 B CN 110120425B
Authority
CN
China
Prior art keywords
type
epitaxial layer
substrate
thickness
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910429877.5A
Other languages
English (en)
Other versions
CN110120425A (zh
Inventor
冯倩
蔡云匆
封兆青
胡壮壮
张春福
周弘
张进成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201910429877.5A priority Critical patent/CN110120425B/zh
Publication of CN110120425A publication Critical patent/CN110120425A/zh
Application granted granted Critical
Publication of CN110120425B publication Critical patent/CN110120425B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种垂直型的高压MOSFET的器件及制作方法，主要解决现有技术垂直型MOSFET的器件击穿电压小，漏电流大的问题，其自下而上包括漏电极、衬底和外延层，上层外延层表面开有深度小于300nm的浅槽，浅槽中设有源电极，上层外延层表面的浅槽之间开有深度大于500nm且贯穿两层外延层至衬底表面的深槽，深槽中设有绝缘栅介质和栅电极，该衬底采用n型Ga2O3材料，该外延层设为两层，其材料自下而上依次为空穴浓度为1017‑1018cm‑3的p型GaN和电子浓度为1018‑1019cm‑3的n型Ga2O3。本发明提高了击穿电压高、减小了反向漏电和静态功耗，且降低了制作成本和难度，可用于功率器件和高压开关器件。

Description

垂直型的高压MOSFET器件及制作方法
技术领域
本发明属于微电子技术领域，涉及一种垂直型半导体器件，可用于功率器件和高压开关器件。
背景技术
水平型的MOSFET器件是一种易于实现的器件结构，其中以硅材料为代表的第一代半导体材料制备的器件性能已经难以满足日前的发展需求。为了缩小集成电路的规模、提高器件的性能，可以从器件结构和材料两方面来改善。氧化镓作为一种宽禁带半导体材料，它有五种同分异构体，其中单斜晶体β型Ga2O3稳定性最好，禁带宽度约为4.8eV-4.9eV，理论击穿电场可以达到8MV/cm，均超过了其他两种性能优良的宽禁带半导体碳化硅和氮化镓材料二倍，巴利加优值为3444，约为碳化硅的八倍、氮化镓的四倍。这意味着采用氧化镓材料制作的功率器件的性能高于采用碳化硅和氮化镓材料制作的功率器件。因此Ga2O3是一种性能优异的适于功率器件和高压开关器件制备的宽禁带半导体材料。
为了提高MOSFET功率器件的性能，就必须折衷考虑提高击穿电压值、降低导通电阻值和提高导通电流值。水平结构的场效应晶体管为了优化击穿电压、导通电阻值和导通电流，往往会牺牲晶体管的面积，而垂直型场效应晶体管的沟道长度是由外延层的厚度来控制的，提高了晶体管的面积使用率，沟道结构也可以通过设计优化以达最佳性能。目前已经实现了击穿电压可达750V的水平型氧化镓MOSFET器件和击穿电压为185V的垂直型氧化镓MOSFET器件，这种垂直型氧化镓MOSFET器件的栅极由电子束直写金属硬掩模后刻蚀而成，相邻栅之间的距离为200-400nm，栅宽约为400nm，栅长约为500nm，小的掩模尺寸增加了刻蚀和掩膜的难度，限制了刻蚀深度，从而限制了击穿电压，且电子束直写的掩模方法成本高。由于目前氧化镓只有n型材料，难以实现p型材料，上述垂直型氧化镓MOSFET器件只有施加负栅压才能关断，在实际应用中需为其额外配置一个电源，增加了静态功耗。
发明内容
本发明的目的在于针对上述已有金属氧化物场效应晶体管的不足，提出一种垂直型的高压MOSFET器件及制作方法，以提高金属氧化物场效应晶体管的击穿电压，减小漏电流和静态功耗，降低制作成本与难度。
为实现上述目的，本发明的垂直型的高压MOSFET的器件，自下而上包括漏电极、衬底和外延层，外延层表面开有深度小于300nm的浅槽，浅槽中设有源电极，浅槽之间开有深度大于500nm的深槽，深槽中设有绝缘栅介质和栅电极，其特征在于：
衬底材料为n型Ga2O3；
外延层设为两层，其材料自下而上依次为p型GaN和n型Ga2O3。
作为优选，其特征在于：浅槽开于上层外延层中；深槽开于上层外延层表面，贯穿两层外延层至衬底表面。
作为优选，其特征在于：衬底正面的n型Ga2O3材料电子浓度为1015-1016cm-3，厚度大于800nm；衬底背面的n型Ga2O3材料电子浓度为1018-1019cm-3，厚度小于100nm。
作为优选，其特征在于：p型GaN外延层的空穴浓度为1017-1018cm-3，厚度大于300nm，位于n型Ga2O3衬底之上；n型Ga2O3外延层的电子浓度为1018-1019cm-3，厚度大于300nm，位于p型GaN外延层之上。
为实现上述目的，本发明制作垂直型的高压MOSFET器件方法，其特征在于：包括如下步骤：
(1)对n型Ga2O3衬底进行有机清洗，用流动的去离子水清洗后，放入HF:H2O＝1:1的溶液中进行腐蚀30-60s，最后用流动的去离子水清洗并用高纯氮气吹干；
(2)将清洗好的Ga2O3衬底放入MOVPE设备中，用气相外延生长的方法生长300-500nm厚的GaN膜；
(3)将完成p型GaN生长的样品放入PLD设备中，用脉冲激光沉积的方法生长300-500nm厚的Ga2O3膜；
(4)将生长了p型GaN和n型Ga2O3的样品放入离子注入机中进行离子注入，注入区域为n型Ga2O3衬底材料的背面，形成电子浓度为1018-1019cm-3、注入深度为50-100nm的高掺杂n型Ga2O3区域，再进行退火；
(5)将完成离子注入的样品依次进行光刻和刻蚀，形成深度为100-200nm的浅槽；
(6)将完成浅槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜；
(7)将去除光刻胶的样品放入电子束蒸发台中，在衬底背面依次蒸发金属Ti和Au，其中金属Ti厚度为20-50nm，金属Au厚度为100-200nm，再进行退火，形成漏电极；
(8)将形成漏电极的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ti和Au，其中金属Ti厚度为20-50nm，金属Au厚度为100-200nm，然后进行剥离，再进行退火，形成源电极；
(9)将形成源漏电极的样品依次进行光刻和刻蚀，形成深度为1000nm-1500nm的深槽；
(10)将完成深槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜；
(11)将去除光刻胶的样品依次进行光刻和绝缘栅介质淀积，得到厚度为5-20nm的绝缘栅介质,再放入等离子体反应室中去除光刻胶掩膜；
(12)对完成绝缘栅介质淀积的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ni和Au，其中金属Ni厚度为20-50nm，金属Au厚度为100-200nm，最后进行剥离，形成栅电极，完成器件的制备。
本发明具有如下优点：
1、本发明器件由于采用n型Ga2O3衬底，且外延生长的材料依次为p型GaN和n型Ga2O3，形成了高掺p型GaN/低掺n型Ga2O3异质pn结，使得器件处于反向工作状态时，低掺n型Ga2O3衬底内的空间电荷区远宽于高掺p型GaN内的空间电荷区，承担了绝大部分的反向电压，提高了器件的击穿电压。
2、本发明器件由于形成的高掺p型GaN/低掺n型Ga2O3异质pn结的能带不连续，使得器件反向偏置时，形成反向电流需要电子跨越额外的势垒，降低了器件反向漏电。
3、本发明器件由于采用的沟道材料为p型GaN，使得该器件在零栅压时处于关断状态，降低了器件的静态功耗。
4、本发明器件由于采用的沟道材料为p型GaN，使得该器件的阈值电压大于0V，无需限制相邻栅之间的沟道厚度，掩模可由光刻完成，降低了掩模和刻蚀的难度，减少了器件的制造成本。
附图说明
图1是本发明的剖面结构示意图；
图2是本发明器件工艺流程示意图。
具体实施方式
在下文中，现在将参照附图更充分地描述本发明，在附图中示出了各种实施例。然而，本发明可以以许多不同的形式来实施，且不应该解释为局限于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域技术人员。
参照图1，本发明器件自下而上包括漏电极、衬底和外延层，外延层表面开有深度小于300nm的浅槽，浅槽中设有源电极，浅槽之间开有深度大于500nm的深槽，深槽中设有绝缘栅介质和栅电极。
所述衬底材料为n型Ga2O3；
所述外延层设为两层，其材料自下而上依次为p型GaN和n型Ga2O3，该外延层中，p型GaN外延层的空穴浓度为1017-1018cm-3，厚度大于300nm，n型Ga2O3外延层的电子浓度为1018-1019cm-3，厚度大于300nm；
所述浅槽开于上层外延层中；
所述深槽开于上层外延层表面，贯穿两层外延层至衬底表面；
所述衬底的正面电子浓度为1015-1016cm-3，厚度大于800nm，背面电子浓度为1018-1019cm-3，厚度小于100nm；
所述的绝缘栅介质包括Si3N4、Al2O3、HfO2和HfSiO中的一种或多种。
参照图2，本发明制作垂直型的高压MOSFET器件的方法给出如下三种实施例：
实施例1，制作衬底正面电子浓度为1015cm-3，p型GaN外延层空穴浓度为1017cm-3的垂直型高压MOSFET器件。
步骤1，对衬底进行有机清洗，如图2(a)。
选用n型Ga2O3衬底，用流动的去离子水先清洗后，再放入HF:H2O＝1:1的溶液中进行腐蚀30-60s，最后用流动的去离子水清洗并用高纯氮气吹干。
步骤2，在衬底上生长p型GaN外延层，如图2(b)。
将清洗好的Ga2O3衬底放入MOVPE设备的反应室中，设反应室压力为80Torr，温度600℃，并同时通入流量为800sccm的NH3，流量为800sccm的三甲基镓，用气相外延生长的方法生长300nm厚的GaN膜；再在900℃的温度下退火120s，得到衬底上长有p型GaN的样品。
步骤3，在p型GaN外延层上生长n型Ga2O3外延层，如图2(c)。
将完成p型GaN生长的样品放入PLD设备反应室中，设反应室内氧气分压为0.01mbar，温度为500℃，反应室中靶材料为(AlGa)2O3，待生长样品和靶材料之间的距离设为4cm，设激光的能量密度为2J/cm2，脉冲频率为3Hz，总脉冲次数为6000次，用脉冲激光沉积的方法生长300nm厚的Ga2O3膜，得到衬底上长有p型GaN和n型Ga2O3的样品。
步骤4，对衬底背面进行离子注入，如图2(d)。
将生长了p型GaN和n型Ga2O3的样品放入离子注入机中进行离子注入，注入的离子类型为Si，注入能量为8KeV，注入剂量为1×1015cm-2，注入角度为6°，注入区域为n型Ga2O3衬底材料的背面；再在温度为900℃的氮气环境下退火30s，得到衬底背面电子浓度为1018cm-3、掺杂深度为50nm的样品。
步骤5，对外延层表面进行光刻和刻蚀，形成浅槽，如图2(e)。
将完成离子注入的样品依次进行光刻和刻蚀，设等离子体刻蚀机的反应室压力为20mTorr,射频功率为200W，并同时通入流量为15sccm的BCl3和流量为5sccm的Ar2，得到上层外延层表面刻有深度为100nm的浅槽的样品。
步骤6，去除外延层表面的光刻胶，如图2(f)。
将完成浅槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜，设反应室压力为30Pa,射频功率为300W，通入的氧气流量为100sccm，刻蚀时间为10分钟，得到去除了外延层表面光刻胶的样品。
步骤7，在衬底背面淀积金属，形成漏电极，如图2(g)。
将去除光刻胶的样品放入电子束蒸发台中，在衬底背面依次蒸发金属Ti和Au；再在温度为450℃的氮气环境下退火50s，得到金属Ti厚度为20nm，金属Au厚度为100nm的漏电极。
步骤8，在浅槽中淀积金属，形成源电极，如图2(h)。
将形成漏电极的样品依次进行光刻和金属蒸发，在浅槽中蒸发的金属依次为Ti和Au；然后进行剥离；再在温度为450℃的氮气环境下退火50s，得到金属Ti厚度为20nm，金属Au厚度为100nm的源电极。
步骤9，对外延层表面进行光刻和刻蚀，形成深槽，如图2(i)。
将形成源漏电极的样品依次进行光刻和刻蚀，设等离子体刻蚀机的反应室压力为20mTorr,射频功率为200W，并同时通入流量为15sccm的BCl3和流量为5sccm的Ar2，得到上层外延层表面刻有深度为1000nm的深槽的样品。
步骤10，去除外延层表面的光刻胶，如图2(j)。
将完成深槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜，设反应室压力为30Pa,射频功率为300W，通入的氧气流量为100sccm，刻蚀时间为10分钟，得到去除了外延层表面光刻胶的样品。
步骤11，在深槽中淀积绝缘栅介质，并去除样品表面光刻胶，如图2(k)。
将去除光刻胶的样品依次进行光刻和绝缘栅介质淀积；再放入等离子体反应室中去除光刻胶掩膜，得到深槽中淀积了5nm厚的绝缘栅介质Al2O3的样品。
步骤12，在绝缘栅介质表面淀积金属，形成栅电极，如图2(l)。
对完成绝缘栅介质淀积的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ni和Au；最后进行剥离，得到金属Ni厚度为20nm，金属Au厚度为100nm的栅电极，完成器件的制备。
实施例2，制作衬底正面电子浓度为5×1015cm-3，p型GaN外延层空穴浓度为5×1017cm-3的垂直型高压MOSFET器件。
步骤一，对衬底进行有机清洗，如图2(a)。
本步骤的具体实施方法与实施例1中的步骤1相同；
步骤二，在衬底上生长p型GaN外延层，如图2(b)。
将清洗好的Ga2O3衬底放入MOVPE设备的反应室中，用气相外延生长的方法生长400nm厚的GaN膜，再在温度为100℃下退火150s，得到衬底上长有p型GaN的样品，其工艺条件如下：
设反应室压力为100Torr，温度700℃，并同时通入流量为1000sccm的NH3，流量为1000sccm的三甲基镓。
步骤三，在p型GaN外延层上生长n型Ga2O3外延层，如图2(c)。
将完成p型GaN生长的样品放入PLD设备反应室中，用脉冲激光沉积的方法生长400nm厚的Ga2O3膜，得到衬底上长有p型GaN和n型Ga2O3的样品，其工艺条件如下：设反应室内氧气分压为0.02mbar，温度为700℃，反应室中靶材料为(AlGa)2O3，待生长样品和靶材料之间的距离设为4.5cm，设激光的能量密度为3J/cm2，脉冲频率为4Hz，总脉冲次数为7000次。
步骤四，对衬底背面进行离子注入，如图2(d)。
将生长了p型GaN和n型Ga2O3的样品放入离子注入机中进行离子注入，注入的离子类型为Si，注入能量为10KeV，注入剂量为3×1015cm-2，注入角度为7°，注入区域为n型Ga2O3衬底材料的背面；
再在温度为1000℃的氮气环境下退火35s，得到衬底背面电子浓度为5×1018cm-3、掺杂深度为75nm的样品。
步骤五，对外延层表面进行光刻和刻蚀，形成浅槽，如图2(e)。
将完成离子注入的样品依次进行光刻和刻蚀，得到上层外延层表面刻有深度为150nm的浅槽的样品，刻蚀的工艺条件如下：
设等离子体刻蚀机的反应室压力为30mTorr,射频功率为300W，并同时相反应室通入流量为20sccm的BCl3和流量为8sccm的Ar2。
步骤六，去除外延层表面的光刻胶，如图2(f)。
本步骤的具体实施方法与实施例1中的步骤6相同；
步骤七，在衬底背面淀积金属，形成漏电极，如图2(g)。
将去除光刻胶的样品放入电子束蒸发台中，在衬底背面依次蒸发金属Ti和Au；
再在温度为550℃的氮气环境下退火65s，得到金属Ti厚度为40nm，金属Au厚度为150nm的漏电极。
步骤八，在浅槽中淀积金属，形成源电极，如图2(h)。
将形成漏电极的样品依次进行光刻和金属蒸发，在浅槽中蒸发的金属依次为Ti和Au；然后进行剥离；
再在温度为550℃的氮气环境下退火65s，得到金属Ti厚度为40nm，金属Au厚度为150nm的源电极。
步骤九，对外延层表面进行光刻和刻蚀，形成深槽，如图2(i)。
将形成源漏电极的样品依次进行光刻和刻蚀，设等离子体刻蚀机的反应室压力为30mTorr,射频功率为300W，并同时通入流量为20sccm的BCl3和流量为8sccm的Ar2，得到上层外延层表面刻有深度为1200nm的深槽的样品。
步骤十，去除外延层表面的光刻胶，如图2(j)。
本步骤的具体实施方法与实施例1中的步骤10相同；
步骤十一，在深槽中淀积绝缘栅介质，并去除样品表面光刻胶，如图2(k)。
将去除光刻胶的样品依次进行光刻和绝缘栅介质淀积；
再将淀积绝缘栅介质的样品放入等离子体反应室中去除光刻胶掩膜，得到深槽中淀积了12nm厚的绝缘栅介质HfO2的样品。
步骤十二，在绝缘栅介质表面淀积金属，形成栅电极，如图2(l)。
对完成绝缘栅介质淀积的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ni和Au；最后进行剥离，得到金属Ni厚度为35nm，金属Au厚度为150nm的栅电极，完成器件的制备。
实施例3，制作衬底正面电子浓度为1016cm-3，p型GaN外延层空穴浓度为1018cm-3的垂直型高压MOSFET器件。
步骤A，对衬底进行有机清洗，如图2(a)。
本步骤的具体实施方法与实施例1中的步骤1相同；
步骤B，在衬底上生长p型GaN外延层，如图2(b)。
将清洗好的Ga2O3衬底放入MOVPE设备的反应室中，设反应室压力为150Torr，温度800℃，并向反应室同时通入流量为1400sccm的NH3，流量为1400sccm的三甲基镓，用气相外延生长的方法生长500nm厚的GaN膜；
再在温度为1100℃下退火180s，得到衬底上长有p型GaN的样品。
步骤C，在p型GaN外延层上生长n型Ga2O3外延层，如图2(c)。
将完成p型GaN生长的样品放入PLD设备反应室中，设反应室内氧气分压为0.03mbar，温度为800℃，反应室中靶材料为(AlGa)2O3，设待生长样品和靶材料之间的距离为5cm，设激光的能量密度为4J/cm2，脉冲频率为5Hz，总脉冲次数为9000次，用脉冲激光沉积的方法生长500nm厚的Ga2O3膜，得到衬底上长有p型GaN和n型Ga2O3的样品。
步骤D，对衬底背面进行离子注入，如图2(d)。
将生长了p型GaN和n型Ga2O3的样品放入离子注入机中对Ga2O3衬底材料的背面进行离子注入，其中注入的离子类型为Si，注入能量为12KeV，注入剂量为5×1015cm-2，注入角度为9°；
再在温度为1100℃的氮气环境下退火40s，得到衬底背面电子浓度为1019cm-3、掺杂深度为100nm的样品。
步骤E，对外延层表面进行光刻和刻蚀，形成浅槽，如图2(e)。
将完成离子注入的样品依次进行光刻和刻蚀，设等离子体刻蚀机的反应室压力为40mTorr,射频功率为400W，并同时向反应室通入流量为25sccm的BCl3和流量为10sccm的Ar2，得到上层外延层表面刻有深度为200nm的浅槽的样品。
步骤F，去除外延层表面的光刻胶，如图2(f)。
本步骤的具体实施方法与实施例1中的步骤6相同；
步骤G，在衬底背面淀积金属，形成漏电极，如图2(g)。
将去除光刻胶的样品放入电子束蒸发台中，先在衬底背面依次蒸发金属Ti和Au；再在温度为650℃的氮气环境下退火80s，得到金属Ti厚度为50nm，金属Au厚度为20nm的漏电极。
步骤H，在浅槽中淀积金属，形成源电极，如图2(h)。
将形成漏电极的样品依次进行光刻和金属蒸发，在浅槽中蒸发的金属依次为Ti和Au；然后进行剥离；
再在温度为650℃的氮气环境下退火80s，得到金属Ti厚度为50nm，金属Au厚度为200nm的源电极。
步骤I，对外延层表面进行光刻和刻蚀，形成深槽，如图2(i)。
将形成源漏电极的样品依次进行光刻和刻蚀，设等离子体刻蚀机的反应室压力为40mTorr,射频功率为400W，并同时向反应室通入流量为25sccm的BCl3和流量为10sccm的Ar2，得到上层外延层表面刻有深度为1500nm的深槽的样品。
步骤J，去除外延层表面的光刻胶，如图2(j)。
本步骤的具体实施方法与实施例1中的步骤10相同；
步骤K，在深槽中淀积绝缘栅介质，并去除样品表面光刻胶，如图2(k)。
将去除光刻胶的样品依次进行光刻和绝缘栅介质淀积；再放入等离子体反应室中去除光刻胶掩膜，得到深槽中淀积了20nm厚的绝缘栅介质HfSiO的样品。
步骤L，在绝缘栅介质表面淀积金属，形成栅电极，如图2(l)。
对完成绝缘栅介质淀积的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ni和Au；最后进行剥离，得到金属Ni厚度为50nm，金属Au厚度为200nm的栅电极，完成器件的制备。
以上描述仅是本发明的三个具体实例，并不构成对本发明的任何限制，显然对于本领域的专业人士来说，在了解了本发明的内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种参数修正和改变，但是这些基于本发明思想修正和改变仍在本发明的权利要求保护范围之内。

Claims (8)

1.一种垂直型的高压MOSFET的器件，自下而上包括漏电极、衬底和外延层，外延层表面开有深度小于300nm的浅槽，浅槽中设有源电极，浅槽之间开有深度大于500nm的深槽，深槽中设有绝缘栅介质和栅电极，其特征在于：
衬底材料为n型Ga2O3；
外延层设为两层，其材料自下而上依次为p型GaN和n型Ga2O3；
p型GaN外延层的空穴浓度为1017cm-3-1018cm-3，厚度大于300nm，位于n型Ga2O3衬底之上；
n型Ga2O3外延层的电子浓度为1018cm-3-1019cm-3，厚度大于300nm，位于p型GaN外延层之上。
2.根据权利要求1所述的器件，其特征在于：
浅槽开于上层外延层中；
深槽开于上层外延层表面，贯穿两层外延层至衬底表面。
3.根据权利要求1所述的器件，其特征在于：
衬底正面的n型Ga2O3材料电子浓度为1015cm-3-1016cm-3，厚度大于800nm；
衬底背面的n型Ga2O3材料电子浓度为1018cm-3-1019cm-3，厚度小于100nm。
4.根据权利要求1所述的器件，其特征在于：
绝缘栅介质包括Si3N4、Al2O3、HfO2和HfSiO中的一种或多种。
5.一种垂直型的高压MOSFET的器件制作方法，其特征在于：包括如下步骤:
(1)对n型Ga2O3衬底进行有机清洗，用流动的去离子水清洗后，放入HF:H2O＝1:1的溶液中进行腐蚀30-60s，最后用流动的去离子水清洗并用高纯氮气吹干；
(2)将清洗好的Ga2O3衬底放入MOVPE设备中，用气相外延生长的方法生长300-500nm厚的GaN膜；
(3)将完成p型GaN生长的样品放入PLD设备中，用脉冲激光沉积的方法生长300-500nm厚的Ga2O3膜；
(4)将生长了p型GaN和n型Ga2O3的样品放入离子注入机中进行离子注入，注入区域为n型Ga2O3衬底材料的背面，形成电子浓度为1018cm-3-1019cm-3、注入深度为50-100nm的高掺杂n型Ga2O3区域，再进行退火；
(5)将完成离子注入的样品依次进行光刻和刻蚀，形成深度为100-200nm的浅槽；
(6)将完成浅槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜；
(7)将去除光刻胶的样品放入电子束蒸发台中，在衬底背面依次蒸发金属Ti和Au，其中金属Ti厚度为20-50nm，金属Au厚度为100-200nm，再进行退火，形成漏电极；
(8)将形成漏电极的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ti和Au，其中金属Ti厚度为20-50nm，金属Au厚度为100-200nm，然后进行剥离，再进行退火，形成源电极；
(9)将形成源漏电极的样品依次进行光刻和刻蚀，形成深度为1000nm-1500nm的深槽；
(10)将完成深槽刻蚀的样品放入等离子体反应室中去除光刻胶掩膜；
(11)将去除光刻胶的样品依次进行光刻和绝缘栅介质淀积，得到厚度为5-20nm的绝缘栅介质,再放入等离子体反应室中去除光刻胶掩膜；
(12)对完成绝缘栅介质淀积的样品依次进行光刻和金属蒸发，蒸发的金属依次为Ni和Au，其中金属Ni厚度为20-50nm，金属Au厚度为100-200nm，最后进行剥离，形成栅电极，完成器件的制备。
6.根据权利要求5所述的方法，其中(2)中用气相外延生长的方法生长GaN膜的工艺条件如下：
同时通入流量为800-1400sccm的NH3和流量为800-1400sccm的三甲基镓，
设反应室压力为80-150Torr，生长温度600-1100℃，
退火温度900-1100℃，退火时间120-180s。
7.根据权利要求5所述方法，其中(3)中用脉冲激光沉积方法生长Ga2O3膜的工艺条件如下：
PLD设备使用的靶材料为(AlGa)2O3，腔室中氧气分压为0.01-0.03mbar，
待生长样品和靶材料之间的距离为4-5cm，生长温度为500-800℃，
激光的能量密度为2-4J/cm2，激光的脉冲频率为3-5Hz，
薄膜生长的总脉冲次数为6000-9000次。
8.根据权利要求5所述方法，其中(5)和(9)中刻蚀的工艺条件如下：
刻蚀设备为等离子体刻蚀机，通入的BCl3流量为10-40sccm，通入的Ar2流量为5-20sccm，反应室压力为10-50mTorr,射频功率为100-500W。
CN201910429877.5A 2019-05-22 2019-05-22 垂直型的高压mosfet器件及制作方法 Active CN110120425B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910429877.5A CN110120425B (zh) 2019-05-22 2019-05-22 垂直型的高压mosfet器件及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910429877.5A CN110120425B (zh) 2019-05-22 2019-05-22 垂直型的高压mosfet器件及制作方法

Publications (2)

Publication Number Publication Date
CN110120425A CN110120425A (zh) 2019-08-13
CN110120425B true CN110120425B (zh) 2020-08-11

Family

ID=67523069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910429877.5A Active CN110120425B (zh) 2019-05-22 2019-05-22 垂直型的高压mosfet器件及制作方法

Country Status (1)

Country Link
CN (1) CN110120425B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020215006A1 (de) 2020-11-30 2022-06-02 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales Leistungshalbleiterbauelement und Verfahren zur Herstellung eines vertikalen Leistungshalbleiterbauelements

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785776B (zh) * 2020-07-16 2022-06-03 西安电子科技大学 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
CN116417520B (zh) * 2023-06-01 2023-10-17 湖北九峰山实验室 一种氧化镓场效应晶体管及其制备方法
CN117219672A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件
CN117219512B (zh) * 2023-10-16 2024-03-19 乐山希尔电子股份有限公司 一种氮化镓半导体功率器件的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709320A (zh) * 2012-02-15 2012-10-03 中山大学 纵向导通的GaN基MISFET 器件及其制作方法
US9269580B2 (en) * 2011-06-27 2016-02-23 Cree, Inc. Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof
JP2016143841A (ja) * 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2018045175A1 (en) * 2016-09-01 2018-03-08 Hrl Laboratories, Llc Normally-off gallium oxide based vertical transistors with p-type algan blocking layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269580B2 (en) * 2011-06-27 2016-02-23 Cree, Inc. Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof
CN102709320A (zh) * 2012-02-15 2012-10-03 中山大学 纵向导通的GaN基MISFET 器件及其制作方法
JP2016143841A (ja) * 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2018045175A1 (en) * 2016-09-01 2018-03-08 Hrl Laboratories, Llc Normally-off gallium oxide based vertical transistors with p-type algan blocking layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
超薄Al2O3绝缘栅AlGaN/GaN MOS-HEMT器件研究;冯倩，张进城，等;《中国科学(E辑:技术科学)》;20090220(第02期);全文 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020215006A1 (de) 2020-11-30 2022-06-02 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales Leistungshalbleiterbauelement und Verfahren zur Herstellung eines vertikalen Leistungshalbleiterbauelements

Also Published As

Publication number Publication date
CN110120425A (zh) 2019-08-13

Similar Documents

Publication Publication Date Title
CN110120425B (zh) 垂直型的高压mosfet器件及制作方法
US11888052B2 (en) Semiconductor device and manufacturing method thereof employing an etching transition layer
CN100557815C (zh) InA1N/GaN异质结增强型高电子迁移率晶体管结构及制作方法
CN102130160A (zh) 槽形沟道AlGaN/GaN增强型HEMT器件及制作方法
CN110379857B (zh) 一种包含p型氧化镓薄层的开关器件及其制备方法
CN106033724A (zh) Iii族氮化物增强型hemt及其制备方法
CN102637726A (zh) MS栅GaN基增强型高电子迁移率晶体管及制作方法
CN110690291A (zh) 增强型的Ga2O3金属氧化物半导体场效应晶体管及制作方法
CN104393047A (zh) 具有阶梯缓冲层结构的4H-SiC金属半导体场效应晶体管
CN106876256A (zh) SiC双槽UMOSFET器件及其制备方法
CN112133756A (zh) 基于t型栅结构的pn结栅控氧化镓场效应晶体管及其制备方法
CN111785776B (zh) 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
CN104681618B (zh) 一种具有双凹陷缓冲层的4H‑SiC金属半导体场效应晶体管
CN104282764A (zh) 具有坡形栅极的4H-SiC金属半导体场效应晶体管及制作方法
CN103928529A (zh) 4H-SiC金属半导体场效应晶体管
CN104064595B (zh) 一种基于槽栅结构的增强型AlGaN/GaN MISHEMT器件结构及其制作方法
CN111682064B (zh) 高性能MIS栅增强型GaN基高电子迁移率晶体管及其制备方法
CN112038409A (zh) 双异质结增强型金属氧化物场效应晶体管及制备方法
CN102646705A (zh) MIS栅GaN基增强型HEMT器件及制作方法
CN116387361A (zh) SiO2阻挡层Ga2O3垂直UMOS晶体管及其制备方法
CN116013989A (zh) 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法
CN104037217B (zh) 一种基于复合偶极层的AlGaN/GaN HEMT开关器件结构及制作方法
CN106876471B (zh) 双槽umosfet器件
CN113921617B (zh) 一种Ga2O3金属氧化物半导体场效应管及制备方法
CN115020499A (zh) 基于p型GaN结构的结型肖特基二极管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant