CN110364575A - 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法 - Google Patents

一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法 Download PDF

Info

Publication number
CN110364575A
CN110364575A CN201910664079.0A CN201910664079A CN110364575A CN 110364575 A CN110364575 A CN 110364575A CN 201910664079 A CN201910664079 A CN 201910664079A CN 110364575 A CN110364575 A CN 110364575A
Authority
CN
China
Prior art keywords
field ring
junction
floating field
terminal structure
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910664079.0A
Other languages
English (en)
Inventor
黎大兵
刘新科
孙晓娟
贾玉萍
石芝铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changchun Institute of Optics Fine Mechanics and Physics of CAS
Original Assignee
Changchun Institute of Optics Fine Mechanics and Physics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changchun Institute of Optics Fine Mechanics and Physics of CAS filed Critical Changchun Institute of Optics Fine Mechanics and Physics of CAS
Priority to CN201910664079.0A priority Critical patent/CN110364575A/zh
Publication of CN110364575A publication Critical patent/CN110364575A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes
    • H01L29/66212Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法,属于半导体技术领域。该二极管从下到上依次包括:欧姆接触金属阴极、衬底、第一外延层、第二外延层、梳状p区、肖特基接触金属阳极和绝缘层;所述的梳状p区包括若干个间隔排列的PN结p区和设置在外侧PN结p区两侧的若干个间隔排列的浮动场环。本发明还提供一种具有浮动场环终端结构的结势垒肖特基二极管的制备方法。该二极管通过梳状PN结结构,调节电场分布,避免电场集中,将集中在P型区边缘的电场分散在多个场环之间,降低电场的最大值,另外选取合适的场环宽度和间隙,能将集中在最外围场环的电场分散在各场环之间,避免局部电场过高,引起器件击穿。

Description

一种具有浮动场环终端结构的结势垒肖特基二极管及其制备 方法
技术领域
本发明属于半导体技术领域,具体涉及一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法。
背景技术
近年来由于肖特基势垒二极管(Schottky Barrier Diode,简称SBD)的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出:(1)SBD的开启电压和导通压降相比PIN二极管小,可以有效降低电路中的功率损耗;(2)SBD的结电容较低,它的工作频率高达100GHz;(3)由于不存在少数载流子的注入,SBD的开关速度更快,自身反向恢复时间只是肖特基势垒电容的充放电时间。传统的肖特基二极管同样存在如下缺陷:(1)由于反向阻断能力接近200V时,肖特基整流器的正向压降VF将接近PIN整流器的正向压降,因此传统的肖特基势垒二极管的反向阻断电压一般低于200V,使之在应用中的效率更低。(2)传统的肖特基二极管其反向漏流较大且对温度敏感,传统的肖特基二极管结温在125℃到175℃之间。
基于上述缺陷,结势垒肖特基二极管(Junction Barrier Schottky,简称JBS)作为一种增强型肖特基二极管成为研究的热点,结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个PN结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通,PN结部分不导通;结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道,有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性,还有PIN二极管的关态和低泄漏电流特性。
现有的氮化镓JBS器件,虽然通过结势垒有效降低了泄露电流和增强了反向击穿特性,但器件的击穿电压普遍低于1000V。
发明内容
本发明的目的是提供一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法,该二极管通过浮动场环的终端结构,能有效避免电场集中,进而提高器件的击穿特性和降低泄露电流。
本发明首先提供一种具有浮动场环终端结构的结势垒肖特基二极管,从下到上依次包括:欧姆接触金属阴极、衬底、第一外延层、第二外延层、梳状p区、肖特基接触金属阳极和绝缘层;
所述的梳状p区是先在第二外延层上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层,通过离子注入Mg+,然后退火激活Mg+,通过湿法刻蚀去除阻挡层后得到的;
所述的梳状p区包括若干个间隔排列的PN结p区和设置在外侧PN结p区两侧的若干个间隔排列的浮动场环。
优选的是,所述的衬底为氮化镓、氮化硅或碳化硅。
优选的是,所述的第一外延层为n+型氮化镓、n+型氮化硅或n+型氮化锗,载流子浓度为1x1018cm-3~1x1020cm-3,厚度为1-5μm。
优选的是,所述的第二外延层为n型氮化镓、n型氮化硅或n型氮化锗,载流子浓度为1x1015cm-3~1x1017cm-3,厚度为10-30μm。
优选的是,所述的P型区阻挡层为氮化铝、氮化硅、二氧化硅或三氧化二铝。
优选的是,所述的浮动场环宽度为2-8微米,浮动场环间距为4-8微米。
优选的是,所述的退火激活Mg+参数为:离子注入区退火温度为950-1050℃和1300-1400℃,退火氛围为压强超过350PSI氮气,2次传统退火时间为50-70分钟,循环退火次数为35-45次,每次循环退火时间为15-25秒。
优选的是,所述的肖特基接触金属阳极材料为Ni/Au、Pt;欧姆接触金属阴极材料为Ti/Al、Ti/Al/Ni/Au。
优选的是,所述的绝缘层为氮化硅、二氧化硅或三氧化二铝。
本发明还提供具有浮动场环终端结构的结势垒肖特基二极管的制备方法,具体包括:
步骤一:在衬底上沉积第一外延层,在第一外延层上沉积第二外延层;
步骤二:在第二外延层上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层,通过离子注入Mg+,在高压氮气氛围下,通过多次反复的退火激活镁离子,并去除阻挡层,形成梳状p区;
步骤三:分别在器件结构背面和正面蒸镀欧姆接触金属阴极和肖特基接触金属阳极;
步骤四:在肖特基接触金属阳极和第二外延层上生长绝缘层。
本发明的原理
本发明利用终端结构及在肖特基二极管上增加梳状PN结结构提高器件反向击穿特性和泄露电流特性的原理是:结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通,PN结部分不导通;结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道,有效抑制肖特基势垒降低效应及有效控制反向漏流。另外浮动场环终端结构能调节电场分布,有效避免电场集中,大大增加了器件的击穿特性及漏电性能。
本发明的有益效果
本发明提供一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法,该二极管通过浮动场环终端结构及在肖特基二极管上增加梳状PN结结构,调节电场分布,避免电场集中,将集中在P型区边缘的电场分散在多个场环之间,降低电场的最大值,另外选取合适的场环宽度和间隙,能将集中在最外围场环的电场分散在各场环之间,避免局部电场过高,引起器件击穿。另外,绝缘层能抑制器件表面及电极边缘的器件击穿,增强击穿性能。
附图说明
图1为实施例1步骤一中GaN基JBS材料生长示意图;
图2为实施例1的梳状p区阻挡层示意图;
图3为实施例1中去除阻挡层之后具有梳妆p区结构的器件结构示意图;
图4为实施例1中器件的电极制备示意图;
图5为实施例1中带有浮动场环终端结构的GaN JBS器件示意图。
图6为尺寸为200μm的肖特基二极管(SBD)和带有浮动场环的肖特基结型二级管(JBS)的反向电流测试。
图中,1、欧姆接触金属阴极,2、衬底,3、第一外延层,4、第二外延层,5、梳状p区,5-1、浮动场环,5-2、PN结p区,6、肖特基接触金属阳极,7、绝缘层,8、阻挡层。
具体实施方式
本发明首先提供一种具有浮动场环终端结构的结势垒肖特基二极管,如图5所示,从下到上依次包括:欧姆接触金属阴极1、衬底2、第一外延层3、第二外延层4、梳状p区5、肖特基接触金属阳极6和绝缘层7;
所述的梳状p区5是先在第二外延层4上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层8,通过离子注入Mg+,然后通过退火激活Mg+,通过湿法刻蚀去除阻挡层后得到的;所述的梳状p区5包括若干个间隔排列的PN结p区5-2和设置在外侧PN结p区5-2两侧的若干个间隔排列的浮动场环5-1。
按照本发明,所述的衬底2优选为氮化镓、氮化硅或碳化硅。
按照本发明,所述的第一外延层3优选为n+型氮化镓、n+型氮化硅或n+型氮化锗,更优选为n+型氮化镓,载流子浓度优选为1x1018cm-3~1x1020cm-3,更优选1.5x1018cm-3,厚度优选为1-5μm;所述的第二外延层4优选为n型氮化镓、n型氮化硅或n型氮化锗,更优选为n型氮化镓,载流子浓度为1x1015cm-3~1x1017cm-3,优选8x1015cm-3,厚度优选为10-30μm。
按照本发明,所述的P型区阻挡层8优选为氮化铝、氮化硅、二氧化硅或三氧化二铝,更优选为氮化硅。
按照本发明,所述的浮动场环宽度优选为2-8微米,浮动场环间距优选为4-8微米,PN结p区的宽度优选为2-8微米,PN结p区间距优选为2-8微米。
按照本发明,所述的退火激活Mg+参数为:离子注入区退火温度为950-1050℃和1300-1400℃,退火氛围为压强超过350PSI氮气,2次传统退火时间为50-70分钟,优选60分钟,循环退火次数为35-45次,优选为40次,每次循环退火时间为15-25秒,优选为20秒。
按照本发明,所述的肖特基接触金属阳极6材料为Ni/Au、Pt;欧姆接触金属阴极1材料为Ti/Al、Ti/Al/Ni/Au。
按照本发明,所述的绝缘层7为氮化硅、二氧化硅或三氧化二铝。
本发明还提供具有浮动场环终端结构的结势垒肖特基二极管的制备方法,具体包括:
步骤一:在衬底上沉积第一外延层,在第一外延层上沉积第二外延层;所述的沉积方式没有特殊限制,采用本领域熟知的有机化学气相沉积方法即可,所述的衬底在使用前,优选先用丙酮甲醇及去离子水进行清洗,去除衬底上的有机沾污;
步骤二:在第二外延层上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层,所述的P型区阻挡层的厚度优选为2-4μm,然后通过离子注入Mg+,在高压氮气氛围下,通过多次反复的退火激活镁离子,并去除阻挡层,形成梳状p区;
所述的通过离子注入Mg+具体为:将含有P型区阻挡层的材料放入离子注入机中,使用25KeV的能量将剂量为7.1×1014cm2的Mg+注入外延层表面,将离子注入后的材料放进退火炉退火,退火氛围为压强超过350PSI氮气,首先在950-1050℃下退火50-70min,优选为1000℃下退火1h,然后在1300-1400℃下反复退火35-45次,优选为1350℃下退火40次,每次退火时间为15-25秒,优选为20秒,最后再950-1050℃下退火50-70min,优选为1000℃下退火1h,然后将样品放入180℃的浓度为80%的H3PO4酸刻蚀掉阻挡层。
步骤三:分别在器件结构背面和正面蒸镀欧姆接触金属阴极和肖特基接触金属阳极;所述的蒸镀方式优选为热蒸发、磁控溅射或电子束蒸发等方法;
步骤四:在肖特基接触金属阳极和第二外延层上生长绝缘层,光刻后通过磷酸刻蚀出接触孔,然后去胶后得到具有浮动场环终端结构的结势垒肖特基二极管。
下面结合附图和实施例对本发明进一步说明,但本发明不限于这些实施例。结合附图1-5说明本实施方式。
实施例1
步骤一:如图1,GaN基JBS材料生长示意图,制备流程包括:准备一双面抛光的n型高掺杂自支撑GaN衬底2,采用丙酮、甲醇及去离子水超声清洗10min,以去除GaN上的有机沾污;在n型高掺杂自支撑GaN衬底2上沉积第一外延层2μm的n+型GaN3,载流子浓度约为1.5x1018cm-3,第二外延层23μm的n型GaN4,载流子浓度约为8x1015cm-3;如图1所示,具体为:
1)用HCl:H2O(1:5体积比)稀盐酸浸泡2min,去除GaN表面由于长期放置于空气中导致的表面氧化层,用去离子水去除表面残留的酸液,用N2吹干,并迅速放入MOCVD的腔体;
2)抽真空,检查MOCVD系统的气密性;
3)待真空度下降至10-3Pa,说明MOCVD气密性良好,开始缓慢充入H2,流量为4L/min,Vent line处于自动状态,调节腔体内气压至730Torr;
4)升温,升温速率为110℃/min,升至目标温度需8min;
5)通NH3及N2,当温度升至250℃时,开始通入NH3,流量为10L/min;当温度升至350℃时,通入N2,流量为2L/min;
6)当温度升至950℃时,通入TMG,GaN生长开始;
7)生长结束后,停止TMG,开始降温,由于GaN的分解温度在900℃左右,在GaN的降温过程中,需要使用NH3进行保护,保护过程持续至500℃左右;
8)当温度降至350℃时,降气压至真空,关N2及H2源;
9)待温度降至100℃下,即可取出样品,生长结束。
步骤二:在第二外延层4上生长P型区阻挡层8SiN,如图2所示,具体为:
(1)将生长完第二外延层的材料在第二外延层4面进行旋涂光刻胶,匀胶,在烘干台上进行烘干,放至紫外曝光机曝光,用显影液显影,以此决定离子注入区域。
(2)将做完光刻工艺的材料放入多腔镀膜仪,以H4Si及H3N为反应源,以N2为载体,在外延层面生长P型区阻挡层SiN,厚度为2-4μm。
步骤三:制备梳妆p区5结构,如图3所示,具体为:
(1)将含有SiN阻挡层8的材料放入离子注入机,使用25KeV的能量将剂量为7.1×1014cm2的Mg+注入第二外延层4表面;
(2)将离子注入后的材料放进退火炉退火,退火氛围为压强超过350PSI氮气,首先在1000℃下退火1小时;然后在1350℃下反复退火40次,每次20S,最后再在1000℃下退火1小时,然后将样品放入180℃的浓度为80%的H3PO4酸刻蚀掉保护层SiN,得到梳状p区5,所述的梳状p区5包括若干个间隔排列的PN结p区5-2和设置在外侧PN结p区5-2两侧的若干个间隔排列的浮动场环5-1;
所述的浮动场环宽度为4微米,浮动场环间距为4微米,PN结p区的宽度为4微米,PN结p区间距为6微米。
步骤四:分别在器件结构背面和正面蒸镀欧姆接触金属阴极1和肖特基接触金属阳极6,如图4所示,具体为:
(1)制备欧姆接触电极:光刻工艺后,在器件结构背面使用热蒸发、磁控溅射或电子束蒸发等方法蒸镀金属膜(如TI/Al/Ti/Au),使用剥离工艺形成电极后在650℃、N2环境下退火。
(2)制备肖特基接触电极:光刻工艺后,在器件结构的正面蒸镀圆形Ni(10nm)/Au(125nm)金属薄膜作器件正极。
步骤五:在器件上表面使用ALD生长氧化铝绝缘层7,然后光刻,使用磷酸刻蚀出接触孔,工艺完成,如图5所示,具体为:
(1)将样品放ALD反应室中,使用去甲基铝和去离子水作为反应源,在300℃,10-5Pa的环境下沉积200nm。
(2)在氧化铝表面使用光刻工艺确定接触孔,放入加热到98℃的磷酸(H3PO4:H2O=8:2)里浸泡5秒。
(3)去胶,得到具有浮动场环终端结构的结势垒肖特基二极管。
将实施例1制备得到的具有浮动场环终端结构的结势垒肖特基二极管使用半导体分析仪进行电流-电压曲线等电学性能测试,如图6所示,为尺寸大小为200μm的肖特基二极管和带有浮动场环的肖特基结型二级管的反向电流测试。从图中可以看出,JBS的反向击穿特性比SBD提高了约300V。
本发明提出的新型GaN JBS器件,通过浮动场环终端结构,调节电场分布,避免电场集中,将集中在P型区边缘的电场分散在多个场环之间,降低电场的最大值,另外选取合适的场环宽度和间隙,能将集中在最外围场环的电场分散在各场环之间,避免局部电场过高,引起器件击穿。此外,绝缘层能抑制器件表面及电极边缘的器件击穿,增强击穿性能。

Claims (10)

1.一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,从下到上依次包括:欧姆接触金属阴极、衬底、第一外延层、第二外延层、梳状p区、肖特基接触金属阳极和绝缘层;
所述的梳状p区是先在第二外延层上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层,通过离子注入Mg+,然后退火激活Mg+,通过湿法刻蚀去除阻挡层后得到的;
所述的梳状p区包括若干个间隔排列的PN结p区和设置在外侧PN结p区两侧的若干个间隔排列的浮动场环。
2.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的衬底为氮化镓、氮化硅或碳化硅。
3.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的第一外延层为n+型氮化镓、n+型氮化硅或n+型氮化锗,载流子浓度为1x1018cm-3~1x1020cm-3,厚度为1-5μm。
4.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的第二外延层为n型氮化镓、n型氮化硅或n型氮化锗,载流子浓度为1x1015cm-3~1x1017cm-3,厚度为10-30μm。
5.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的P型区阻挡层为氮化铝、氮化硅、二氧化硅或三氧化二铝。
6.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的浮动场环宽度为2-8微米,浮动场环间距为4-8微米。
7.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的退火激活Mg+参数为:离子注入区退火温度为950-1050℃和1300-1400℃,退火氛围为压强超过350PSI氮气,2次传统退火时间为50-70分钟,循环退火次数为35-45次,每次循环退火时间为15-25秒。
8.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的肖特基接触金属阳极材料为Ni/Au、Pt;欧姆接触金属阴极材料为Ti/Al、Ti/Al/Ni/Au。
9.根据权利要求1所述的一种具有浮动场环终端结构的结势垒肖特基二极管,其特征在于,所述的绝缘层为氮化硅、二氧化硅或三氧化二铝。
10.根据权利要求1所述的具有浮动场环终端结构的结势垒肖特基二极管的制备方法,具体包括:
步骤一:在衬底上沉积第一外延层,在第一外延层上沉积第二外延层;
步骤二:在第二外延层上进行光刻工艺,形成离子注入区域,然后制备P型区阻挡层,通过离子注入Mg+,在高压氮气氛围下,通过多次反复的退火激活镁离子,并去除阻挡层,形成梳状p区;
步骤三:分别在器件结构背面和正面蒸镀欧姆接触金属阴极和肖特基接触金属阳极;
步骤四:在肖特基接触金属阳极和第二外延层上生长绝缘层。
CN201910664079.0A 2019-07-23 2019-07-23 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法 Pending CN110364575A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910664079.0A CN110364575A (zh) 2019-07-23 2019-07-23 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910664079.0A CN110364575A (zh) 2019-07-23 2019-07-23 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法

Publications (1)

Publication Number Publication Date
CN110364575A true CN110364575A (zh) 2019-10-22

Family

ID=68220622

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910664079.0A Pending CN110364575A (zh) 2019-07-23 2019-07-23 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法

Country Status (1)

Country Link
CN (1) CN110364575A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752260A (zh) * 2019-10-31 2020-02-04 中国科学院长春光学精密机械与物理研究所 新型GaN结势垒肖特基二极管及其制备方法
CN111785785A (zh) * 2020-08-03 2020-10-16 中国科学院长春光学精密机械与物理研究所 Sbd器件结构及其制备方法
CN112133761A (zh) * 2020-08-28 2020-12-25 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101223647A (zh) * 2005-05-11 2008-07-16 克里公司 具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管
WO2011141981A1 (ja) * 2010-05-10 2011-11-17 株式会社日立製作所 半導体装置
CN104011865A (zh) * 2011-11-17 2014-08-27 阿沃吉有限公司 在GaN材料中制造浮置保护环的方法及系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101223647A (zh) * 2005-05-11 2008-07-16 克里公司 具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管
WO2011141981A1 (ja) * 2010-05-10 2011-11-17 株式会社日立製作所 半導体装置
CN104011865A (zh) * 2011-11-17 2014-08-27 阿沃吉有限公司 在GaN材料中制造浮置保护环的方法及系统

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752260A (zh) * 2019-10-31 2020-02-04 中国科学院长春光学精密机械与物理研究所 新型GaN结势垒肖特基二极管及其制备方法
CN111785785A (zh) * 2020-08-03 2020-10-16 中国科学院长春光学精密机械与物理研究所 Sbd器件结构及其制备方法
CN111785785B (zh) * 2020-08-03 2022-02-22 中国科学院长春光学精密机械与物理研究所 Sbd器件结构及其制备方法
CN112133761A (zh) * 2020-08-28 2020-12-25 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法
CN112133761B (zh) * 2020-08-28 2022-07-22 西安电子科技大学 一种基于GaN的横向结势垒肖特基二极管及其制备方法

Similar Documents

Publication Publication Date Title
US11605541B2 (en) Diamond semiconductor system and method
CN102130160A (zh) 槽形沟道AlGaN/GaN增强型HEMT器件及制作方法
CN104465748B (zh) 一种GaN基增强型HEMT器件及其制备方法
JPH10501097A (ja) 耐電圧降伏性単結晶炭化ケイ素半導体デバイス及びその製造方法
CN110364575A (zh) 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法
TW201133828A (en) Gallium nitride semiconductor device with improved termination scheme
CN109860273B (zh) Mps二极管器件及其制备方法
CN106876256B (zh) SiC双槽UMOSFET器件及其制备方法
CN109103094B (zh) 一种混合pin/肖特基快恢复二极管的制备方法
CN108565295A (zh) 一种碳化硅肖特基二极管及其制备方法
CN110896098B (zh) 一种基于碳化硅基的反向开关晶体管及其制备方法
CN112018176A (zh) 一种半导体器件及其制造方法
WO2021139041A1 (zh) 氧化镓肖特基二极管及其制备方法
US20200027716A1 (en) Method of Manufacturing an Insulation Layer on Silicon Carbide and Semiconductor Device
CN111785776B (zh) 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法
CN115295613B (zh) 一种快恢复二极管结构及其制造方法
CN110752260A (zh) 新型GaN结势垒肖特基二极管及其制备方法
CN115939183A (zh) 一种氧化镓基mosfet器件及其制备方法
CN113871454A (zh) 基于二氧化硅边缘终端的氧化镓肖特基势垒二极管及其制备方法
CN111799338B (zh) 一种沟槽型SiC JBS二极管器件及其制备方法
CN113871488A (zh) 一种复合结构的垂直氧化镓异质结二极管及其制作方法
CN109449213B (zh) 一种带场板的肖特基结金刚石二极管器件的制备方法
CN209766432U (zh) Mps二极管器件
CN209766431U (zh) Mps二极管器件
CN111799337A (zh) 一种SiC JBS二极管器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20191022