CN101223647A - 具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管 - Google Patents

具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管 Download PDF

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Abstract

本发明提供了阻挡结势垒肖特基(JBS)结构中内建PiN二极管的电流传导的整合结构。肖特基二极管可以与该PiN二极管串联结合，其中肖特基二极管与PiN二极管反向相反。串联电阻和绝缘层可设于PiN二极管和肖特基接触之间。本发明还提供了碳化硅肖特基二极管和碳化硅肖特基二极管的制作方法，该碳化硅肖特基二极管包括设置于该二极管的漂移区内的碳化硅结势垒区域。该结势垒区域包括位于该二极管的漂移区内并具有第一掺杂浓度的第一碳化硅区域，以及位于该漂移区内并设置于该第一碳化硅区域和该肖特基二极管的肖特基接触之间的第二碳化硅区域。该第二碳化硅区域电学接触该第一碳化硅区域和该肖特基接触。该第二碳化硅区域具有低于第一掺杂浓度的第二掺杂浓度。

Description

具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管
技术领域
本发明涉及半导体器件，更具体而言涉及二极管。
背景技术
视其有源区面积而定，例如工作电压在约600V至约2.5kV之间的高压碳化硅(SiC)肖特基二极管工作电流可以高达约100安培或更多。高压肖特基二极管具有许多重要应用，特别是在功率调节、分配和控制领域。
在这些应用中的SiC肖特基二极管的一个重要特性是它的开关速度。硅基PIN器件通常呈现较低的开关速度。硅PIN二极管可具有约20kHz的最大开关速度，这视其电压额定值而定。相反，碳化硅基肖特基器件理论上可以实现更高的开关速度，例如是硅的约100倍。此外，碳化硅器件能够比硅器件有更高的电流密度。
4H-SiC的肖特基势垒二极管可具有非常低的比导通电阻(specific on-resistance)和非常快的截止特性。旨在改善器件性能的尝试包括将p+n结格栅(grid)集成在肖特基二极管内，形成结势垒肖特基(Junction-Barrier Schottky，JBS)结构。施加正向偏压时，二极管的肖特基区域导通。只要施加的正向偏压小于p+n结的内建结电势，只有多数载流子的电流在流动而少数载流子不会被注入到漂移层，由于存储的少数载流子电荷而导致可忽略的反向恢复时间。当施加反向偏压时，p+区域的耗尽区屏蔽肖特基区域，在肖特基金属-SiC界面形成更小的电场。这种效应可以减少或最小化二极管肖特基区域的反向偏压漏电流，并可制作出高压、低漏电流和高温的二极管。该器件导通状态的压降是由金属-SiC势垒高度、漂移区的电阻、以及肖特基和p+注入区域的相对面积决定。
当施加比p+n结的内建电势大的正向偏压时，该内建pn结导通，其中4H-SiC中的内建电势为2.6V。空穴从p+注入区域注入，电子从n+区域注入。图1给出了说明常规JBS二极管的可能的I-V特性的示例性I-V曲线。例如，具有Ti肖特基金属的4H-SiC JBS二极管在约1V时表现出多数载流子导电。如此，图1中的肖特基导通点在约1V的正向偏压处。如果与结势垒格栅的接触是充分的欧姆接触，则当多数载流子电流随正向偏压增大时，该pn结在约2.6V导通。从这一点，少数载流子电流主导该二极管的正向导电。由于二极管的漂移层富有载流子，器件会表现出明显的反向恢复电荷和反向恢复时间。因此，当该器件从正向偏置(导电)状态切换到反向偏置(阻止)状态时，该器件将不期望地继续传导电流直至所有注入的少数载流子都复合了。此外，载流子复合会导致堆垛层错的传播，这会导致I-V特性的严重劣化。
图2示出具有注入结势垒格栅的常规SiC肖特基二极管。在该常规器件中，浮置场环围绕该结势垒格栅。该常规器件的剖面结构的非按比例的简化图示于图2。在图2，为了清楚而减少了结势垒区域中注入区域的数目。此外，为了清楚还改变了区域的相对尺寸。
从图2看出，该常规器件包括n+SiC基板10上较薄(约0.5μm)的n+SiC外延层12。n-SiC外延层14设于n+SiC外延层12上。n-SiC外延层14对于600V产品约5μm厚，对于1200V产品约13μm厚。p型SiC的注入区域16设于n-SiC外延层14内并延伸至约0.5μm的深度。p型注入16提供结势垒格栅和浮置场环。包括第一热氧化物层18和第二沉积的氧化物层20的氧化物层设于该浮置场环上以及该结势垒格栅的外部上。肖特基接触22设于该结势垒格栅上并延伸到该氧化物层上。欧姆接触24设于该SiC基板10上。
该常规器件的所有p型注入(结势垒格栅和场环)均被注入相同剂量，在激活后得到大于1×1018cm-3的载流子浓度。该结势垒格栅包括宽约1.5μm且间隔约4μm的p型注入区域的格栅。结势垒格栅的该部分包括尺寸和间隔一致的注入且被外围p型注入区域围绕，其中该外围p型注入区域宽约15μm并将该尺寸一致的注入区域相互连接。结势垒格栅的该外围区域制成宽于其他部分以容纳制造过程中的变化，从而确保肖特基接触将接触围绕格栅的整个外围的格栅。p型注入浮置场环宽约2.75μm，间隔约1.75μm。
在该常规器件的制造中，提供n+SiC基板10。两个n型SiC外延层(n+SiC外延层12和n-SiC外延层14)如上参考图2所述形成于基板10上。SiC外延层和SiC基板经热氧化以在该SiC基板和外延层上提供二氧化硅的牺牲层。这些二氧化硅牺牲层中的每一个都通过蚀刻除去。p型掺杂剂(Al)以4×1014cm-2的剂量注入n-SiC外延层，以提供图2所示的浮置保护环和结势垒格栅。注入的p型掺杂剂随后通过高温退火(即，1600℃)而激活。该高温退火将掺杂剂结合到SiC的晶体结构，即使不是除去全部的，也会除去大部分(例如≥90％)由该注入工艺引起的晶体缺陷。
牺牲氧化物随后热生长在包括注入区域的该n-SiC外延层上，并通过蚀刻除去。热氧化物随后生长在该n-SiC外延层上，且沉积的氧化物形成于该热氧化物上并致密化。n-SiC外延层上的氧化物随后被图案化以提供用于肖特基接触的至该n-SiC外延层的开口，且肖特基接触形成于该开口内以接触n-SiC外延层和注入结势垒格栅。该肖特基接触还延伸到氧化物层上，如图2所示。
SiC肖特基二极管另外的常规终端描述于Singh等的″PlanafTerminations in 4H-SiC Schottky Diodes With Low Leakage And HighYields″，ISPSD′97，pp.157-160。用于SiC肖特基势垒二极管的p型外延保护环终端描述于Ueno等的″The Guafd-Ring Termination forHigh-Voltage SiC Schottky Barrier Diodes″，IEEE Electron DeviceLetters，Vol.16，No.7，July，1995，pp.331-332。另外，其他终端技术描述于题为″SiC Semiconductor Device Comprising A PNJunction With A Voltage Absorbing Edge″的公开的PCT申请WO97/08754中。
发明内容
本发明的一些实施例提供了碳化硅肖特基二极管和碳化硅肖特基二极管的制作方法，该碳化硅肖特基二极管包括设置于该二极管的漂移区内的碳化硅结势垒区域。该结势垒区域包括在该二极管的漂移区内具有第一掺杂浓度的第一碳化硅区域，以及在该漂移区中并置于该第一碳化硅区域和肖特基二极管的肖特基接触之间的第二碳化硅区域。该第二区域接触该第一碳化硅区域和该肖特基接触。该第二碳化硅区域具有低于该第一掺杂浓度的第二掺杂浓度，并与该肖特基接触形成肖特基整流结。
在本发明的另外实施例中，漂移区包括n型碳化硅，该第一和第二区域包括p型碳化硅。在本发明特定实施例中，该第二碳化硅区域延伸到漂移区内约0.01至约0.5μm，且该第一碳化硅区域延伸到漂移区内约0.1至约1μm。该第二碳化硅区域具有约1×1015cm-3至约5×1018cm-3的表面掺杂浓度。
在本发明的另外实施例中，该漂移区包括n型碳化硅外延层。还可以提供载流子浓度大于该第一n型碳化硅外延层的载流子浓度的n型碳化硅基板，且可将该第一n型碳化硅外延层置于该n型碳化硅基板上。第二n型碳化硅外延层可设置于该第一碳化硅外延层和该n型碳化硅基板之间。第二n型碳化硅外延层可具有高于该第一n型碳化硅外延层的载流子浓度。欧姆接触可与该第一n型碳化硅外延层相对地设于该碳化硅基板上。多个浮置场环还可设为围绕该碳化硅结势垒区域。
本发明的一些实施例提供了碳化硅结势垒肖特基(JBS)二极管及碳化硅JBS二极管制作方法，该碳化硅JBS二极管包括：置于碳化硅漂移区内的碳化硅结势垒区域，该结势垒区域提供一内建结；以及与该二极管是整体的装置，用于阻挡该结势垒区域的内建pn结的电流传导。
在本发明的特定实施例中，与二极管是整体的、用于阻挡该结势垒区域的内建pn结的电流传导的该装置，由串联在该结势垒区域的内建pn结与该JBS二极管的肖特基接触之间的肖特基二极管提供。当该内建pn结正向偏置时，该肖特基二极管反向偏置。
在本发明的另外实施例中，该肖特基二极管是由该肖特基接触和该结势垒区域之间的肖特基结提供。该肖特基结配置成充分整流，以在该JBS二极管正向偏置时阻挡通过该内建pn结的电流。
在本发明的特定实施例中，该结势垒区域包括n型碳化硅漂移区内的p型碳化硅区域。该p型碳化硅区域可具有约1×1015cm-3至约5×1018cm-3的表面掺杂浓度。该p型碳化硅区域在该p型碳化硅区域表面之下的深度处的掺杂浓度高于在该p型碳化硅区域表面处的掺杂浓度。
在本发明的一些实施例中，该p型碳化硅区域包括在该二极管的n型漂移区内具有第一掺杂浓度的第一p型碳化硅区域，以及在该n型漂移区中并置于该第一p型碳化硅区域和JBS二极管的肖特基接触之间的第二p型碳化硅区域。该第二p型碳化硅区域接触该第一p型碳化硅区域和该肖特基接触。该第二p型碳化硅区域具有低于该第一掺杂浓度的第二掺杂浓度，并与该肖特基接触形成肖特基整流结。
在本发明的另外实施例中，该碳化硅JBS二极管还包括该碳化硅漂移区上的肖特基接触，且与二极管是整体的、用于阻挡该结势垒区域的内建pn结的电流传导的该装置包括该结势垒区域的内建pn结与该JBS二极管的肖特基接触之间的串联电阻。该串联电阻由第一p型碳化硅区域和第二p型碳化硅区域提供，其中该第一p型碳化硅区域位于该二极管的n型漂移区内并具有第一掺杂浓度，该第二p型碳化硅区域位于该n型漂移区内、置于该第一p型碳化硅区域和该JBS二极管的肖特基接触之间并电学接触该第一p型碳化硅区域和该肖特基接触。第二p型碳化硅区域具有低于第一掺杂浓度的第二掺杂浓度并与该肖特基接触形成电阻接触。
在本发明的另外实施例中，该碳化硅JBS二极管还包括位于该碳化硅漂移区上的肖特基接触，且与二极管是整体的、用于阻挡该结势垒区域的内建pn结的电流传导的该装置，包括设置于该结势垒区域与该JBS二极管的肖特基接触之间的绝缘体层。
本发明的一些实施例提供了碳化硅肖特基二极管及碳化硅肖特基二极管的制作方法，该碳化硅肖特基二极管包括碳化硅漂移区、该碳化硅漂移区上的肖特基接触、以及设置于该二极管的碳化硅漂移区内的碳化硅结势垒区域。该结势垒区域包括第一碳化硅注入区域和第二碳化硅注入区域，该第一碳化硅注入区域位于该二极管的漂移区内并具有第一峰值载流子浓度，该第二碳化硅注入区域位于该漂移区内，设置于该第一碳化硅区域和该肖特基二极管的肖特基接触之间，并电学接触该第一碳化硅区域和该肖特基接触。该第二碳化硅区域具有低于该第一峰值载流子浓度的第二峰值载流子浓度。
在一些实施例中，该第二碳化硅区域可以提供与该肖特基接触的欧姆结。在其他实施例中，该第二碳化硅区域可以提供与该肖特基接触的肖特基结。
在本发明的另外实施例中，该漂移区包括n型碳化硅，且该第一和第二区域包括p型碳化硅。该第二碳化硅区域可以延伸到漂移区内约0.01至约0.5μm，且该第一碳化硅区域可以延伸到漂移区内约0.1至约1μm。在本发明特定实施例中，第二碳化硅区域具有约1×1015cm-3至约5×1018cm-3的表面掺杂浓度。
在本发明的另外实施例中，该漂移区包括第一n型碳化硅外延层。还可以提供载流子浓度高于该第一n型碳化硅外延层的载流子浓度的n型碳化硅基板。该第一n型碳化硅外延层设置于该n型碳化硅基板上。
在本发明的再另外实施例中，第二n型碳化硅外延层设置于该第一碳化硅外延层和该n型碳化硅基板之间。该第二n型碳化硅外延层的载流子浓度高于该第一n型碳化硅外延层。
在本发明的另外实施例中，欧姆接触与该第一n型碳化硅外延层相对地设置在该碳化硅基板上。还可以提供多个围绕碳化硅结势垒区域的浮置场环。
本发明的一些实施例提供碳化硅肖特基二极管及碳化硅肖特基二极管的制作方法，该碳化硅肖特基二极管包括碳化硅漂移区、位于该碳化硅漂移区上的肖特基接触、设置于该二极管的碳化硅漂移区内的碳化硅结势垒区域，该结势垒区域及一绝缘体层设置于该碳化硅结势垒区域和该肖特基接触之间。
附图说明
图1为常规JBS二极管的示例性I-V曲线。
图2为常规SiC结势垒肖特基二极管的剖面图。
图3为根据本发明一些实施例的SiC结势垒肖特基二极管的剖面图。
图4A为常规JBS二极管的等效电路。
图4B为本发明实施例的JBS二极管的等效电路。
图4C为本发明实施例的提供阻挡肖特基结的JBS二极管的等效电路。
图4D为本发明实施例的提供高电阻性结的JBS二极管的等效电路。
图4E为本发明实施例的提供阻挡绝缘体的JBS二极管的等效电路。
图5A至5E为说明本发明一些实施例的JBS二极管制作方法的剖面图。
图6为本发明一些实施例的JBS二极管的I-V曲线。
图7为本发明一些实施例的SiC结势垒肖特基二极管的剖面图。
具体实施方式
接下来将参照附图对本发明进行更加充分的描述，在这些附图中示出了本发明的实施例。然而，本发明不应理解为受限于这里所提出的实施例。相反，提供这些实施例以便详尽并全面地公开本发明，并将本发明的范围全面地传达给本领域技术人员。在这些附图中，为清楚起见，层的厚度和区域被放大。全文中相同的附图标记表示相同的元件。这里所用的术语“和/或”包括列出的相关项目的一个或多个的任何组合及所有组合。
本文使用的术语仅仅为了描述特定实施例的目的，不是旨在限制本发明。如在此使用的单数形式“一”(a或an)和“该”(the)也可以包括复数形式，除非在上下文中有相反的指示。还应该理解，当在说明书中使用术语“包括”时，列举存在的一定特征、整体、步骤、操作、元件和/或部件，但是不排除可以存在或者添加一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组。
应当理解，当诸如层、区域或基板等元件被提到为与另一元件的关系为“在......上”或“延伸到......上”时，其可以直接在该另一元件上或者直接延伸到该另一元件上，或者也可能存在中间元件。相反，当元件被提到与另一元件的关系为“直接在......上”或“直接延伸到......上”时，就不存在中间元件。还应理解，当元件被提到与另一元件的关系为“连接到...”或“耦合到...”时，该元件可以直接连接或耦合到该另一元件，或者可以存在中间元件。相反，当元件被提到与另一元件的关系为“直接连接到...”或“直接耦合到...”时，就不存在中间元件。全文中相同的附图标记表示相同的元件。
应当理解，虽然在这里利用术语第一、第二等说明各种元件、成分、区域、层和/或部分，但这些元件、成分、区域、层和/或部分不限于这些术语。这些术语仅仅是用于将一元件、成分、区域、层或部分区别于其它区域、层或部分。因此，接下来所说的第一元件、成分、区域、层或部分可称为第二元件、成分、区域、层或部分，而不脱离本发明的教导。
此外，例如“下面的”或“底部”和“上面”或“顶部”的空间关系术语，在这里可用作描述附图中示出的一元件与其它元件的关系。应当理解，这些关系术语可以包含在附图中示出的方位之外的该装置的其他方位。例如，如果附图中的装置被翻转，被描述成与其它元件的关系为“在......下”侧的元件与其它元件的关系将为“在......上”侧。因此，示范性的术语“在......下”可包括“在......上”和“在......下”的方位，视附图具体方位而定。类似地，如果附图中的装置被翻转，被描述成与其它元件的关系为“在......之下”或“在......下方”的元件与其它元件的关系将为“在......上方”。因此，示范性的术语“在......之下”或“在......下方”可包括“在......之下”或“在......上方”的方位。此外，术语“外部的”可用于表示最远离基板的表面如/或层。
在这里，参照剖面图来说明本发明实施例，这些剖面图示意性地说明了本发明的理想实施例。如是，例如由于制造技术和/公差引起的图示形式的变化是预期的。因此，本发明实施例不应当解释为限于这里所说的区域的具体形状，而应当包括例如由于制造引起的形状偏差。例如，被描述成矩形的蚀刻区域通常将具有渐缩的(tapered)、圆形的或弯曲的特征。因此，附图中所示的区域实际上是示意性的，它们的形状不是要说明装置中区域的实际形状，也不是要限制本发明的范围。
除非另有限定，这里所用的所有术语(包括技术术语和科学术语)具有与本发明所属领域普通技术人员通常理解的相同的意思。还应当理解，术语，例如在常用字典中所定义的，应当被解释为具有与相关技术和本发明的公开的内容中的意思一致的意思，并不被解释为是理想的或过度形式的意义，除非在这里作清楚的限定。
本领域技术人员还将理解，当一结构或特征被提及为设置为“相邻”另一特征时，该结构或特征可具有该相邻特征交叠或位于该相邻特征之下的部分。
本发明的实施例提供了整体(integral)结构，该整体结构能阻挡JBS结构中内建PiN二极管的电流传导。如这里所用的，整体结构是形成于提供该肖特基二极管的半导体材料内和/或上的结构。在本发明的一些实施例中，这是通过将肖特基二极管与该PiN二极管串联结合来实现的，其中该肖特基二极管与该PiN二极管反向。
根据本发明一些实施例的示例性器件示意性示于图3。然而，本发明的实施例不限于本文所述的特定示例性实施例，而可以包括可提供具有本文所述特性的二极管的任何合适结构。
参考图3，根据本发明一些实施例的肖特基二极管300包括碳化硅(SiC)基板310。基板310可以是n+SiC基板。可以从Durham，NC的Cree，Inc.获得合适的基板。在本发明特定实施例中，基板310为4H-SiC基板，也可以使用其他多型(polytype)。在本发明一些实施例中，基板310的掺杂浓度可以至少约为1×1018cm-3。
可选地，第一碳化硅外延层312设于基板310上，介于基板210和提供器件漂移区的第二碳化硅外延层314之间。在本发明一些实施例中，第一碳化硅外延层312可以是较薄(约0.5μm)的n+SiC外延层。在本发明一些实施例中，第一碳化硅外延层312的掺杂浓度可以是至少约为1×1018cm-3。形成外延碳化硅层的技术为本领域技术人员所公知，无需在此进一步描述。
第二碳化硅外延层314设于第一碳化硅外延层312上。在本发明一些实施例中，第二碳化硅外延层为提供二极管300的漂移区的n-SiC外延层。在本发明一些实施例中，第二碳化硅外延层314包括n型碳化硅，其掺杂浓度为约1×1015cm-3至约1×1017cm-3且厚度为约2μm至约20μm。在本发明特定实施例中，n-SiC外延层314对于600V产品为约5μm厚，对于1200V产品为约13μm厚。
导电类型与漂移区相反的第一和第二碳化硅区域316和317设于第二碳化硅外延层314内以提供结势垒区域。在本发明一些实施例中，该结势垒区域设为结势垒格栅。将参考结势垒格栅描述本发明的示例性实施例，但是该结势垒区域不限于格栅配置。在本发明特定实施例中，碳化硅区域316和317为p型碳化硅。可选地，p型碳化硅区域318也可以设于第二碳化硅外延层314内以提供浮置场环。第一碳化硅区域316可从表面延伸到约0.1μm至约1μm的深度，且在一些实施例中，延伸到第二碳化硅外延层314内约0.5μm的深度。第二碳化硅区域317可从表面延伸到约0.01μm至约0.5μm的深度，且在一些实施例中，延伸到第二碳化硅外延层314内约0.2μm的深度。第二碳化硅区域317的深度应足够深以允许形成与第二碳化硅区域317的高质量肖特基接触，但是不应深得显著减小在二极管300被反向偏置时由围绕第一碳化硅区域316的耗尽区提供的的阻挡能力。
第一和第二碳化硅区域316与317提供结势垒格栅。还可以提供第三碳化硅区域以提供浮置场环区域318。氧化物层320可设于该浮置场环区域318上以及该结势垒格栅的外部上，如图3所示，该氧化物层320可包括第一热氧化物层319和第二沉积氧化物层321。肖特基接触322设于该结势垒格栅上，且可延伸到氧化物层320上。欧姆接触324设于SiC基板310上。
第一碳化硅区域316被注入约1×1019cm-3至约1×1021cm-3的掺杂浓度，在激活之后得到高于1×1018cm-3的载流子浓度。第二碳化硅区域317被注入低于第一碳化硅区域316的掺杂浓度，例如约1×1015cm-3至约5×1018cm-3，在激活之后得到约1×1017cm-3或更小的载流子浓度。第一和第二区域316和317内的p型注入的总剂量应足够大，使得在二极管300反向偏置时第一和第二区域316和317不完全耗尽。
本发明一些实施例提供具有不同注入剂量的至少两个注入区域。注入剂量是指注入区域的峰值浓度。这些区域可区别于注入碳化硅掩埋区可能自然引起的掺杂剂浓度的变化。因此，如此处所用的，具有不同注入剂量的注入区域是指通过至少两个具有不同注入能量和不同注入剂量的注入步骤所提供的区域，其中剂量差异大于补偿不同注入能量的差异。
浮置场环区域318可被注入约1×1019cm-3至约1×1021cm-3的掺杂浓度，在激活之后该掺杂浓度导致高于1×1018cm-3的载流子浓度。浮置场环区域318尽管被示为掺杂浓度基本上均匀的单个区域，但它们可以是掺杂浓度不同的多个区域，例如该多个区域可以与结势垒格栅同时形成并因此具有与第一和第二区域316和317相同的掺杂分布。
通过提供第二碳化硅区域317，注入结势垒格栅的表面浓度可以被减小以便为该第二碳化硅提供肖特基结。外延层314的肖特基接触金属322可以用做第二碳化硅区域317的肖特基接触金属。相反，在常规的JBS二极管，在SiC内中，例如参考图1在上面描述的那些，当在结势垒格栅中提供基本上均匀的掺杂时，不良欧姆接触形成于结势垒格栅和肖特基接触之间。该不良欧姆接触既不提供高质量欧姆接触所提供的线性I-V曲线，也不提供与肖特基二极管的反向偏置阻挡相关联的I-V曲线中的陡峭的膝(knee)。因此，参考图1如上所述的常规JBS二极管中的接触不提供与结势垒格栅的理想欧姆接触，同时所提供的接触通常不提供充分的阻挡特性以防止电流流过内建PiN二极管。通过降低肖特基接触与结势垒格栅接触的表面处的掺杂浓度，可以参考图4C那样来形成与该结势垒格栅的肖特基接触，该肖特基接触提供了期望的阻挡特性以防止电流流过该内建PiN二极管。通过防止电流流过该内建PiN二极管，少数载流子注入可以被抑制，这减少了反向恢复电荷并因此减小了二极管的反向恢复时间。
在一些实施例中，结势垒格栅的区域316和317包括宽约0.5至5μm且间隔约2至约10μm的p型注入区域的格栅。在特定实施例中，该p型注入区域格栅宽约1.5μm且间隔约4μm。该p型注入可以均匀或不均匀地间隔且可以具有均匀或不均匀的尺寸，或者为均匀或不均匀间隔和均匀或不均匀尺寸的组合。
此外，如图3所示，结势垒格栅可以被外围区域315围绕，该外围区域尺寸不同于结势垒格栅的中心部分。因此，在本发明一些实施例中，结势垒格栅可包括被外围p型注入区域围绕的均匀尺寸和间隔的注入，该外围p型注入区域将所述均匀尺寸的注入相互连接。在一些实施例中，该外围注入宽约2至约30μm，且在特定实施例中宽约15μm。结势垒格栅的外围区域可制成宽于其他部分以容许制造偏差，从而保证肖特基接触将围绕该格栅整个外围接触该格栅。
该结势垒格栅中的区域的数目可基于器件有源区的尺寸以及该结势垒格栅的区域316和317的尺寸和间隔而变化。因此，本发明的实施例不限于结势垒区域的特定尺寸和间隔，因为这依赖于器件尺寸、掺杂、注入深度等对不同器件是不同的。然而，一般而言，区域316和317的尺寸和间隔可填充该器件的有源区，并选择为提供低的导通电阻和高的反向偏置阻挡电压。结势垒格栅的区域的尺寸和间隔的选择为本领域技术人员所公知，因此无需在此进一步描述。
注入浮置场环318可以具有均匀或不均匀的尺寸和/或间隔。在本发明一些实施例中，浮置场环318宽约1.0μm至约5.0μm，且间隔约0.1μm至约5μm。在特定实施例中，浮置场环318宽约2.75μm且间隔约1.75μm。可以提供约1至约80个浮置场环318，且在一些实施例中提供了4个浮置场环318。
尽管已经参考了提供器件的边缘终端的浮置场环来描述本发明的实施例，但还可以提供其他边缘终端技术。因此，在本发明另外实施例中，可以如下述文献所述提供二极管300的边缘终端：题为″Epitaxial Edge Termination For Silicon Carbide SchottkyDevices and Methods of Fabricating Silicon Carbide DevicesIncorporating Same″的美国专利6,573,128和/或题为″Multiplefloating guard ring edge termination for silicon carbide devicesand methods of fabricating silicon carbide devicesincorporating same″的美国专利公开US 2004-0135153A1，其全部内容结合于此，如同在此描述了其全文。
尽管已经参考区域317和肖特基接触金属322之间的结形成肖特基结来描述本发明实施例，但在本发明一些实施例中，高电阻性欧姆接触可以形成于区域317和肖特基接触322之间。因此，在本发明一些实施例中，通过增大经过p型区域317和318的路径的电阻可以抑制少数载流子注入，使得p-n结不导通或者经过该内建pn结二极管的路径不是主要的电流传导路径。
图4A至4E为常规JBS二极管的等效电路示意图(图4A)，以及本发明实施例的JBS二极管——例如图3的JBS二极管300和图7的JBS二极管700——的等效电路示意图(图4B至4E)。从图4A看出，常规JBS二极管可以视为与PiN二极管D2并联的肖特基二极管D1。如上所述，在4H-SiC中，当正向偏置时，肖特基二极管D1在约1.1V导通且PiN二极管D2在约2.6V导通并成为器件的主要电流源。
从图4B的等效电路看出，本发明实施例可提供与PiN二极管D4串联的整体电流阻挡结构400，且该串联组合与肖特基二极管D3并联，其中该肖特基二极管D3是由与n型漂移区的肖特基接触提供的。当二极管D3正向偏置时，阻挡结构400阻挡电流流过PiN二极管D4。当反向偏置施加于该结构时，二极管D3和D4将反向偏置。由于二极管D4反向偏置，没有电流流过二极管D3和D4，且二极管D3和D4的阳极保持相互非常接近。因此，如常规JBS二极管那样，二极管D4的耗尽区屏蔽二极管D3。
从图4C的等效电路看出，本发明一些实施例可以提供肖特基二极管D5作为电流阻挡结构400与PiN二极管D4串联，且该串联组合与肖特基二极管D3并联，其中该肖特基二极管D3由与n型漂移区的肖特基接触提供。当二极管D3正向偏置时，二极管D5反向偏置并阻挡电流流过PiN二极管D4。只有当二极管D5击穿和雪崩时，电流才可以流过二极管D4。这需要非常大的正向偏压。然而，在这种正向偏压下，经过二极管D3的电流密度非常高，且功耗远高于封装的能力，这会毁坏器件。因此，二极管D5的击穿不会是器件失效的限制因素，且内建PiN结二极管D4不会导通。
当反向偏置施加于该结构时，二极管D3和D4将反向偏置，且二极管D5将正向偏置。由于二极管D4反向偏置，没有电流流过二极管D3和D4，且二极管D3和D4的阳极保持相互非常接近。因此，如常规JBS二极管那样，二极管D4的耗尽区屏蔽二极管D3。
因此，本发明实施例可以提供阻挡JBS结构中内建PiN二极管内电流传导的结构。例如，可通过形成与结势垒格栅的注入区域的肖特基接触而提供的肖特基二极管D5，可以提供与该二极管是整体的装置，用于阻挡该结势垒格栅的内建pn结的电流传导。
从图4D的等效电路看出，本发明一些实施例提供串联电阻R1作为与PiN二极管D4串联的电流阻挡结构400，且该串联组合与肖特基二极管D3并联，其中该肖特基二极管D3由与n型漂移区的肖特基接触提供。当二极管D3正向偏置时，串联电阻R1增大经过二极管D4的电流传导路径的电阻并阻挡电流流过PiN二极管D4。当反向偏置施加于该结构时，二极管D3和D4将反向偏置，且二极管D5将正向偏置。由于二极管D4反向偏置，没有电流流过二极管D3和D4，且二极管D3和D4的阳极保持相互非常接近。因此，如常规JBS二极管那样，二极管D4的耗尽区屏蔽二极管D3。
因此，本发明实施例可以提供阻挡JBS结构中内建PiN二极管内电流传导的结构。例如，通过形成与结势垒格栅的注入区域的高电阻性接触而提供的串联电阻R1可以提供与该二极管是整体的装置，用于阻挡该结势垒格栅的内建pn结的电流传导。
从图4E的等效电路看出，本发明一些实施例提供串联电容C1作为与PiN二极管D4串联的电流阻挡结构400，且该串联组合与肖特基二极管D3并联，其中该肖特基二极管D3由与n型漂移区的肖特基接触提供。当二极管D3在稳态正向偏置时，串联电容C1在经过二极管D4的电流传导路径中表现为开路并阻挡电流流过PiN二极管D4。当反向偏置施加于该结构时，二极管D3和D4将反向偏置，且二极管D5将正向偏置。由于二极管D4反向偏置，没有电流流过二极管D3和D4，且二极管D3和D4的阳极保持相互非常接近。因此，如常规JBS二极管那样，二极管D4的耗尽区屏蔽二极管D3。
因此，本发明实施例可以提供阻挡JBS结构中内建PiN二极管内电流传导的结构。例如，可通过在结势垒格栅的注入区域和肖特基接触之间形成绝缘体层提供的串联电容C1，可以提供与该二极管是整体的装置，用于阻挡该结势垒格栅的内建pn结的电流传导。
现在参考图5A至5E描述二极管(诸如图3所示二极管)的制作。图5A至5E说明结势垒格栅的形成，然而本领域技术人员将理解，在形成边缘终端时可以实施类似的操作。从图5A看出，n-外延层314生长在n+4H-SiC基板310上。n-外延层314的厚度和掺杂浓度可以如参考图3所述。此外，可选的n+外延层312可设于基板310和n-外延层314之间。形成碳化硅外延层的技术为本领域技术人员所公知，因此无需在此进一步描述。
图5B说明具有与结势垒格栅的位置相对应的开口的注入掩模500的形成和图案化。使用第一注入能量执行第一注入以提供第一碳化硅区域316，使用低于第一注入能量的第二注入能量执行第二注入以提供第二碳化硅区域317。备选地，可以提供单次注入，其中注入的分布使得形成设置于n-外延层314内的p+区域和延伸到n-外延层314表面的p或p-区域。也可以使用多于两次注入。
对于提供第一和第二区域316和317的p型注入，诸如铝和硼的p型物质可以被选择性注入。离子注入温度范围可以为0℃至约1300℃，且用于注入的掩模的类型可以包括光致抗蚀剂和/或PECVD氧化物。注入的总剂量(＝∫NA(x)dx)应至少为1×1013cm-2以防止阻挡
Figure S2006800254393D00141
状态的穿通(punchthrough)，且注入区域的表面浓度应为1×1015cm-3至5×1018cm-3。浓度越低，导致p型肖特基二极管的阻断电压(blockingvoltage)越高。还可以使用p型注入以形成边缘终端结构，例如如上所述的浮置保护环结构。例如，可以使用下述进度表注入铝离子：30keV下6e12cm-2、80keV下1.6e13cm-2、180keV下3.2e14cm-2。
注入之后，晶片在约1300℃至约1800℃的温度下退火，以激活注入物并退火缺陷。退火环境应被控制，使得可以避免表面粗糙化。例如，激活退火环境可以是Ar和SiH4混合物。备选或另外地，晶片的表面可覆盖有石墨或AlN的毯式(blanket)沉积，以在退火期间提供表面保护。
图5C说明背侧欧姆接触的形成。在注入激活之后，清洗晶片，并沉积金属薄层于背侧上以提供背侧欧姆接触324。金属层的厚度可以是约100至3000。该金属可包括Ni、NiCr、Cr、Al和/或Ti。在本发明特定实施例中，Ni作为背侧金属。在金属沉积之后，晶片经历惰性气氛(Ar、氮气和/或合成气体(forming gas))中的接触退火。接触退火温度范围可以为约600℃至约1200℃。
图5D说明肖特基接触322的形成。沉积并图案化正面肖特基接触322。该沉积和图案化可包括在外延层314上形成热氧化物以及在该热氧化物上沉积氧化物，如上参考图3所述。用于肖特基接触322的开口可形成于该氧化物结构中以露出包括注入316和317的外延层314的区域。肖特基金属沉积在该氧化物和外延层314的暴露部分上，随后被图案化以提供肖特基接触322。
在本发明一些实施例中，Ti和/或Ni可用作接触金属。肖特基接触322的厚度可以为约500至5000，且肖特基接触可以在约200℃至约800℃的温度退火。在整流接触设于肖特基接触322和区域316及317之间的本发明实施例中，要当心n-区域和p注入上都形成整流接触。例如，温度不应超过规定范围以防止金属尖峰(spiking)，这会形成非整流接触。
图5E说明可选的金属覆层520和530的形成。在形成肖特基接触322之后，合适的金属层可以沉积在晶片的两侧上。晶片的背侧可设有适于焊接的Ti/Ni/Ag或Ti/Pt/Au的金属覆层530。晶片的前侧可设有适于引线接合的Al或Ti/Pt/Au的金属覆层520。
图6为本发明一些实施例的JBS二极管的I-V曲线。JBS二极管具有0.045cm2的有源区面积。p+格栅约1.5μm宽，且格栅之间的间隔约4μm。该器件具有约383个格栅条。外延层314掺杂浓度约为5×1015cm-3且厚度为5.5μm。第一注入区域316掺杂浓度约为4×1019cm-3并延伸到外延层314内0.2μm至0.4μm，且第二注入区域317掺杂浓度约为2×1017cm-3并从外延层314的表面延伸到外延层314内0.2μm。在10V的正向偏压下，提供60A的正向电流(＝1.3kA/cm2)。该I-V特性未示出pn结导通的符号。偏压超过5V的正向电流受到载流子速度饱和的限制。
图7为根据本发明另外实施例的结势垒肖特基二极管700的剖面图。从图看出，结势垒区域716可以由常规注入的p型区域或者由上述的注入区域316和317提供，且绝缘体区域720设于结势垒区域716和肖特基接触金属322之间。绝缘体区域720例如是通过下述步骤来提供：掩蔽和蚀刻氧化物层320或者在沉积第二沉积氧化物层321之前掩蔽和蚀刻第一热氧化物层319。备选地，通过例如毯式沉积、掩蔽和蚀刻、选择性沉积和/或生长、剥离技术、或者本领域技术人员公知的其他技术，单独的绝缘体材料可以形成于结势垒区域716上。绝缘体区域720可以是任何合适的绝缘体材料，例如TnO2、SiO2、SiN、氮氧化物等。绝缘体区域720可以置于注入结势垒区域716上，以阻挡结势垒区域716和肖特基接触金属322之间的电流传导。
在附图和说明书中，已经公开了本发明的典型实施例，而且尽管使用特定的术语，但是这些术语仅出于一般和描述意义来使用而非出于限制目的，本发明的范围由所附权利要求界定。

Claims (61)

1.一种碳化硅肖特基二极管，包括：
碳化硅漂移区；
所述碳化硅漂移区上的肖特基接触；以及
设置于所述二极管的碳化硅漂移区内的碳化硅结势垒区域，所述结势垒区域包括：
第一碳化硅区域，位于所述二极管的漂移区内并具有第一掺杂浓度；以及
位于所述漂移区内的第二碳化硅区域，其设置于所述第一碳化硅区域和所述肖特基二极管的肖特基接触之间并电接触所述第一碳化硅区域和所述肖特基接触，所述第二碳化硅区域具有低于所述第一掺杂浓度的第二掺杂浓度并与所述肖特基接触形成肖特基整流结。
2.如权利要求1所述的碳化硅肖特基二极管，其中所述漂移区包括n型碳化硅且所述第一和第二区域包括p型碳化硅。
3.如权利要求2所述的碳化硅肖特基二极管，其中所述第二碳化硅区域延伸到所述漂移区内约0.01μm至约0.5μm，且所述第一碳化硅区域延伸到所述漂移区内约0.1μm至约1μm。
4.如权利要求2所述的碳化硅肖特基二极管，其中所述第二碳化硅区域表面掺杂浓度为约1×1015cm-3至约5×1018cm-3。
5.如权利要求2所述的碳化硅肖特基二极管，其中所述漂移区包括第一n型碳化硅外延层。
6.如权利要求5所述的碳化硅肖特基二极管，还包括载流子浓度高于所述第一n型碳化硅外延层的载流子浓度的n型碳化硅基板，所述第一n型碳化硅外延层设置于所述n型碳化硅基板上。
7.如权利要求6所述的碳化硅肖特基二极管，还包括设置于所述第一碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
8.如权利要求6所述的碳化硅肖特基二极管，还包括与所述第一n型碳化硅外延层相对地位于所述碳化硅基板上的欧姆接触。
9.如权利要求1所述的碳化硅肖特基二极管，还包括多个围绕碳化硅结势垒区域的浮置场环。
10.一种碳化硅结势垒肖特基(JBS)二极管，包括：
碳化硅漂移区；
设置于所述碳化硅漂移区内并延伸到所述漂移区的表面的碳化硅结势垒区域，所述结势垒区域提供内建pn结；以及
与所述二极管是整体的、用于阻挡所述结势垒区域的内建pn结的电流传导的装置。
11.如权利要求10所述的碳化硅JBS二极管，还包括：
所述碳化硅漂移区上的肖特基接触；并且
其中与所述二极管是整体的、用于阻挡所述结势垒区域的内建pn结的电流传导的所述装置包括肖特基二极管，该肖特基二极管串联于所述结势垒区域的内建pn结和所述JBS二极管的肖特基接触之间，当所述内建pn结正向偏置时所述肖特基二极管反向偏置。
12.如权利要求11所述的碳化硅JBS二极管，其中所述肖特基二极管包括位于所述肖特基接触和所述结势垒区域之间的肖特基结，所述肖特基结是充分整流的，以便在所述JBS二极管正向偏置时阻挡电流通过所述内建pn结。
13.如权利要求12所述的碳化硅JBS二极管，其中所述结势垒区域包括位于n型碳化硅漂移区内的p型碳化硅区域。
14.如权利要求13所述的JBS二极管，其中所述p型碳化硅区域表面掺杂浓度为约1×1015cm-3至约5×1018cm-3。
15.如权利要求14所述的JBS二极管，其中所述p型碳化硅区域在所述p型碳化硅区域的表面之下的深处的掺杂浓度高于在所述p型碳化硅区域的表面处的掺杂浓度。
16.如权利要求12所述的JBS二极管，其中所述p型碳化硅区域包括：
第一p型碳化硅区域，位于所述二极管的n型漂移区内并具有第一掺杂浓度；以及
位于所述n型漂移区内的第二p型碳化硅区域，其设置于所述第一p型碳化硅区域和所述JBS二极管的肖特基接触之间并电接触所述第一p型碳化硅区域和所述肖特基接触，所述第二p型碳化硅区域具有低于所述第一掺杂浓度的第二掺杂浓度并与所述肖特基接触形成肖特基整流结。
17.如权利要求10所述的碳化硅JBS二极管，还包括：
所述碳化硅漂移区上的肖特基接触；并且
其中与所述二极管是整体的、用于阻挡所述结势垒区域的内建pn结的电流传导的所述装置包括串联电阻，所述串联电阻位于所述结势垒区域的内建pn结和所述JBS二极管的肖特基接触之间，所述串联电阻由位于所述二极管的n型漂移区内并具有第一掺杂浓度的第一p型碳化硅区域提供；以及
第二p型碳化硅区域，位于所述n型漂移区内，设置于所述第一p型碳化硅区域和所述JBS二极管的肖特基接触之间并电接触所述第一p型碳化硅区域和所述肖特基接触，所述第二p型碳化硅区域具有低于所述第一掺杂浓度的第二掺杂浓度并与所述肖特基接触形成电阻性接触。
18.如权利要求10所述的碳化硅JBS二极管，还包括
所述碳化硅漂移区上的肖特基接触；并且
其中与所述二极管是整体的、用于阻挡所述结势垒区域的内建pn结的电流传导的所述装置包括绝缘体层，所述绝缘体层设置于所述结势垒区域和所述JBS二极管的肖特基接触之间。
19.一种制作碳化硅肖特基二极管的方法，包括：在碳化硅肖特基二极管的漂移区内形成结势垒区域，所述结势垒区域形成为具有位于所述肖特基二极管的肖特基接触和所述结势垒区域之间的肖特基结，所述肖特基结是充分整流的，以便在所述肖特基接触二极管正向偏置时阻挡电流通过所述结势垒区域和所述漂移区之间的内建pn结。
20.如权利要求19所述的方法，其中形成结势垒区域包括在n型碳化硅层内注入p型掺杂剂以在n型碳化硅漂移区内提供p型碳化硅区域。
21.如权利要求20所述的方法，其中注入p型掺杂剂包括注入p型掺杂剂以提供表面掺杂浓度为约1×1015cm-3至约5×1018cm-3的p型碳化硅区域。
22.如权利要求21所述的方法，其中注入p型掺杂剂还包括注入p型掺杂剂以提供这样的p型碳化硅区域，所述p型碳化硅区域在所述p型碳化硅区域的表面之下的深度处的掺杂浓度高于在所述p型碳化硅区域的表面处的掺杂浓度。
23.如权利要求22所述的方法，其中形成结势垒区域包括：
在所述二极管的n型漂移区内形成第一p型碳化硅区域，所述第一p型碳化硅区域形成为具有第一掺杂浓度；以及
在所述n型漂移区内形成第二p型碳化硅区域，其设置于所述第一p型碳化硅区域和所述肖特基二极管的肖特基接触之间并电接触所述第一p型碳化硅区域和所述肖特基接触，所述第二p型碳化硅区域形成为具有低于所述第一掺杂浓度的第二掺杂浓度并形成为与所述肖特基接触提供肖特基整流结。
24.如权利要求23所述的方法，其中所述第二p型碳化硅区域形成为延伸到所述漂移区内约0.01μm至约0.5μm，且所述第一p型碳化硅区域形成为延伸到所述漂移区内约0.1μm至约1μm。
25.如权利要求23所述的方法，其中所述第二p型碳化硅区域形成为表面掺杂浓度为约1×1015cm-3至约5×1018cm-3。
26.如权利要求23所述的方法，还包括形成n型碳化硅外延层以提供所述n型漂移区。
27.如权利要求26所述的方法，其中形成n型碳化硅外延层包括在n型碳化硅基板上形成第一n型碳化硅外延层，所述n型碳化硅基板的载流子浓度高于所述第一n型碳化硅外延层的载流子浓度。
28.如权利要求27所述的方法，还包括形成设置于所述第一n型碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
29.如权利要求27所述的方法，还包括与所述第一n型碳化硅外延层相对地在所述碳化硅基板上形成欧姆接触。
30.如权利要求23所述的方法，还包括形成多个围绕碳化硅结势垒区域的浮置场环。
31.一种碳化硅肖特基二极管，包括：
碳化硅漂移区；
所述碳化硅漂移区上的肖特基接触；以及
设置于所述二极管的碳化硅漂移区内的碳化硅结势垒区域，所述结势垒区域包括：
第一碳化硅注入区域，位于所述二极管的漂移区内并具有第一峰值载流子浓度；以及
位于所述漂移区内的第二碳化硅注入区域，其设置于所述第一碳化硅区域和所述肖特基二极管的肖特基接触之间并电接触所述第一碳化硅区域和所述肖特基接触，所述第二碳化硅区域具有低于所述第一峰值载流子浓度的第二峰值载流子浓度。
32.如权利要求31所述的碳化硅肖特基二极管，其中所述第二注入区域与所述肖特基接触形成电阻性结。
33.如权利要求31所述的碳化硅肖特基二极管，其中所述第二注入区域与所述肖特基接触形成肖特基结。
34.如权利要求31所述的碳化硅肖特基二极管，其中所述漂移区包括n型碳化硅且所述第一和第二区域包括p型碳化硅。
35.如权利要求34所述的碳化硅肖特基二极管，其中所述第二碳化硅区域延伸到所述漂移区内约0.01μm至约0.5μm，且所述第一碳化硅区域延伸到所述漂移区内约0.1μm至约1μm。
36.如权利要求34所述的碳化硅肖特基二极管，其中所述第二碳化硅区域表面掺杂浓度为约1×1015cm-3至约5×1018cm-3。
37.如权利要求31所述的碳化硅肖特基二极管，其中所述漂移区包括第一n型碳化硅外延层，还包括载流子浓度高于所述第一n型碳化硅外延层的载流子浓度的n型碳化硅基板，所述第一n型碳化硅外延层设置于所述n型碳化硅基板上。
38.如权利要求37所述的碳化硅肖特基二极管，还包括设置于所述第一碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
39.如权利要求37所述的碳化硅肖特基二极管，还包括与所述第一n型碳化硅外延层相对地位于所述碳化硅基板上的欧姆接触。
40.一种制作碳化硅肖特基二极管的方法，包括：
形成碳化硅漂移区；
在所述碳化硅漂移区上形成肖特基接触；以及
形成置于所述二极管的碳化硅漂移区内的碳化硅结势垒区域，所述结势垒区域包括：
第一碳化硅注入区域，位于所述二极管的漂移区内并具有第一峰值载流子浓度；以及
位于所述漂移区内的第二碳化硅注入区域，该第二碳化硅注入区域设置于所述第一碳化硅区域和所述肖特基二极管的肖特基接触之间并电接触所述第一碳化硅区域和所述肖特基接触，所述第二碳化硅区域具有低于所述第一峰值载流子浓度的第二峰值载流子浓度。
41.如权利要求40所述的方法，其中所述漂移区包括n型碳化硅且所述第一和第二区域包括p型碳化硅。
42.如权利要求41所述的方法，其中所述第二碳化硅区域延伸到所述漂移区内约0.01μm至约0.5μm，且所述第一碳化硅区域延伸到所述漂移区内约0.1μm至约1μm。
43.如权利要求44所述的方法，其中所述第二碳化硅区域表面掺杂浓度为约1×1015cm-3至约5×1018cm-3。
44.如权利要求41所述的方法，其中形成碳化硅漂移区包括在n型碳化硅基板上形成第一n型碳化硅外延层，所述n型碳化硅基板的载流子浓度高于所述第一n型碳化硅外延层的载流子浓度。
45.如权利要求44所述的方法，还包括形成设置于所述第一碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
46.如权利要求40所述的方法，还包括形成多个围绕碳化硅结势垒区域的浮置场环。
47.如权利要求40所述的方法，其中所述第二注入区域与所述肖特基接触形成电阻性结。
48.如权利要求40所述的方法，其中所述第二注入区域与所述肖特基接触形成肖特基结。
49.一种碳化硅肖特基二极管，包括：
碳化硅漂移区；
所述碳化硅漂移区上的肖特基接触；
置于所述二极管的碳化硅漂移区内的碳化硅结势垒区域，该结势垒区域；以及；
置于所述碳化硅结势垒区域和所述肖特基接触之间的绝缘体层。
50.如权利要求49所述的碳化硅肖特基二极管，其中所述漂移区包括n型碳化硅且所述碳化硅结势垒区域包括p型碳化硅。
51.如权利要求50所述的碳化硅肖特基二极管，其中所述漂移区包括第一n型碳化硅外延层。
52.如权利要求51所述的碳化硅肖特基二极管，还包括载流子浓度高于所述第一n型碳化硅外延层的载流子浓度的n型碳化硅基板，所述第一n型碳化硅外延层设置于所述n型碳化硅基板上。
53.如权利要求52所述的碳化硅肖特基二极管，还包括设置于所述第一碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
54.如权利要求52所述的碳化硅肖特基二极管，还包括与所述第一n型碳化硅外延层相对地位于所述碳化硅基板上的欧姆接触。
55.一种制作碳化硅肖特基二极管的方法，包括：
形成碳化硅漂移区；
在所述碳化硅漂移区上形成肖特基接触；
形成置于所述二极管的碳化硅漂移区内的碳化硅结势垒区域，所述结势垒区域；以及
形成置于所述碳化硅结势垒区域和所述肖特基接触之间的绝缘体层。
56.如权利要求55所述的方法，其中所述漂移区包括n型碳化硅且所述碳化硅结势垒区域包括p型碳化硅。
57.如权利要求56所述的方法，其中形成碳化硅漂移区包括形成第一n型碳化硅外延层。
58.如权利要求57所述的方法，还包括载流子浓度高于所述第一n型碳化硅外延层的载流子浓度的n型碳化硅基板，所述第一n型碳化硅外延层形成于所述n型碳化硅基板上。
59.如权利要求58所述的方法，还包括形成置于所述第一碳化硅外延层和所述n型碳化硅基板之间的第二n型碳化硅外延层，所述第二n型碳化硅外延层的载流子浓度高于所述第一n型碳化硅外延层。
60.如权利要求52所述的方法，还包括与所述第一n型碳化硅外延层相对地位于所述碳化硅基板上的欧姆接触。
61.如权利要求55所述的方法，还包括形成多个围绕碳化硅结势垒区域的浮置场环。
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