JP3630594B2 - ＳｉＣショットキーダイオード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＳｉＣショットキーダイオードにかかり、特に高耐圧、大電流容量のＳｉＣショットキーダイオードに関する。
【０００２】
【従来の技術】
インバータ等の電力変換機器のスイッチング周波数の高周波化に伴い、スイッチング素子およびスイッチング素子に並列接続する環流ダイオードあるいはフリーホイルダイオードの高速化が求められている。これらのダイオードは高電圧、大電流を低損失で整流することが必要であり、通常はｐｎ接合ダイオードが用いられる。しかし、ｐｎ接合ダイオードは通電時に少数キャリアが蓄積され、この蓄積された少数キャリアはターンオフ時に発生する損失およびノイズの原因となり、前記変換装置の高周波化を阻害する要因となっている。
【０００３】
リカバリー特性を改善したｐｎ接合ダイオードは種々開発されているが、前記少数キャリアの注入を伴うｐｎ接合ダイオードではリカバリー時の逆電流の低減には本質的な限界がある。
【０００４】
このような問題に答える整流ダイオードとして、ショットキーダイオードが挙げられる。ショットキーダイオードは、半導体内部で電流を運ぶ単体が多数キャリアのみであり、通電時に少数キャリアの注入および蓄積がないため、ターンオフ時の逆電流をきわめて小さくすることができる。
【０００５】
しかし、Ｓｉを基材とする従来のショットキーダイオードは通電時のオン抵抗が高く、発生損失が大きくなるため高電圧、大電流用の変換装置に適用することは困難である。さらに、電流密度がある程度以上に大きくなると、ショットキーダイオードであっても過剰キャリアが蓄積されてリカバリー電流が大きくなる。
【０００６】
このような問題に答える基材として、ＳｉＣが挙げられる。ＳｉＣは絶縁破壊電圧がＳｉの略１０倍と大きいため、ドリフト層（後述するｎ−型層９３）の厚みおよび抵抗率をそれぞれ１／１０以下に設定することができる。このため耐圧が同じであればＳｉＣショットキーダイオードのドリフト層の抵抗はＳｉの略１／３００にすることができる。さらにバンドギャップ幅がＳｉの略３倍と広いため高電流密度の順方向電流が流れても少数キャリアは注入されない。このためリカバリー電流が流れることはない。
【０００７】
しかしながら、前記ＳｉＣを基材としたショットキーダイオードであっても、高温状態で逆耐電圧近くの高電圧を印加すると、漏れ電流が増加し発生損失が増大する。発生損失の増大が素子内で局部的に発生すると、部分的な熱暴走によって素子が破壊されることがある。
【０００８】
このようなショットキーダイオードの逆方向漏れ電流を低減する技術として、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｖｏｌ．２８． Ｎｏ． １１， ｐｐ． １０８９ − １０９３ （１９８５），Ｂ． Ｊ． Ｂａｌｉｇａ著、が知られている。この論文にはＳｉを基材としたショットキーダイオードに適用したＪｕｎｃｔｉｏｎ−Ｂａｒｒｉｅｒ−Ｃｏｎｔｒｏｌｌｅｄ Ｓｃｈｏｔｔｋｙ （ＪＢＳ） Ｒｅｃｔｉｆｉｅｒ と称する技術が示されている。
【０００９】
図５は前記従来のショットキーダイオードの概略構成を示す断面図である。図において、９１は半導体基体、９２は高不純物濃度のｎ＋型層、９３は低不純物濃度のｎ−型層であり、前記半導体基体９１は高不純物濃度のｎ＋型層９２および低不純物濃度のｎ−型層９３からなる。９４はショットキー電極９５周縁部の電界集中を緩和するためのガードリングを形成するｐ＋型層、９５はｎ−型層９３表面にショットキー接触するショットキー電極、９６はｎ＋型層９２にオーム性接触するカソード電極、９８は電界強度緩和層であり、電界緩和層９８はｎ−型層９３とショットキー電極の接合部分に所定間隔で分散配置したｐ＋型層からなる。この層は逆電圧印加時に、それぞれのｐ＋型層９８とｎ−型層９３により形成されるｐｎ接合からｎ−型層９３に向かって拡がる空乏層が互いに重なる程度の間隔で配置する。９５１はｎ−型層９３とショットキー電極９８の接合部に形成されるショットキー障壁である。このように電界緩和層９８を形成すると、ショットキー障壁９５１に印加される逆電圧の電界強度を緩和し、ショットキー障壁部分での漏れ電流を低減することができる。
【００１０】
【発明が解決しようとする課題】
前述のように、半導体基体を構成するｎ−型層９３とショットキー電極の接合部分に電界強度緩和層９８を複数個形成することにより、ショットキー障壁部分での漏れ電流を低減し、逆電圧阻止特性を向上することができる。しかしながら、この技術は、直ちにＳｉＣを基材としたショットキーダイオードに適用することはできない。
【００１１】
すなわち、ショットキー電極９５にカソード電極９６に対して正電位となる電圧を印加して前記ショットキー接合を順方向バイアスすると、ショットキー障壁９５１の部分では、多数キャリアの電子がショットキー障壁を越えてｎ−層９３からショットキー電極９５へ流れて順方向電流が流れる。また、ショットキー電極９５とＰ＋型層９８が接触する部分には、通常トンネル電流が流れる。このトンネル電流はＰ＋型層９８とｎ−層９３からなるｐｎ接合を順方向にバイアスし、該ｐｎ接合を横切って流れるホール電流となる。このため、ｎ−層９３内に少数キャリアであるホールが蓄積され、結果としてリカバリー電流の著しい増大を引き起こすことになる。
【００１２】
本発明は前記問題点に鑑みてなされたもので、電界強度緩和層からの少数キャリアの注入を防止してリカバリー電流を低減したＳｉＣショットキーダイオードを得る。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１４】
第１導電形のＳｉＣ半導体基体と、該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とする。
【００１５】
第１導電形のＳｉＣ半導体基体と、該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、前記第２導電形の半導体層の前記ショットキー金属との接触面の不純物濃度は１×１０ 17 ／ｃｍ 3 以下の低濃度であり、前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とする。
【００１９】
【発明の実施の形態】
以下に本発明の実施形態を図１を用いて説明する。図１は本発明の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において、１は平行平板状のＳｉＣ半導体基体であり、ｎ−型層３およびｎ＋型層２からなる。２は不純物濃度略３×１０１９／ｃｍ３、厚さ略２００μｍの低抵抗のｎ＋型層、３は不純物濃度略１×１０１６／ｃｍ３、厚さ略１２μｍの高抵抗のｎ−型層、４はｎ−型層３のショットキー電極５周縁部に、ボロンをイオン注入して形成したイオン注入量略１×１０１５／ｃｍ２、深さ略０．５μｍのｐ＋型層である。ｐ＋型４はショットキー電極５周縁部の電界集中を緩和するためのガードリングを構成する。なお、ｐ＋型層４はショットキー電極５に低抵抗でオーム接触する。図ではｐ＋型層４を通常よく使われているガードリング構造で示したが、他の構造、例えばフィールドリミッティングリング（ＦＬＲ）、フィールドプレート（ＦＰ）、またはジャンクション・ターミネーション・エクステンション（ＪＴＥ）などを用いることができる。
【００２０】
５はＴｉ／Ａｌ（ＴｉおよびＡｌからなる積層電極）あるいはＰｔ等からなるショットキー電極、５１はｎ−型層３とショットキー電極８の接合部に形成されるショットキー障壁であり、該ショットキー障壁５１により整流作用が得られる。５２はショットキー電極８と後述するｐ−型層７２との接合部に形成されるショットキー障壁、６はｎ＋型層２にオーム性接触するカソード電極、７１はボロンを注入して形成した深さ略１μｍ、幅略１μｍの比較的高濃度のｐ型層であり、ＳｉＣ半導体基体表面に所定間隔で前記ＳｉＣ半導体基体１とｐｎ接合を形成する。７２はｐ＋型層７１上にショットキー金属５と接触して形成したｐ−型層であり、ｐ−型層７２の不純物濃度は１×１０１７／ｃｍ３以下である。７３はｐ＋型層７１およびｐ−型層７２とｎ−型層３間に形成されるｐｎ接合である。
【００２１】
ショットキー電極５にカソード電極６に対して負の電位すなわち逆電圧を印加すると、電子の流れは前記ショットキー障壁５１により阻止される。このときショットキー電極５の周縁部に設けたｐ＋型層４はショットキー電極５の周縁部に掛かる電界集中を緩和して降伏電圧の低下を防止する。
【００２２】
逆方向電圧印加時において、空乏層はショットキー障壁５１からｎ−型層３内に拡がる。同時に空乏層はｐｎ接合７３からも拡がる。逆電圧が略５００Ｖにおいて、隣接するｐｎ接合７３から拡がる空乏層が重なる。逆電圧をさらに増加すると、空乏層はｎ−型層３内をｎ＋型層２に向かって一様に拡がる。逆電圧が略１２００Ｖにおいて空乏層の先端はｎ＋型層２に達し、素子はパンチスルーにより降伏する。
【００２３】
ショットキー障壁に印加される逆方向電界は、はじめは逆電圧の増加とともに強くなるが、ｐ＋型層７１から拡がる空乏層が重なる電圧（５００Ｖ）以上の逆電圧ではこの部分のピンチオフ効果によってさらに高い電界が印加されることはない。このため、逆方向高電圧印加時のショットキー障壁における逆方向漏れ電流の増加を抑制することができる。
【００２４】
また、ショットキー障壁５１に、ショットキー電極５がカソード電極６に対して正の電位すなわち順方向電圧を印加すると、ショットキー障壁電圧（略０．１ないし０．５Ｖ）を越えて電子がｎ−型層３からショットキー電極５に流れて、ショットキー電極５とカソード６間が導通する。
【００２５】
このとき、ショットキー電極５とｐ−型層７２およびｐ＋型層７１間が通電すると、ｐｎ接合７３が順方向バイアスされて、該ｐｎ接合７３を介してｎ−型層３に向けてホールの注入が行われて、ｎ−型層３に少数キャリアが蓄積する。
【００２６】
本実施形態においては、ショットキー電極５とｐ＋型層７１間にｐ−型層７２を形成する。そしてｐ−型層７２のショットキー電極と接する面の不純物濃度は１×１０１７／ｃｍ３以下とする。不純物濃度をこのように設定することにより、ショットキー電極５およびｐ−型層７２間にショットキー障壁５２を形成する。
【００２７】
ショットキー電極５およびｎ−型層３間に印加した前記順方向電圧、すなわちショットキー障壁５１を順バイアスする順バイアス電圧は、前記ショットキー障壁５２を逆バイアスする電圧である。また、ショットキー障壁５２を形成するｐ−型層７２の不純物濃度は十分低いので、逆バイアス状態での漏れ電流は少ない。したがって、ショットキー障壁５２部分の通電に起因するｐ＋型層７１からｎ−型層３へのホールの注入は抑制されて、少数キャリアの蓄積が抑制できる。
【００２８】
前述したように逆方向電圧印加時に、逆方向印加電圧増加とともにｐｎ接合７３から空乏層が順次拡大する。このとき、ｐ＋型層７１の濃度は高いので、ｐ＋型層７１内に拡がる空乏層少なく、空乏層の多くはｎ−型層３内に拡がる。隣接するｐｎ接合７３から拡がる空乏層が重なる電圧以上の逆電圧においては、この部分のピンチオフ効果によってショットキー障壁５１にかかる電界強度を小さくして漏れ電流の増大を防止できることは前述の通りである。
【００２９】
図２は本発明の第２の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において、７４はｐ−型層であり、ｐ＋型層７１上にショットキー電極５と接触して形成する。ｐ−型層７４の不純物濃度は１×１０１７／ｃｍ３以下である。また、ｐ−型層７４は前記ｐ＋型層７１の表面を覆うように形成する。なお、図において図２に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３０】
図に示すように、ｐ−型層７４は前記ｐ＋型層７１の表面を覆うように形成するので、ショットキー電極５とｐ＋型層７３間には必ずｐ−型層７４が介在することになる。したがって、ショットキー電極５とｐ＋型層７１は直接接触しないため、ショットキー電極５からｐ＋型層７１に向かって直接流れるリーク電流を抑制することができ、リーク電流に基づくホールの注入を阻止することができる。
【００３１】
また、前記ｐ−型層７４はｎ−型層３の表面に形成するので、ｐ−型層７４の製作工程にエピタキシャル成長法が適用できる。このためｐ−型層７４の不純物濃度を高精度に制御することができる。
【００３２】
図３は本発明の第２の実施形態にかかるＳｉＣショットキーダイオードの製作工程を示す図である。なお、図において図２に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３３】
まず、図３（ａ）に示すように半導体基体１を用意する。図では半導体基体１を構成するｎ−型層３のみを示す。次に、図３（ｂ）に示すように、ｎ−型層３表面よりボロンを選択的にイオン注入してｐ＋型層７１を形成する。注入量は１×１０１５／ｃｍ２、打ち込みエネルギーは５０ｋｅＶ、３０ｋｅＶ、１０ｋｅＶの３段階で注入して、ボックス状の不純物濃度分布を得る。次いで略１５００℃でアニールを行って活性化処理する。次に図３（ｃ）に示すように、ボロンをドーパントとしてエピタキシャル成長法により、濃度１×１０１７／ｃｍ３、厚み略０．２μｍのｐ−型層７４を形成する。次に図３（ｄ）に示すように、前記ｐ−型層７４のｐ＋型層７１接する部分以外の部分を選択的に除去する。次に図３（ｅ）に示すように、ＴｉおよびＡｌを順次積層してＴｉ／Ａｌからなるショットキー電極５を形成する。
【００３４】
図４は本発明の第３の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において７２ａはｐ＋型層７２のショットキー電極との接触部分であり、該接触部分の不純物濃度は１×１０１７ ／ｃｍ３以下である。このように接触部分７２ａの不純物濃度を設定することにより前記接触部分７２ａにショットキー接触を得ることができる。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。前記ｐ＋型層７２のショットキー電極との接触部分７２ａの濃度分布は、ｐ＋型層７２をボロンなどのイオン打ち込み法で形成する際に、低エネルギー、すなわちボロンが前記接触部分に止まる程度のエネルギーでの打ち込み量を調整することにより容易に得ることができる。
【００３５】
以上の説明では、半導体基体の導電型をｎ型として説明したが、前記各層の導電型を逆導電型に設定すれば、ｐ型半導体基体においても同様に適用できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、逆方向漏れ電流を低減することができるとともにリカバリー電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図２】本発明の第２の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図３】本発明の第２の実施形態にかかるＳｉＣショットキーダイオードの製作工程を示す図である。
【図４】本発明の第３の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図５】従来のショットキーダイオードを示す図である。
【符号の説明】
１ 半導体基体
２ ｎ＋型層
３ ｎ−型層
４ ガードリングを形成するｐ＋型層
５ ショットキー電極
６ カソード電極
８ 電界強度緩和層
５１ ショットキー障壁
７１ ｐ型層
７２ ｐ−型層
７２ａ ｐ＋型層とショットキー電極の接触部分
７３ ｐｎ接合
【発明の属する技術分野】
本発明はＳｉＣショットキーダイオードにかかり、特に高耐圧、大電流容量のＳｉＣショットキーダイオードに関する。
【０００２】
【従来の技術】
インバータ等の電力変換機器のスイッチング周波数の高周波化に伴い、スイッチング素子およびスイッチング素子に並列接続する環流ダイオードあるいはフリーホイルダイオードの高速化が求められている。これらのダイオードは高電圧、大電流を低損失で整流することが必要であり、通常はｐｎ接合ダイオードが用いられる。しかし、ｐｎ接合ダイオードは通電時に少数キャリアが蓄積され、この蓄積された少数キャリアはターンオフ時に発生する損失およびノイズの原因となり、前記変換装置の高周波化を阻害する要因となっている。
【０００３】
リカバリー特性を改善したｐｎ接合ダイオードは種々開発されているが、前記少数キャリアの注入を伴うｐｎ接合ダイオードではリカバリー時の逆電流の低減には本質的な限界がある。
【０００４】
このような問題に答える整流ダイオードとして、ショットキーダイオードが挙げられる。ショットキーダイオードは、半導体内部で電流を運ぶ単体が多数キャリアのみであり、通電時に少数キャリアの注入および蓄積がないため、ターンオフ時の逆電流をきわめて小さくすることができる。
【０００５】
しかし、Ｓｉを基材とする従来のショットキーダイオードは通電時のオン抵抗が高く、発生損失が大きくなるため高電圧、大電流用の変換装置に適用することは困難である。さらに、電流密度がある程度以上に大きくなると、ショットキーダイオードであっても過剰キャリアが蓄積されてリカバリー電流が大きくなる。
【０００６】
このような問題に答える基材として、ＳｉＣが挙げられる。ＳｉＣは絶縁破壊電圧がＳｉの略１０倍と大きいため、ドリフト層（後述するｎ−型層９３）の厚みおよび抵抗率をそれぞれ１／１０以下に設定することができる。このため耐圧が同じであればＳｉＣショットキーダイオードのドリフト層の抵抗はＳｉの略１／３００にすることができる。さらにバンドギャップ幅がＳｉの略３倍と広いため高電流密度の順方向電流が流れても少数キャリアは注入されない。このためリカバリー電流が流れることはない。
【０００７】
しかしながら、前記ＳｉＣを基材としたショットキーダイオードであっても、高温状態で逆耐電圧近くの高電圧を印加すると、漏れ電流が増加し発生損失が増大する。発生損失の増大が素子内で局部的に発生すると、部分的な熱暴走によって素子が破壊されることがある。
【０００８】
このようなショットキーダイオードの逆方向漏れ電流を低減する技術として、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｖｏｌ．２８． Ｎｏ． １１， ｐｐ． １０８９ − １０９３ （１９８５），Ｂ． Ｊ． Ｂａｌｉｇａ著、が知られている。この論文にはＳｉを基材としたショットキーダイオードに適用したＪｕｎｃｔｉｏｎ−Ｂａｒｒｉｅｒ−Ｃｏｎｔｒｏｌｌｅｄ Ｓｃｈｏｔｔｋｙ （ＪＢＳ） Ｒｅｃｔｉｆｉｅｒ と称する技術が示されている。
【０００９】
図５は前記従来のショットキーダイオードの概略構成を示す断面図である。図において、９１は半導体基体、９２は高不純物濃度のｎ＋型層、９３は低不純物濃度のｎ−型層であり、前記半導体基体９１は高不純物濃度のｎ＋型層９２および低不純物濃度のｎ−型層９３からなる。９４はショットキー電極９５周縁部の電界集中を緩和するためのガードリングを形成するｐ＋型層、９５はｎ−型層９３表面にショットキー接触するショットキー電極、９６はｎ＋型層９２にオーム性接触するカソード電極、９８は電界強度緩和層であり、電界緩和層９８はｎ−型層９３とショットキー電極の接合部分に所定間隔で分散配置したｐ＋型層からなる。この層は逆電圧印加時に、それぞれのｐ＋型層９８とｎ−型層９３により形成されるｐｎ接合からｎ−型層９３に向かって拡がる空乏層が互いに重なる程度の間隔で配置する。９５１はｎ−型層９３とショットキー電極９８の接合部に形成されるショットキー障壁である。このように電界緩和層９８を形成すると、ショットキー障壁９５１に印加される逆電圧の電界強度を緩和し、ショットキー障壁部分での漏れ電流を低減することができる。
【００１０】
【発明が解決しようとする課題】
前述のように、半導体基体を構成するｎ−型層９３とショットキー電極の接合部分に電界強度緩和層９８を複数個形成することにより、ショットキー障壁部分での漏れ電流を低減し、逆電圧阻止特性を向上することができる。しかしながら、この技術は、直ちにＳｉＣを基材としたショットキーダイオードに適用することはできない。
【００１１】
すなわち、ショットキー電極９５にカソード電極９６に対して正電位となる電圧を印加して前記ショットキー接合を順方向バイアスすると、ショットキー障壁９５１の部分では、多数キャリアの電子がショットキー障壁を越えてｎ−層９３からショットキー電極９５へ流れて順方向電流が流れる。また、ショットキー電極９５とＰ＋型層９８が接触する部分には、通常トンネル電流が流れる。このトンネル電流はＰ＋型層９８とｎ−層９３からなるｐｎ接合を順方向にバイアスし、該ｐｎ接合を横切って流れるホール電流となる。このため、ｎ−層９３内に少数キャリアであるホールが蓄積され、結果としてリカバリー電流の著しい増大を引き起こすことになる。
【００１２】
本発明は前記問題点に鑑みてなされたもので、電界強度緩和層からの少数キャリアの注入を防止してリカバリー電流を低減したＳｉＣショットキーダイオードを得る。
【００１３】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１４】
第１導電形のＳｉＣ半導体基体と、該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とする。
【００１５】
第１導電形のＳｉＣ半導体基体と、該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、前記第２導電形の半導体層の前記ショットキー金属との接触面の不純物濃度は１×１０ 17 ／ｃｍ 3 以下の低濃度であり、前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とする。
【００１９】
【発明の実施の形態】
以下に本発明の実施形態を図１を用いて説明する。図１は本発明の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において、１は平行平板状のＳｉＣ半導体基体であり、ｎ−型層３およびｎ＋型層２からなる。２は不純物濃度略３×１０１９／ｃｍ３、厚さ略２００μｍの低抵抗のｎ＋型層、３は不純物濃度略１×１０１６／ｃｍ３、厚さ略１２μｍの高抵抗のｎ−型層、４はｎ−型層３のショットキー電極５周縁部に、ボロンをイオン注入して形成したイオン注入量略１×１０１５／ｃｍ２、深さ略０．５μｍのｐ＋型層である。ｐ＋型４はショットキー電極５周縁部の電界集中を緩和するためのガードリングを構成する。なお、ｐ＋型層４はショットキー電極５に低抵抗でオーム接触する。図ではｐ＋型層４を通常よく使われているガードリング構造で示したが、他の構造、例えばフィールドリミッティングリング（ＦＬＲ）、フィールドプレート（ＦＰ）、またはジャンクション・ターミネーション・エクステンション（ＪＴＥ）などを用いることができる。
【００２０】
５はＴｉ／Ａｌ（ＴｉおよびＡｌからなる積層電極）あるいはＰｔ等からなるショットキー電極、５１はｎ−型層３とショットキー電極８の接合部に形成されるショットキー障壁であり、該ショットキー障壁５１により整流作用が得られる。５２はショットキー電極８と後述するｐ−型層７２との接合部に形成されるショットキー障壁、６はｎ＋型層２にオーム性接触するカソード電極、７１はボロンを注入して形成した深さ略１μｍ、幅略１μｍの比較的高濃度のｐ型層であり、ＳｉＣ半導体基体表面に所定間隔で前記ＳｉＣ半導体基体１とｐｎ接合を形成する。７２はｐ＋型層７１上にショットキー金属５と接触して形成したｐ−型層であり、ｐ−型層７２の不純物濃度は１×１０１７／ｃｍ３以下である。７３はｐ＋型層７１およびｐ−型層７２とｎ−型層３間に形成されるｐｎ接合である。
【００２１】
ショットキー電極５にカソード電極６に対して負の電位すなわち逆電圧を印加すると、電子の流れは前記ショットキー障壁５１により阻止される。このときショットキー電極５の周縁部に設けたｐ＋型層４はショットキー電極５の周縁部に掛かる電界集中を緩和して降伏電圧の低下を防止する。
【００２２】
逆方向電圧印加時において、空乏層はショットキー障壁５１からｎ−型層３内に拡がる。同時に空乏層はｐｎ接合７３からも拡がる。逆電圧が略５００Ｖにおいて、隣接するｐｎ接合７３から拡がる空乏層が重なる。逆電圧をさらに増加すると、空乏層はｎ−型層３内をｎ＋型層２に向かって一様に拡がる。逆電圧が略１２００Ｖにおいて空乏層の先端はｎ＋型層２に達し、素子はパンチスルーにより降伏する。
【００２３】
ショットキー障壁に印加される逆方向電界は、はじめは逆電圧の増加とともに強くなるが、ｐ＋型層７１から拡がる空乏層が重なる電圧（５００Ｖ）以上の逆電圧ではこの部分のピンチオフ効果によってさらに高い電界が印加されることはない。このため、逆方向高電圧印加時のショットキー障壁における逆方向漏れ電流の増加を抑制することができる。
【００２４】
また、ショットキー障壁５１に、ショットキー電極５がカソード電極６に対して正の電位すなわち順方向電圧を印加すると、ショットキー障壁電圧（略０．１ないし０．５Ｖ）を越えて電子がｎ−型層３からショットキー電極５に流れて、ショットキー電極５とカソード６間が導通する。
【００２５】
このとき、ショットキー電極５とｐ−型層７２およびｐ＋型層７１間が通電すると、ｐｎ接合７３が順方向バイアスされて、該ｐｎ接合７３を介してｎ−型層３に向けてホールの注入が行われて、ｎ−型層３に少数キャリアが蓄積する。
【００２６】
本実施形態においては、ショットキー電極５とｐ＋型層７１間にｐ−型層７２を形成する。そしてｐ−型層７２のショットキー電極と接する面の不純物濃度は１×１０１７／ｃｍ３以下とする。不純物濃度をこのように設定することにより、ショットキー電極５およびｐ−型層７２間にショットキー障壁５２を形成する。
【００２７】
ショットキー電極５およびｎ−型層３間に印加した前記順方向電圧、すなわちショットキー障壁５１を順バイアスする順バイアス電圧は、前記ショットキー障壁５２を逆バイアスする電圧である。また、ショットキー障壁５２を形成するｐ−型層７２の不純物濃度は十分低いので、逆バイアス状態での漏れ電流は少ない。したがって、ショットキー障壁５２部分の通電に起因するｐ＋型層７１からｎ−型層３へのホールの注入は抑制されて、少数キャリアの蓄積が抑制できる。
【００２８】
前述したように逆方向電圧印加時に、逆方向印加電圧増加とともにｐｎ接合７３から空乏層が順次拡大する。このとき、ｐ＋型層７１の濃度は高いので、ｐ＋型層７１内に拡がる空乏層少なく、空乏層の多くはｎ−型層３内に拡がる。隣接するｐｎ接合７３から拡がる空乏層が重なる電圧以上の逆電圧においては、この部分のピンチオフ効果によってショットキー障壁５１にかかる電界強度を小さくして漏れ電流の増大を防止できることは前述の通りである。
【００２９】
図２は本発明の第２の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において、７４はｐ−型層であり、ｐ＋型層７１上にショットキー電極５と接触して形成する。ｐ−型層７４の不純物濃度は１×１０１７／ｃｍ３以下である。また、ｐ−型層７４は前記ｐ＋型層７１の表面を覆うように形成する。なお、図において図２に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３０】
図に示すように、ｐ−型層７４は前記ｐ＋型層７１の表面を覆うように形成するので、ショットキー電極５とｐ＋型層７３間には必ずｐ−型層７４が介在することになる。したがって、ショットキー電極５とｐ＋型層７１は直接接触しないため、ショットキー電極５からｐ＋型層７１に向かって直接流れるリーク電流を抑制することができ、リーク電流に基づくホールの注入を阻止することができる。
【００３１】
また、前記ｐ−型層７４はｎ−型層３の表面に形成するので、ｐ−型層７４の製作工程にエピタキシャル成長法が適用できる。このためｐ−型層７４の不純物濃度を高精度に制御することができる。
【００３２】
図３は本発明の第２の実施形態にかかるＳｉＣショットキーダイオードの製作工程を示す図である。なお、図において図２に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３３】
まず、図３（ａ）に示すように半導体基体１を用意する。図では半導体基体１を構成するｎ−型層３のみを示す。次に、図３（ｂ）に示すように、ｎ−型層３表面よりボロンを選択的にイオン注入してｐ＋型層７１を形成する。注入量は１×１０１５／ｃｍ２、打ち込みエネルギーは５０ｋｅＶ、３０ｋｅＶ、１０ｋｅＶの３段階で注入して、ボックス状の不純物濃度分布を得る。次いで略１５００℃でアニールを行って活性化処理する。次に図３（ｃ）に示すように、ボロンをドーパントとしてエピタキシャル成長法により、濃度１×１０１７／ｃｍ３、厚み略０．２μｍのｐ−型層７４を形成する。次に図３（ｄ）に示すように、前記ｐ−型層７４のｐ＋型層７１接する部分以外の部分を選択的に除去する。次に図３（ｅ）に示すように、ＴｉおよびＡｌを順次積層してＴｉ／Ａｌからなるショットキー電極５を形成する。
【００３４】
図４は本発明の第３の実施形態にかかるＳｉＣショットキーダイオードを示す図である。図において７２ａはｐ＋型層７２のショットキー電極との接触部分であり、該接触部分の不純物濃度は１×１０１７ ／ｃｍ３以下である。このように接触部分７２ａの不純物濃度を設定することにより前記接触部分７２ａにショットキー接触を得ることができる。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。前記ｐ＋型層７２のショットキー電極との接触部分７２ａの濃度分布は、ｐ＋型層７２をボロンなどのイオン打ち込み法で形成する際に、低エネルギー、すなわちボロンが前記接触部分に止まる程度のエネルギーでの打ち込み量を調整することにより容易に得ることができる。
【００３５】
以上の説明では、半導体基体の導電型をｎ型として説明したが、前記各層の導電型を逆導電型に設定すれば、ｐ型半導体基体においても同様に適用できる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、逆方向漏れ電流を低減することができるとともにリカバリー電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図２】本発明の第２の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図３】本発明の第２の実施形態にかかるＳｉＣショットキーダイオードの製作工程を示す図である。
【図４】本発明の第３の実施形態にかかるＳｉＣショットキーダイオードを示す図である。
【図５】従来のショットキーダイオードを示す図である。
【符号の説明】
１ 半導体基体
２ ｎ＋型層
３ ｎ−型層
４ ガードリングを形成するｐ＋型層
５ ショットキー電極
６ カソード電極
８ 電界強度緩和層
５１ ショットキー障壁
７１ ｐ型層
７２ ｐ−型層
７２ａ ｐ＋型層とショットキー電極の接触部分
７３ ｐｎ接合
Claims (3)
- 第１導電形のＳｉＣ半導体基体と、
該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、
前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、 前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、
前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とするＳｉＣショットキーダイオード。 - 第１導電形のＳｉＣ半導体基体と、
該ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の半導体層と、
前記ＳｉＣ半導体基体の前記一方の主表面とショットキー接触するショットキー金属と、前記ＳｉＣ半導体基体の他方の主表面とオーム性接触するカソード電極からなるＳｉＣショットキーダイオードにおいて、
前記第２導電形の半導体層の前記ショットキー金属との接触面の不純物濃度は１×１０ 17 ／ｃｍ 3 以下の低濃度であり、前記第２導電形の半導体層と前記ショットキー金属との接触面はショットキー接触であることを特徴とするＳｉＣショットキーダイオード。 - 請求項２記載のＳｉＣショットキーダイオードにおいて、
前記第２導電形の半導体層は、前記ＳｉＣ半導体基体の一方の主表面に所定間隔で前記ＳｉＣ半導体基体とｐｎ接合を形成するように形成した第２導電形の第１半導体領域と、 該第１半導体領域上に第１半導体領域を覆うように形成した第１半導体領域よりも低不純物濃度の第２半導体領域からなることを特徴とするＳｉＣショットキーダイオード。
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| US8901699B2 (en) * | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101186920B1 (ko) * | 2009-10-28 | 2012-10-02 | 미쓰비시덴키 가부시키가이샤 | 탄화 규소 반도체장치 |
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