JP5044117B2 - 炭化珪素バイポーラ型半導体装置 - Google Patents

炭化珪素バイポーラ型半導体装置 Download PDF

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Description

本発明は、メサ構造が形成された炭化珪素バイポーラ型半導体装置に関するものであり、特に、電流通電による積層欠陥の発生およびその面積拡大を抑制する技術および、逆方向電圧の印加時における耐電圧を向上させる技術の改良に関する。
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊強度が約１０倍高いなど各種の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧パワー半導体装置に好適な材料として注目されている。
ｐｎダイオードやバイポーラトランジスタ、ＧＴＯ、ＧＣＴなどのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べてビルトイン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調により抵抗が大幅に小さくなる。したがって、電力用途などの高電圧大電流領域では、損失を小さくするためにバイポーラ半導体素子が用いられている。
ＳｉＣでこれらのバイポーラ半導体素子を構成すると、Ｓｉ素子に比べて格段に優れた性能を実現できる。例えば、ＳｉＣで構成したｐｎダイオードは、１０ｋＶの高耐圧素子の場合、Ｓｉで構成したｐｎダイオードに比べて順方向電圧が約１／３と低く、オフ時の速度に相当する逆回復時間が約１／２０以下と高速であり、電力損失を約１／５以下に低減でき省エネルギー化に大きく貢献できる。
ＳｉＣ ｐｎダイオード以外のＳｉＣバイポーラ素子、例えばＳｉＣ ｎｐｎトランジスタ、ＳｉＣ ＳＩＡＦＥＴ、ＳｉＣ ＳＩＪＦＥＴなどについても同様に電力損失が低減されることが報告されている（非特許文献１）。この他、ドリフト層として反対極性をもつｐ型半導体層を用いたＳｉＣ ＧＴＯなども開示されている（非特許文献２）。
ＳｉＣを用いた従来のｐｎダイオードとして、例えば図１４に示すようなプレーナ構造の高耐圧ダイオードがあり（非特許文献３）、このｐｎダイオードの耐圧は約３．４ｋＶである。このｐｎダイオードでは、一方の面にカソード電極５を有するＳｉＣ単結晶ｎ+
型基板１の他方の面にｎ型ドリフト層２が形成され、ｎ型ドリフト層２の中央部にｐ型電荷注入層３が形成されている。ｐ型電荷注入層３の両側には、ターミネーション用のｐ型層５１が形成されている。
ここで「ターミネーション」とは、高耐圧半導体素子の電流が流されるｐｎ接合部の周囲における電界集中を緩和するために、このｐｎ接合部の周囲に設けた各種の半導体層のことである。図１４のｐｎダイオードでは、電流を流すためのｐｎ接合と、電界集中を緩和するためのターミネーション用のｐ型層５１とｎ型ドリフト層２との間のｐｎ接合が、硼素やアルミニウム等のイオン打ち込みにより形成されている。
ＳｉＣを用いた高耐圧ダイオードの他の従来例として、図１５に示した構造のものがある（非特許文献４）。このｐｎダイオードの耐圧は８．３ｋＶである。このｐｎダイオードでは、電荷を注入するｐ型電荷注入層３とｎ型のドリフト層２との間のｐｎ接合をエピタキシャル成長技術で形成した後、素子分離を行うために反応性イオンエッチングによりメサ構造を形成している。
このｐｎダイオードにおけるメサ構造は、ｎ型ドリフト層２の全面に形成した厚さ約２
μｍのｐ型電荷注入層３の両端部分を深さ４μｍまでメサエッチングで除去することにより形成される。メサ構造を形成した後、電界集中を緩和するためのターミネーション用のｐ型層５２が形成される。素子表面は、アノード電極６を設ける部分を除いて当該表面に形成された二酸化珪素の膜（パッシベーション層４）で保護されている。
松波弘之編著 「半導体ＳｉＣ技術と応用」 日刊工業新聞社 ２００３年３月３１日 ２１８−２２１頁 マテリアルス サイエンス フォーラム（Materials Science Forum）ボリューム３８９−３９３ ２０００年 １３４９−１３５２頁 International Conference on Silicon Carbide, III-Nitride and Related Materialsの予稿集 １９９７年 １３６−１３７頁 マテリアルス サイエンス フォーラム（Materials Science Forum）ボリューム４８３−４８５ ２００５年 ９６９−９７２頁 ジャーナル オブ アプライド フィジックス（Journal of Applied Physics） ボリューム９５ Ｎｏ．３ ２００４年 １４８５−１４８８頁 ジャーナル オブ アプライド フィジックス（Journal of Applied Physics） ボリューム９２ Ｎｏ．８ ２００４年 ４６９９−４７０４頁 ジャーナル オブ クリスタル グロウス(Journal of Crystal Growth) ボリューム２６２ ２００４年 １３０−１３８頁
図１４のプレーナ構造のｐｎダイオードの場合、ｐ型電荷注入層３をイオン打ち込みにより形成するためｐ型電荷注入層３とその周辺に結晶欠陥が形成される。そのため順バイアス時（アノード６が正の場合）の電荷注入効率が低く、オン電圧が比較的高い。また、逆バイアス印加時におけるリーク電流が大きい。したがって、低損失で高耐圧の半導体装置とすることは困難である。
一方、図１５のメサ構造を設けたｐｎダイオードでは、ｐ型電荷注入層３をエピタキシャル成長法により形成するため図１４のｐｎダイオードに比べて結晶欠陥が少なくなる。そのため順バイアス時の電荷の注入効率が比較的高く、オン電圧が比較的小さい。
しかし、メサ型構造を備えたバイポーラ型半導体素子では、メサ形成時にメサ壁面およびメサ周辺部の表面に欠陥、荒れ等が生じ、逆バイアス印加時には、これらの欠陥、荒れ等に電界が集中してリーク電流が発生し易くなる。
図１６は、図１５のメサ型形状を有するｐｎダイオードに対して逆バイアスを印加したときに生じたリーク電流による微小発光をエミッション顕微鏡で観察した様子を示している。このようにメサ壁部の表面で発光が認められ、メサ壁部の表面でリーク電流が生じていることがわかる。
また、図１５のｐｎダイオードではエピタキシャル成長法によりｎ型ドリフト層２およびｐ型電荷注入層３を形成しているが、ＳｉＣ単結晶基板（ｎ+基板１）の表面からこれ
らの層をエピタキシャル成長させる工程において、ｎ+基板１に存在するベーサルプレー
ン転位（basal plane dislocation）の一部がＳｉＣエピタキシャル膜にそのまま伝播す
る。
ｐｎダイオードなどのバイポーラ素子では、ｎ型ドリフト層とｐ型電荷注入層との界面付近が通電時に電子と正孔が再結合する領域となるが、ベーサルプレーン転位は、通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥（stacking fault）へと変換される（上記の非特許文献５〜７）。この積層欠陥は、三角形等の形状を有する面状の欠
陥として発生し、その面積は通電時間の増加に伴って拡大する。
特に、メサ形成時にメサ壁部の表面およびメサ周辺部の表面には欠陥および荒れが生じているので、この表面付近においてキャリアの再結合が起きるとベーサルプレーン転位の積層欠陥への変換および積層欠陥面積の拡大が非常に起こり易くなる。
積層欠陥の領域は、電流通電時に高抵抗領域として作用するため、積層欠陥の面積拡大に伴ってバイポーラ素子の順方向電圧が増加することになる。
本発明は、メサ型形状をもつ炭化珪素バイポーラ型半導体装置において、積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制することを目的としている。
また本発明は、メサ型形状をもつ炭化珪素バイポーラ型半導体装置において、逆方向電圧の印加時における耐圧性能を高めることを目的としている。
本発明のバイポーラ型半導体装置は、炭化珪素単結晶基板の表面にエピタキシャル成長法により第１導電型の炭化珪素ドリフト層が形成され、
前記炭化珪素ドリフト層の表面にエピタキシャル成長法により第２導電型の炭化珪素電荷注入層が形成され、
前記炭化珪素ドリフト層および前記炭化珪素電荷注入層が形成された側の素子面にメサ構造が形成された炭化珪素バイポーラ型半導体装置であって、
メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層が形成されていることを特徴とする。
このように、メサ壁部またはメサ壁部およびメサ周辺部に通電劣化防止層を形成し、通電劣化防止層によってメサ壁部やメサ周辺部の表面とｐｎ接合界面とを空間的に分離したので、メサ壁部やメサ周辺部の表面にはｐｎ接合界面が存在しない。
したがって、メサ壁部の表面では電子と正孔の再結合が生じないので、メサ壁部やメサ周辺部の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制することができる。これにより、順方向電圧の増加が抑制され、損失が小さくなる。
通電劣化防止層は、メサ壁部において、少なくともｐｎ接合界面からメサ端部までの領域に形成される。これにより、炭化珪素ドリフト層と炭化珪素電荷注入層とのｐｎ接合界面が、通電劣化防止層によってメサ壁部の表面から分離される。
好ましくは、通電劣化防止層は、メサ壁部において、その高さ方向の全体に形成される。これにより、後述するように通電劣化防止層が逆方向電圧の印加時において等電位の層として機能する場合に、メサ壁部の表面における電界集中を防止することができる。
通電劣化防止層は、イオン打ち込みによって形成することができる。具体的には、第２導電型の不純物イオンを打ち込むことにより形成された第２導電型の炭化珪素導電層、あるいはイオン打ち込みにより炭化珪素単結晶をアモルファス状態としたアモルファス層によって通電劣化防止層を構成することができる。
なお、第２導電型の炭化珪素導電層の層厚および濃度は、第１導電型の炭化珪素ドリフト層から当該炭化珪素導電層へ拡散する少数キャリアの拡散距離に比べて当該炭化珪素導電層の層厚が十分厚くなるように設計すればよい。この第２導電型の炭化珪素導電層は、
通常は不純物濃度の相違によって第２導電型の炭化珪素電荷注入層との境界が区別される。しかし、炭化珪素導電層と炭化珪素電荷注入層との境界は必ずしも明確である必要はない。
前記通電劣化防止層が、イオン打ち込みによって形成した第２導電型の炭化珪素導電層である場合において、当該炭化珪素導電層の不純物濃度が第２導電型の電荷注入層の不純物濃度と同等もしくはそれよりも高い場合（あるいは当該炭化珪素導電層の濃度が十分に低くない場合）、順方向電圧を印加したとき、当該炭化珪素導電層から第１導電型の炭化珪素ドリフト層へと電荷注入が生じてしまう（もはや電荷注入層として働いてしまう）。そこでこの場合には、当該炭化珪素導電層から第１導電型の炭化珪素ドリフト層へと電荷注入が生じないように、当該炭化珪素導電層の内側に第２導電型の内側炭化珪素導電層を形成する。
この場合、当該内側炭化珪素導電層の不純物濃度は、第２導電型の炭化珪素電荷注入層の不純物濃度に比べて十分低いことが望ましい。
前記通電劣化防止層が、イオン打ち込みによって形成した第２導電型の炭化珪素導電層である場合で且つ、不純物濃度が十分高い炭化珪素低抵抗層の場合この炭化珪素低抵抗層は、抵抗が小さいので逆方向電圧の印加時に実質的に等電位となる。ここで「実質的に等電位」とは、炭化珪素低抵抗層の表面側のみが等電位である場合を含み、またメサ壁部やメサ周辺部の表面における電界集中を抑止できる程度に電位差が充分に小さい場合を含む。
このように炭化珪素低抵抗層を設けることで、逆方向電圧の印加時においてメサ壁部やメサ周辺部の表面電位が全体として等電位となる。このため、層全体に電界分布が無く、逆方向電圧の印加時においてメサ壁部やメサ周辺部の表面を通じた電流の流れが抑制される。すなわち、メサ壁面やメサ端部近傍の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生を抑制することができる。
また、炭化珪素低抵抗層の内側に隣接した第２導電型の内側炭化珪素導電層の層厚および不純物濃度を適切に設定することで、逆方向電圧の印加時に生じる空乏層を内側炭化珪素導電層の内部に収めることができ、炭化珪素低抵抗層の全体が等電位となるので、通電劣化防止層の役割と同時に等電位層としての機能も充分に発現させることができる。
前記通電劣化防止層が、イオン打ち込みによって形成した第２導電型の炭化珪素導電層である場合、当該炭化珪素導電層の表面に、金属膜が形成されていることが好ましい。
このように金属膜を設けることで、逆方向電圧の印加時においてメサ壁部やメサ周辺部の表面電位が全体として等電位となる。このため、層全体に電界分布が無く、逆方向電圧の印加時においてメサ壁部やメサ周辺部の表面を通じた電流の流れが抑制される。すなわち、メサ壁面やメサ端部近傍の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生を抑制することができる。
また、通電劣化防止層は、イオン打ち込みによって形成したアモルファス層であることが好ましい。
炭化珪素単結晶へのイオン打ち込みによって形成されたアモルファス層は、高抵抗であるので、メサ壁部の表面には電界分布は存在するが、抵抗によって逆方向電圧の印加時にメサ壁部やメサ周辺部の表面を通じた電流の流れが抑制される。すなわち、メサ壁面やメサ端部近傍の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生を抑制することができる。
上記した発明において、メサ周辺部には、第２導電型の電界緩和層が形成されていることが好ましい。
この電界緩和層は、通電劣化防止層から連続して形成されていることが好ましい。
また、電界緩和層の１つの態様では、当該電界緩和層が、第２導電型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層から構成されている。
また、電界緩和層は、ＪＴＥ（Junction Termination Extension）構造であることが好ましい。
電界緩和層を形成することで、逆方向電圧の印加時に空乏層が外側に広がり耐圧性能がさらに向上する。
電界緩和層の外周縁部には、イオン打ち込みによって、第１導電型である第２の通電劣化防止層が形成されていることが好ましい。
このように、電界緩和層の外周縁部にイオン打ち込みで第１導電型の層を形成することによって、電界緩和層の外周縁部におけるｐｎ接合界面と、メサ周辺部の表面に存在する表面欠陥領域とが空間的に分離される。したがって、メサ周辺部の表面欠陥領域ではキャリアの再結合が生じないので、メサ周辺部の表面に存在する欠陥に起因する積層欠陥の発生およびその面積拡大が抑制される。
本発明の炭化珪素バイポーラ型半導体装置によれば、電流通電による積層欠陥の発生およびその面積拡大が抑制され、これにより順方向電圧の増加が抑制される。
また本発明の炭化珪素バイポーラ型半導体装置は、逆方向電圧の印加時における耐圧性能が高い。
以下、図面を参照しながら本発明について説明する。図１は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第１の実施形態を示した断面図である。本実施形態のｐｎダイオードは、不純物濃度が高いｎ型のＳｉＣ単結晶基板であるｎ+基板
１の上に、エピタキシャル成長法によって不純物濃度が低いｎ型ドリフト層２が形成されている。
ｎ型ドリフト層２の上には、エピタキシャル成長法によって不純物濃度が低いｐ型電荷注入層３が形成されている。
ｐ型電荷注入層３からｎ型ドリフト層２へのｐｎ接合界面を介した通電経路となる領域は、台状のメサを形成することによって素子構造が周囲から分離されている。このメサ型形状は、エピタキシャル成長法により形成されたｎ型ドリフト層２およびｐ型電荷注入層３をメサエッチング法の一種である反応性イオンエッチング法によりエッチングして形成される。
なお、以下の記述において、図１２に示したように、「メサ壁部」とは、メサ型形状の外周面からその内側近傍までの領域（符号７）を表し、「メサ端部」とは、メサ壁部７の下端部（符号８）を表し、「メサ周辺部」とは、メサの周囲におけるメサ端部８から外方の水平面からその内側近傍までの領域（エッチング底面：符号１０）のことである。
本実施形態では、図１に示したように、メサ壁部７の全体にｐ型導電層２０が形成されている。このｐ型導電層２０は、硼素、アルミニウム等のイオン打ち込みによって形成される。イオン打ち込み後、注入イオンを活性化するため、アルゴンガス雰囲気中で１８０
０℃の熱処理を行う。
素子表面は、アノード電極６が形成された領域を除いてパッシベーション膜４により保護されている。パッシベーション膜４は、熱酸化による二酸化珪素の膜で形成できるが、この他、窒化珪素などによって形成してもよい。
メサ上面部にはアノード電極６が形成されている。アノード電極６は、例えば、熱酸化により素子表面に形成したパッシベーション膜４のうち、アノード電極６を形成する部分を除去した後、ｐ型電荷注入層３の表面に電子線加熱蒸着器を用いてＡｌ、Ｎｉ等を蒸着し、その後熱処理を行うことによって形成される。
ｎ+基板１側の素子裏面には、カソード電極５が形成されている。カソード電極５は、
例えば、素子表面のパッシベーション膜４の形成時に熱酸化によって素子裏面に形成された膜をｎ+基板１から剥離した後、電子線加熱蒸着器を用いてニッケル等を蒸着し、その
後熱処理を行うことによって形成される。
本実施形態のｐｎダイオードにおける具体的な寸法、不純物濃度等の一例は次の通りである。なお、図１およびその他の図面におけるｐｎダイオードの断面図はあくまでも説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術に基づいて当業者が理解する所による。
ｎ+基板１：厚さ３５０μｍ、不純物濃度７．５×１０18ｃｍ-3
ｎ型ドリフト層２：厚さ６０μｍ、不純物濃度５×１０14ｃｍ-3
ｐ型電荷注入層３：厚さ２μｍ、不純物濃度３×１０18ｃｍ-3
メサ壁部７の高さ：４μｍ
ｐ型導電層２０：厚さ６４０ｎｍ、不純物濃度１．５×１０17ｃｍ-3
ｐ型導電層２０は、メサ壁部７の表面とｐｎ接合界面とを空間的に分離する通電劣化防止層として機能する。ｐ型導電層２０を設けることによって、メサ壁部７の表面における電子と正孔の再結合が防止される。これにより、メサ壁部７の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大が大幅に抑制される。
ｐ型導電層２０は、メサ壁部において、少なくともｎ型ドリフト層２とｐ型注入層３とのｐｎ接合界面からメサ端部までの領域に形成される。これにより、ｐｎ接合界面が、ｐ型導電層２０によってメサ壁部７の表面から分離される。
必要に応じて、メサ壁部７からその近傍におけるメサ周辺部１０まで連続してｐ型導電層２０を形成してもよい。これにより、メサ端部近傍のメサ周辺部１０においても、その表面とｐｎ接合界面とが空間的に分離され、メサ周辺部１０の表面における電子と正孔の再結合が防止される。
ｐ型導電層２０の厚さは、好ましくは２００ｎｍ〜１μｍ、より好ましくは５００ｎｍ〜１μｍである。
また、ｐ型導電層２０の不純物濃度は、好ましくは１０18ｃｍ-3以下、より好ましくは１×１０17ｃｍ-3〜５×１０17ｃｍ-3、さら好ましくは１×１０17ｃｍ-3〜２×１０17ｃｍ-3である。
図２は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第２の実施形態を示した断面図である。なお、上述した第１の実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は第１の実施形態と同様であるが、メサ周辺部１０に電
界緩和層３１を形成している。この電界緩和層３１は、ｐ型の不純物をイオン打ち込みすることによって形成される。
電界緩和層３１を形成することによって、逆方向電圧の印加時に、電界緩和層３１を形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
電界緩和層３１は、メサの周囲に環状に形成される。また、電界緩和層３１は、ｐ型導電層２０から連続して形成されていることが好ましい。
電界緩和層３１の１つの態様では、ｐ型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層から電界緩和層３１が構成されている。特に、ＪＴＥ（Junction Termination Extension）構造であることが好ましい。
電界緩和層３１の具体的な構造の一例を図３に示した。図３（ａ）では、複数の連続した環状のｐ型ターミネーション３１ａ〜３１ｃによって電界緩和層３１を形成している。これらのｐ型ターミネーション３１ａ〜３１ｃにおける不純物濃度は互いに異なっている。一例としては、最外縁に向かって不純物濃度を徐々に減少させる。ｐ型ターミネーション３１ａ〜３１ｃは、径方向の幅をほぼ同じ長さとしてもよいが、同図のように内側のｐ型ターミネーション３１ａの径方向の幅を長くするなど、互いに異なる幅としてもよい。また、同図では環状のｐ型ターミネーションの数を３つとしているが、さらにその数を多くしてもよい。
図３（ｂ）では、複数の離間した環状のｐ型ターミネーション３１ｄ〜３１ｇによって電界緩和層３１を形成している。これらのｐ型ターミネーション３１ｄ〜３１ｇにおける不純物濃度は互いに同一であっても異なっていてもよい。ｐ型ターミネーション３１ｄ〜３１ｇは、同図のように内側のｐ型ターミネーション３１ｄの径方向の幅を長くするなど、互いに異なる幅としてもよい。また、同図では環状のｐ型ターミネーションの数を４つとしているが、さらにその数を多くしてもよい。
図４は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第３の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は第１の実施形態と同様であるが、通電劣化防止層として機能するｐ型低抵抗層１１がメサ壁部７に形成されていると共に、その内側に隣接してｐ型導電層２１が形成されている。このｐ型導電層２１は、硼素、アルミニウム等のイオン打ち込みによって形成される。イオン打ち込み後、注入イオンを活性化するため、アルゴンガス雰囲気中で１８００℃の熱処理を行う。
本実施形態のｐｎダイオードにおける具体的な寸法、不純物濃度等の一例は次の通りである。
ｎ+基板１：厚さ３５０μｍ、ドーピング濃度７．５×１０18ｃｍ-3
ｎ型ドリフト層２：厚さ６０μｍ、ドーピング濃度５×１０14ｃｍ-3
ｐ型電荷注入層３：厚さ２μｍ、ドーピング濃度３×１０18ｃｍ-3
メサ壁部７の高さ：４μｍ
ｐ型低抵抗層１１：厚さ１２０ｎｍ、ドーピング濃度２．５×１０20ｃｍ-3
ｐ型導電層２１：厚さ４４０ｎｍ、ドーピング濃度１．５×１０17ｃｍ-3
上述したように、ｐ型低抵抗層１１は、メサ壁部７の表面とｐｎ接合界面とを空間的に分離する通電劣化防止層として機能する。ｐ型低抵抗層１１を設けることによって、メサ壁部７の表面における電子と正孔の再結合が防止される。これにより、メサ壁部７の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制される
。
さらにｐ型低抵抗層１１は、逆方向電圧の印加時においてメサ壁部７の表面全体の表面電位を等電位とする。これにより、メサ壁部７の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生が抑制される。
しかし、メサ壁部７にｐ型低抵抗層１１のみを形成した場合、ｐ型低抵抗層１１の不純物濃度が高いため、ｐ型低抵抗層１１からｎ型ドリフト層２へ電荷の注入が生じるおそれがある。
そこで本実施形態では、ｐ型低抵抗層１１の内側にｐ型導電層２１を設けて、その不純物濃度をｐ型電荷注入層３よりも充分に低くしている。これにより、炭化珪素ドリフト層２へ電荷の注入が防止され、さらに、運転時に新たな結晶欠陥が生じることが防止される。
また、メサ壁部７にｐ型低抵抗層１１のみを形成した場合、ｐ型低抵抗層１１とｎ型ドリフト層２との界面がｐｎ接合となり、逆方向電圧の印加時においてｐｎ接合界面からｐ型低抵抗層１１の内部へ空乏層が広がる。これにより、ｐ型低抵抗層１１の内部におけるｐｎ接合界面側に電界分布が生じ、等電位層としての機能が阻害されることがある。
しかし本実施形態では、ｐ型低抵抗層１１の内側に隣接して、層厚および不純物濃度が適切に設定されたｐ型導電層２１を設けているので、逆方向電圧の印加時に生じる空乏層をｐ型導電層２１の内部に収めることができ、ｐ型低抵抗層１１の全体が等電位となるので、等電位層としての機能を充分に発現させることができる。
ｐ型低抵抗層１１およびｐ型導電層２１は、メサ壁部７において、少なくともｎ型ドリフト層２とｐ型電荷注入層３とのｐｎ接合界面からメサ端部までの領域に形成される。これにより、ｐｎ接合界面が、ｐ型低抵抗層１１およびｐ型導電層２１によってメサ壁部７の表面から分離される。
好ましくは、ｐ型低抵抗層１１およびｐ型導電層２１は、メサ壁部において、その高さ方向の全体に形成される。これにより、ｐ型低抵抗層１１が逆方向電圧の印加時において等電位層として機能し、メサ壁部７の表面における電界集中を防止することができる。
必要に応じて、メサ壁部７からその近傍におけるメサ周辺部まで連続してｐ型低抵抗層１１およびｐ型導電層２１を形成してもよい。これにより、メサ端部近傍におけるメサ周辺部１０においても、その表面とｐｎ接合界面とが空間的に分離され、メサ周辺部１０の表面における電子と正孔の再結合が防止される。さらに、逆方向電圧の印加時において、メサ周辺部１０におけるｐ型低抵抗層１１が形成された領域の表面全体が等電位となる。これにより、メサ周辺部１０の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生が抑制される。
さらに、図６において後述するように、ｐ型低抵抗層１１の形成工程において、ｐ型低抵抗層をｐ型電荷注入層３の表面にも形成することで、このｐ型低抵抗層をアノード電極６のコンタクト層として利用することできる。
ｐ型低抵抗層１１の厚さは、好ましくは５０ｎｍ〜５００ｎｍ、より好ましくは１００ｎｍ〜４００ｎｍ、さらに好ましくは１００ｎｍ〜２００ｎｍである。
また、ｐ型低抵抗層１１の不純物濃度は、好ましくは１０19ｃｍ-3以上、より好ましく
は１×１０19ｃｍ-3〜１×１０22ｃｍ-3、さら好ましくは１×１０20ｃｍ-3〜１×１０21ｃｍ-3である。不純物濃度が薄過ぎると逆方向電圧の印加時にｐ型低抵抗層１１が等電位にならなくなる。一方、不純物濃度が濃すぎると、ｐ型低抵抗層１１の形成時に新たな結晶欠陥を生じ易くなる。
ｐ型導電層２１の不純物濃度とその厚さは、逆方向電圧の印加時に形成される空乏層がｐ型導電層２１の内側で収まるように設定する必要がある。ｐ型導電層２１の外側、すなわちｐ型低抵抗層１１までこの空乏層が達すると、ｐ型低抵抗層１１の内側に電位分布が形成されてしまい、ｐ型低抵抗層１１の全体を等電位とすることができなくなる。図１３は、ｐ型導電層２１の不純物濃度を変化させた場合の逆バイアス−空乏層幅特性を示している。耐電圧等を考慮して、許容空乏層幅に収まるように、ｐ型導電層２１の厚さおよび不純物濃度が設定される。
ｐ型導電層２１の厚さは、好ましくは２００ｎｍ〜１μｍ、より好ましくは５００ｎｍ〜１μｍである。
ｐ型導電層２１の不純物濃度は、好ましくは１×１０18ｃｍ-3以下、より好ましくは１×１０17ｃｍ-3〜５×１０17ｃｍ-3、さらに好ましくは１×１０17ｃｍ-3〜２×１０17ｃｍ-3である。不純物濃度が濃過ぎると、ｐ型導電層２１からｎ型ドリフト層２へ電荷が注入される場合がある。また、不純物濃度が薄過ぎると、イオン打ち込みを深く行う必要がある。
図５は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第４の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は第１の実施形態と同様であるが、メサ周辺部１０に電界緩和層３１を形成している。この電界緩和層３１は、ｐ型の不純物をイオン打ち込みすることによって形成される。
電界緩和層３１を形成することによって、逆方向電圧の印加時に、電界緩和層３１を形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
電界緩和層３１は、メサの周囲に環状に形成される。また、電界緩和層３１は、ｐ型低抵抗層１１から連続して形成されていることが好ましい。
電界緩和層３１の１つの態様では、ｐ型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層から電界緩和層３１が構成されている。特に、ＪＴＥ（Junction Termination Extension）構造であることが好ましい。
電界緩和層の具体例としては、上述した図３に示した構造を挙げることができる。
以下、図６を参照しながら、本実施形態のｐｎダイオードの製造方法の一例について説明する。
図６（ａ）に示したように、厚さ３５０μｍ、不純物濃度７．５×１０18ｃｍ-3のｎ+
基板１の上に、厚さ６０μｍ、不純物濃度５×１０14ｃｍ-3のｎ型ドリフト層２をエピタキシャル成長法により形成する。このｎ型ドリフト層２の上に、厚さ２μｍ、不純物濃度３×１０18ｃｍ-3のｐ型電荷注入層３をエピタキシャル成長法により形成する。
このようにエピタキシャル成長法で形成されたｎ型ドリフト層２およびｐ型電荷注入層３を、反応性イオンエッチング法によりエッチングして高さ４μｍのメサを形成する。
メサを形成した後、素子表面に熱酸化膜を形成し、この熱酸化膜を剥離することによっ
て、ＳｉＣの表面欠陥を低減する。
次に、アルミニウムをイオン打ち込みして、表面からの深さが４００ｎｍ、不純物濃度が３×１０17ｃｍ-3であるｐ型ターミネーション３１ｂを形成する。
次に、図６（ｂ）に示したように、メサ壁部７およびその近傍のメサ周辺部に斜め上方からアルミニウムをイオン打ち込みして、メサ壁部７の表面からの深さが６４０ｎｍ、ドーピング濃度が１．５×１０17ｃｍ-3であるｐ型導電層２１を形成する。同時に、表面からの深さが４００ｎｍ、ドーピング濃度が６×１０17ｃｍ-3であるｐ型ターミネーション３１ａを形成する。
次に、図６（ｃ）に示したように、メサ壁部およびその近傍のメサ周辺部にアルミニウムをイオン打ち込みして、メサ壁面の表面からの深さが２００ｎｍ、ドーピング濃度が２．５×１０20ｃｍ-3であるであるｐ型低抵抗層１１を形成する。
この際、斜め上方からのイオン打ち込みによって、メサ上面部にもｐ型低抵抗層が同時に形成され、これはアノード電極とのコンタクト層４２となる。
ｐ型低抵抗層１１を形成した後、注入イオンを活性化するため、アルゴンガス雰囲気中で１８００℃の熱処理を行う。その後、熱酸化膜を形成しこれをパッシベーション膜４とする（図６（ｄ））。
メサ周辺部のＳｉＣ結晶面が（０００１）面であり、メサ壁部の結晶面が（１１−２０）面であることから、パッシベーション膜４の厚さはメサ周辺部で４０ｎｍ、メサ壁部では１６０ｎｍとなる。この際、酸化膜として消費されるＳｉＣはメサ壁部では８０ｎｍとなるため、実質的なｐ型低抵抗層１１の厚さは１２０ｎｍとなる。
その後、ｎ+基板１の表面に形成されたパッシベーション膜を除去し、電子線加熱蒸着
器を用いてニッケルを蒸着し、熱処理を行うことでカソード電極を形成する。同様に、ｐ型電荷注入層３の表面に形成されたパッシベーション膜４のうち、アノード電極を形成する領域を除去し、コンタクト層４２の表面に電子線加熱蒸着器を用いてアルミニウム、チタン等を蒸着し、熱処理を行うことでアノード電極を形成する。
図７は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第５の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は上述した実施形態と同様であるが、メサ壁部７の全体にｐ型導電層２２が形成され、さらにメサ壁部７の表面に金属膜１２が形成されている。金属膜１２は、逆方向電圧の印加時においてメサ壁部７の表面全体の表面電位を等電位とする。これにより、メサ壁部７の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生が抑制される。
金属膜１２は、例えば、電子線加熱蒸着装置を用いてアルミニウムやニッケル等を１０ｎｍ程度蒸着することによって形成される。なお、金属膜１２の厚さは、逆方向電圧の印加時にメサ壁面を等電位とすることができればこれに限らず場合に応じて適宜の厚さとすることができる。また、金属膜１２によってｐ型電荷注入層３の表面も同時に覆うことで、アノード電極を覆うことも可能である。
ｐ型導電層２２は、硼素、アルミニウム等のイオン打ち込みによって形成される。イオン打ち込み後、注入イオンを活性化するため、アルゴンガス雰囲気中で１８００℃の熱処
理を行う。
ｐ型導電層２２は、メサ壁部７の表面とｐｎ接合界面とを空間的に分離する通電劣化防止層として機能する。ｐ型導電層２２を設けることによって、メサ壁部７の表面における電子と正孔の再結合が防止される。これにより、メサ壁部７の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制される。また、ｐ型導電層２２は、金属膜１２によるｎ型ドリフト層２とｐ型電荷注入層３との短絡を防止する。また、ｐ型導電層２２の厚さおよび不純物濃度は、耐電圧等を考慮して、すなわち、逆バイアス時において空乏層幅が許容範囲内に収まるように設定される。
ｐ型導電層２２は、メサ壁部において、少なくともｎ型ドリフト層２とｐ型電荷注入層３とのｐｎ接合界面からメサ端部までの領域に形成される。
また、メサ壁部７からその近傍におけるメサ周辺部１０まで連続してｐ型導電層２２を形成することが好ましい。これにより、メサ端部近傍におけるメサ周辺部１０においても、その表面とｐｎ接合界面とが空間的に分離され、メサ周辺部１０の表面における電子と正孔の再結合が防止される。
ｐ型導電層２２の厚さと不純物濃度は、上記した機能を有する範囲内で適宜に設定することができるが、例えば上述した実施形態におけるｐ型導電層２０と同様な範囲に設定される。
本実施形態では、メサ周辺部１０に電界緩和層３１を形成している。この電界緩和層３１は、ｐ型の不純物をイオン打ち込みすることによって形成される。
電界緩和層３１を形成することによって、逆方向電圧の印加時に、電界緩和層３１を形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
電界緩和層３１は、メサの周囲に環状に形成される。また、電界緩和層３１は、ｐ型導電層２２から連続して形成されていることが好ましい。
電界緩和層３１の１つの態様では、ｐ型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層から電界緩和層３１が構成されている。特に、ＪＴＥ（Junction Termination Extension）構造であることが好ましい。
電界緩和層の具体例としては、上述した図３に示した構造を挙げることができる。
以下、図８を参照しながら、第５の実施形態のｐｎダイオードの製造方法の一例について説明する。なお、ｐ型導電層２２を形成するまでの工程は、基本的に図６（ａ）から図６（ｂ）までの工程と同じである。すなわち、ｎ+基板１の上にｎ型ドリフト層２および
ｐ型電荷注入層３をエピタキシャル成長法により形成し、反応性イオンエッチング法によりエッチングしてメサを形成する。次にアルミニウムをイオン打ち込みしてｐ型ターミネーション３１ｂを形成し、続いてメサ壁部７およびメサ端部近傍のメサ周辺部にアルミニウムをイオン打ち込みしてｐ型導電層２２を形成する。この際、同時にｐ型ターミネーション３１ａが形成される。
その後、図８（ａ）に示したように熱酸化により素子表面にパッシベーション膜４を形成する。
その後、ｎ+基板１の表面に形成されたパッシベーション膜を除去し、電子線加熱蒸着
器を用いてニッケルを蒸着し、熱処理を行うことでカソード電極を形成する。同様に、図８（ｂ）に示したように、ｐ型電荷注入層３の表面に形成されたパッシベーション膜４のうち、メサ表面およびメサ周辺部の一部の領域を除去する。次に、図８（ｃ）に示したように、このＳｉＣが露出したメサ壁部およびその近傍におけるメサ周辺部に、電子線加熱蒸着装置を用いてアルミニウム、ニッケル等を約１０ｎｍ蒸着し、金属膜１２を形成する
。また、メサ上面に電子線加熱蒸着器を用いてアルミニウム、チタンを蒸着し、熱処理を行うことでアノード電極を形成する。また、ｐ型電荷注入層３の表面も覆うように金属膜１２を形成することで、金属膜１２をアノード電極として併用することが可能である。
図９は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第６の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は上述した実施形態と同様であるが、メサ壁部７にアモルファス層１３が形成されている。アモルファス層１３は、メサ壁部７に対して例えばアルゴンなどをイオン打ち込みすることによって、ＳｉＣ単結晶をアモルファス（非晶質）状態にすることで形成される。アモルファス層１３の厚さは、特に限定されないが、一例としては１００〜２００ｎｍ程度である。
アモルファス層１３は、メサ壁部７の表面とｐｎ接合界面とを空間的に分離する通電劣化防止層として機能する。アモルファス層１３を設けることによって、メサ壁部７の表面における電子と正孔の再結合が防止される。これにより、メサ壁部７の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制される。
さらに、アモルファス層１３は高抵抗であるので、逆方向電圧の印加時にメサ壁部７の表面を通じた電流の流れが抵抗によって抑制される。すなわち、メサ壁部７の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生が抑制される。
必要に応じて、メサ壁部７からその近傍におけるメサ周辺部１０まで連続してアモルファス層１３を形成してもよい。これにより、メサ端部の近傍におけるメサ周辺部１０においても、その表面とｐｎ接合界面とが空間的に分離され、メサ周辺部１０の表面における電子と正孔の再結合が防止される。さらに、逆方向電圧の印加時において、メサ周辺部１０におけるアモルファス層１３が形成された領域では、メサ周辺部１０の表面に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生が抑制される。
なお、アモルファス層１３の外面には、パッシベーション膜４を形成することが望ましい。
図１０は、本発明の炭化珪素バイポーラ型半導体装置（ｐｎダイオード）における第７の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は同一の符号で示しその詳細な説明を省略する。
本実施形態では、基本的な構成は上述した実施形態と同様であるが、ｐ型の電界緩和層３１の外縁部に、環状のｎ型層４１が形成されている。このｎ型層４１はイオン打ち込みによって形成される。ｎ型不純物のドーピング濃度はｎ型ドリフト層２のドーピング濃度に比べて高く、例えば１×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内である。
電界緩和層３１は、図３において説明したような各種の構造とすることができ、例えば図１１（ａ）のように、それぞれ濃度が異なるｐ型ターミネーション３１ａ〜３１ｃを形成したものであってもよい。
また、メサ壁面における構造は上述した第１〜第６の実施形態におけるいずれの構造であってもよい。
このｎ型層４１を設けることによって、図１１（ｂ）に示したように、順方向への通電
時に積層欠陥の発生および面積拡大を促進させるエネルギーを与えるｐｎ接合界面４３と、メサ周辺部の表面に存在する表面欠陥領域４４とが空間的に分離される。すなわち、ｎ型層４１は第２の通電劣化防止層として機能する。
電流通電経路は図１１（ｂ）の矢印に示したようになり、ｐｎ接合界面４３を通過した順方向電流はｎ型層４１からｎ型ドリフト層２へ流れていく。このように、メサ周辺部の表面欠陥領域４４ではキャリアの再結合が生じないようになる。これにより、メサ周辺部の表面に存在する欠陥に起因する積層欠陥の発生およびその面積拡大が抑制される。
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されることはなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能である。
例えば、上記の実施形態ではｐｎダイオードを例として説明したが、これ以外のバイポーラ型半導体装置、例えばサイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)、バイポーラ接合トランジスタ（ＢＪＴ）などにも本発明を適用できる。
上述した実施形態では、ｎ型の基板の上にｎ型ドリフト層およびｐ型電荷注入層を形成したＳｉＣ基板を用いたが、これらの導電型を反対にしたものを用いてもよい。この場合、メサ壁面にイオン打ち込みによって形成されるＳｉＣ低抵抗層およびＳｉＣ導電層も、その導電型が反対になる。
耐電圧を向上させるための構造として、ＪＴＥ構造などの他、フローティングリング構造、プレートリング構造などを適用することができる。
図１は、本発明のバイポーラ型半導体装置における第１の実施形態を示した断面図である。 図２は、本発明のバイポーラ型半導体装置における第２の実施形態を示した断面図である。 図３は、電界緩和層の一例を示した断面図である。 図４は、本発明のバイポーラ型半導体装置における第３の実施形態を示した断面図である。 図５は、本発明のバイポーラ型半導体装置における第４の実施形態を示した断面図である。 図６は、第４の実施形態のバイポーラ型半導体装置の製造方法の具体例を説明する断面図である。 図７は、本発明のバイポーラ型半導体装置における第５の実施形態を示した断面図である。 図８は、第５の実施形態のバイポーラ型半導体装置の製造方法の具体例を説明する断面図である。 図９は、本発明のバイポーラ型半導体装置における第６の実施形態を示した断面図である。 図１０は、本発明のバイポーラ型半導体装置における第７の実施形態を示した断面図である。 図１１は、第７の実施形態のバイポーラ型半導体装置におけるメサ周辺部を示した断面図である。 図１２は、メサ構造を示した断面図である。 図１３は、ｐ型導電層の各ドーピング濃度に対する逆方向電圧と空乏層幅との関係を示したグラフである。 図１４は、従来のｐｎダイオードの断面図である。 図１５は、従来のｐｎダイオードの断面図である。 図１６は、エミッション顕微鏡によるリーク電流の観察例である。
符号の説明
１ ｎ+基板
２ ｎ型ドリフト層
３ ｐ型電荷注入層
４ パッシベーション膜
５ カソード電極
６ アノード電極
７ メサ壁部
８ メサ端部
９ メサ上部
１０ メサ周辺部
１１ ｐ型低抵抗層
１２ 金属膜
１３ アモルファス層
２０ ｐ型導電層
２１ ｐ型導電層
２２ ｐ型導電層
３１ 電界緩和層
３１ａ〜３１ｇ ｐ型ターミネーション
４１ ｎ型層
４２ コンタクト層
４３ ｐｎ接合界面
４４ 表面欠陥領域

Claims (13)

  1. 炭化珪素単結晶基板の表面にエピタキシャル成長法により第１導電型の炭化珪素ドリフト層が形成され、
    前記炭化珪素ドリフト層の表面にエピタキシャル成長法により第２導電型の炭化珪素電荷注入層が形成され、
    前記炭化珪素ドリフト層および前記炭化珪素電荷注入層が形成された側の素子面にメサ構造が形成された炭化珪素バイポーラ型半導体装置であって、
    メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層が形成され、
    前記通電劣化防止層が、イオン打ち込みによって形成され、
    前記通電劣化防止層が、第２導電型の炭化珪素導電層であり、
    前記通電劣化防止層の内側に、当該通電劣化防止層から前記炭化珪素ドリフト層への電荷注入を防止する第２導電型の内側炭化珪素導電層が形成され、
    前記内側炭化珪素導電層の不純物濃度が、前記炭化珪素電荷注入層の不純物濃度よりも低いことを特徴とする炭化珪素バイポーラ型半導体装置。
  2. 前記通電劣化防止層が、逆方向電圧の印加時に実質的に等電位となる第２導電型の炭化珪素低抵抗層であることを特徴とする請求項１に記載の炭化珪素バイポーラ型半導体装置。
  3. 炭化珪素単結晶基板の表面にエピタキシャル成長法により第１導電型の炭化珪素ドリフト層が形成され、
    前記炭化珪素ドリフト層の表面にエピタキシャル成長法により第２導電型の炭化珪素電荷注入層が形成され、
    前記炭化珪素ドリフト層および前記炭化珪素電荷注入層が形成された側の素子面にメサ構造が形成された炭化珪素バイポーラ型半導体装置であって、
    メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層が形成され、
    前記通電劣化防止層が、イオン打ち込みによって形成され、
    前記通電劣化防止層が、第２導電型の炭化珪素導電層であり、
    前記通電劣化防止層の表面に、金属膜が形成されていることを特徴とする炭化珪素バイポーラ型半導体装置。
  4. 前記金属膜が、メサ壁部において、その高さ方向の全体に形成されていることを特徴とする請求項３に記載の炭化珪素バイポーラ型半導体装置。
  5. 前記通電劣化防止層が、メサ壁部において、少なくともｐｎ接合界面からメサ端部までの領域に形成されていることを特徴とする請求項１〜４のいずれかに記載の炭化珪素バイポーラ型半導体装置。
  6. 前記通電劣化防止層が、メサ壁部において、その高さ方向の全体に形成されていることを特徴とする請求項５に記載の炭化珪素バイポーラ型半導体装置。
  7. 前記通電劣化防止層が、アモルファス層であることを特徴とする請求項１〜６のいずれかに記載の炭化珪素バイポーラ型半導体装置。
  8. 前記アモルファス層が、メサ壁部において、その高さ方向の全体に形成されていることを特徴とする請求項７に記載の炭化珪素バイポーラ型半導体装置。
  9. メサ周辺部に、第２導電型の電界緩和層が形成されていることを特徴とする請求項１〜８のいずれかに記載の炭化珪素バイポーラ型半導体装置。
  10. 前記電界緩和層が、前記通電劣化防止層から連続して形成されていることを特徴とする請求項９に記載の炭化珪素バイポーラ型半導体装置。
  11. 前記電界緩和層が、第２導電型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層からなることを特徴とする請求項１０に記載の炭化珪素バイポーラ型半導体装置。
  12. 前記電界緩和層が、ＪＴＥ（JunctionTerminationExtension）構造であることを特徴とする請求項９〜１１のいずれかに記載の炭化珪素バイポーラ型半導体装置。
  13. 前記電界緩和層の外周縁部に、イオン打ち込みによって、第１導電型である第２の通電劣化防止層が形成されていることを特徴とする請求項９〜１２のいずれかに記載の炭化珪素バイポーラ型半導体装置。
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