JP5692145B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

本発明は、トレンチ構造のＪＦＥＴを備えた炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
従来、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が特許文献１に開示されている。この特許文献１に示されるＪＦＥＴは、次のような構成とされている。すなわち、ｎ+型ＳｉＣ基板上に、ｎ-型ドリフト層とｐ+型の第１ゲート領域およびｎ+型ソース領域を順に形成したのち、これらを貫通するトレンチを形成し、このトレンチ内にｎ-型チャネル層およびｐ+型の第２ゲート領域を形成している。そして、第２ゲート領域の表面上にゲート電極が形成され、その上に層間絶縁膜を介してソース電極が形成されていると共に、ｎ+型ＳｉＣ基板の裏面にドレイン電極が形成されている。このような構成により、ＪＦＥＴが構成されている。
このような構成のＪＦＥＴでは、トレンチを短冊状にレイアウトした構造としているが、ｎ-型チャネル層をエピタキシャル成長させる場合、トレンチの両先端においてトレンチの長辺を構成する側壁面上よりも膜厚が厚くなり、閾値変動を起こす。このため、特許文献１に示すＪＦＥＴでは、トレンチの両先端部において、ｎ+型ソース領域よりも深い凹部を形成し、ｎ+型ソース領域を無くした構造とすることで、トレンチの両先端部ではＪＦＥＴが構成されないようにしている。これにより、トレンチの長辺の内側位置のみでＪＦＥＴが構成され、閾値変動が生じないようにすることができ、この閾値変動に起因してゲート電圧が閾値に近づくときに過剰なドレイン電流が発生することを抑制することができる。
特開２０１１−１３４９７０号公報
上記従来のＳｉＣ半導体装置に対して外周耐圧構造を備える場合、ＪＦＥＴが構成された領域をセル領域として、そのセル領域の外周を囲むようにｐ型リサーフ層やｐ型ガードリング層を形成することが考えられる。例えば、ｐ+型の第１ゲート領域よりも深い凹部を形成することでメサ構造とし、そのメサ構造を構成する凹部の側壁から底面、すなわち凹部によって露出させられたｎ-型ドリフト層の表層部にわたってｐ型リサーフ層を形成することができる。
このようなｐ型リサーフ層やｐ型ガードリング層は、例えばｐ型不純物をイオン注入した後、活性化アニールを行うことによって形成される。しかしながら、活性化アニールを行うことで、トレンチの両先端に形成した凹部やメサ構造を構成する凹部の角部にｎ型層が形成され、このｎ型層が要因となって特性悪化を発生させることが確認された。この現象について、図７に示す従来のＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を参照して具体的に説明する。
図７（ａ）に示すように、ｎ+型ＳｉＣ基板Ｊ１上に、ｎ-型ドリフト層Ｊ２やｐ+型の第１ゲート領域Ｊ３およびｎ+型ソース領域Ｊ４を順にエピタキシャル成長などによって形成したのち、これらを貫通するトレンチＪ５を形成する。また、このトレンチＪ５内にｎ-型チャネル層Ｊ６およびｐ+型の第２ゲート領域Ｊ７を形成した構造とする。そして、表面を平坦化する。
続いて、図７（ｂ）に示すように、トレンチＪ５の先端においてｎ+型ソース領域Ｊ４の厚みよりも深い凹部Ｊ８を形成すると共に、外周耐圧部を構成するための凹部Ｊ９を形成する。そして、図７（ｃ）に示すように、ｐ型不純物のイオン注入によって凹部Ｊ９の側面から底面にかけてｐ型リサーフ層Ｊ１０や図示しないがコンタクト用のｐ型層などを形成したのち、例えばＡｒ雰囲気において１６００℃程度の活性化アニール処理を行う。
このようなアニール処理を行ったところ、図７（ｄ）に示すように、凹部Ｊ８のコーナ部においてｎ+型層Ｊ１１が形成され、このｎ+型層Ｊ１１とｐ+型の第１ゲート領域Ｊ３もしくは第２ゲート領域Ｊ７との高濃度接合が構成されることが確認された。これにより、ドレイン電位が第１ゲート領域Ｊ３上に表出し、ゲート−ドレイン間耐圧が低下して、高濃度接合リーク（ゲートリークやドレインリーク）が発生するという問題を発生させることが判った。
活性化アニール処理は、ステップバンチングの発生等を防止するために、若干ながらＳｉＣの成長雰囲気を使って行われる。このため、基板表面にＳｉＣが成長することを抑制するために、成長レートが遅くなる条件で活性化アニール処理を行うことになるが、成長レートを遅くしているために、雰囲気中に自然に存在している微量の窒素（Ｎ）が成長したＳｉＣに取り込まれ易くなって、ｎ+型層Ｊ１１となって現れると考えられる。
また、活性化アニール処理の際に、ｐ型リサーフ層Ｊ１０を形成するための凹部Ｊ９のコーナ部においても、ｎ+型層Ｊ１２が形成される。このｎ+型層Ｊ１２により、ｐ型リサーフ層Ｊ１０とｎ+型層Ｊ１２とによるＰＮ接合が形成されてしまうために、ドレイン耐圧が低下するという問題も発生する。
本発明は上記点に鑑みて、ゲート領域が備えられるトレンチの先端部においてＪＦＥＴ構造が形成されないように凹部を形成する構造において、高濃度接合リークが発生することを抑制することを第１の目的とする。また、リサーフ層を形成するための凹部を形成する場合に、ドレイン耐圧が低下することを抑制することを第２の目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型基板（１）の上にドリフト層（２）と第１ゲート領域（３）およびソース領域（４）とを形成した半導体基板（５）を用意したのち、ソース領域および第１ゲート領域を貫通してドリフト層まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、チャネル層の上に第２導電型の第２ゲート領域（８）を形成する工程と、チャネル層および第２ゲート領域をソース領域が露出するまで平坦化する工程とを行う。そして、平坦化の後に、選択エッチングを行うことで少なくとも短冊状とされたトレンチにおける長手方向の両先端部のソース領域とチャネル層および第２ゲート領域を除去し、トレンチにおける長手方向の両先端部にソース領域の厚みよりも深く、かつ、第１ゲート領域よりも浅い第１凹部（１３）を形成する工程と、第１凹部の形成後に、不活性ガス雰囲気において１３００℃以上の活性化アニール処理を行う工程とを行った後、さらに、アニール処理により、第１凹部の底面と側面との境界部となる角部を覆うように形成される第１導電型層（１６）を除去する工程を行うことを特徴としている。
このように、第２ゲート領域が備えられるトレンチの両先端部においてＪＦＥＴ構造が形成されないように第１凹部を形成する構造としている。そして、このような構造において、アニール処理時に第１凹部の底面と側面との境界部となる角部に形成される第１導電型層（１６）を除去するようにしている。このため、第１導電型層（１６）が残されている場合のように、異なる導電型である第１導電型層と第１ゲート領域もしくは第２ゲート領域との間に形成されていた高濃度接合が形成されないようにできる。したがって、ドレイン電位が第１ゲート領域上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
請求項４に記載の発明では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、第１ゲート領域よりも深くドリフト層に達する第２凹部（１４）を形成する工程と、第２凹部の側面から底面に至るようにドリフト層内に第２導電型のリサーフ層（１５）を形成する工程とを含み、リサーフ層を形成する工程の後に、活性化アニール処理を行うと共に、該活性化アニール処理の後に第１導電型層（１６）を除去する際に、活性化アニール処理によって第２凹部の底面と側面との境界となる角部を覆うように形成される第１導電型層（１７）についても除去することを特徴としている。
このように、アニール処理時に第２凹部の角部に形成される第１導電型層についても除去するようにしている。このため、異なる導電型である第１導電型層とリサーフ層との間に形成されていたＰＮ接合が形成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の平面部分レイアウト図である。 図１のII−II線上での断面図である。 図１のIII−III線上での断面図である。 図１のIV−IV線上での断面図である。 図１〜図４に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図５に続くＳｉＣ半導体装置の製造工程を示した斜視断面図である。 従来のＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置について説明する。図１〜図４に示すＪＦＥＴを備えたＳｉＣ半導体装置は、ｎ+型ＳｉＣ基板１を用いて構成されている。ｎ+型ＳｉＣ基板１としては、例えばオフ基板を用いることができるが、ｎ+型ＳｉＣ基板１に形成されるＪＦＥＴのセルのレイアウトとオフ方向については無関係であり、ＪＦＥＴのセルのレイアウトをオフ方向に合わせる必要はない。
まず、ＪＦＥＴの基本構造について説明する。ＪＦＥＴの基本構造は、図２に示される構造とされている。具体的には、ｎ+型ＳｉＣ基板１の上に、ｎ-型ドリフト層２、ｐ+型の第１ゲート領域３、ｎ+型ソース領域４が順に形成された半導体基板５にトレンチ６が形成されており、トレンチ６の内壁上から半導体基板５の表面上にかけて、ｎ-型チャネル層７が形成されている。このｎ-型チャネル層７の表面上には、トレンチ６の内部を完全に埋め込むようにｐ+型の第２ゲート領域８が形成されている。そして、第２ゲート領域８の表面上にはゲート電極９が形成されており、その上には層間絶縁膜１０を介してソース電極１１が形成されている。ソース電極１１は、層間絶縁膜１０に形成されたコンタクトホールを介してｎ+型ソース領域４に電気的に接続されている。さらに、ｎ+型ＳｉＣ基板１の裏面にはドレイン電極１２が形成されており、ドレイン領域となるｎ+型ＳｉＣ基板１に対して電気的に接続されている。このような構造により、ＪＦＥＴの基本構造が構成されている。
また、図１に示されるように、トレンチ６の開口形状は短冊状とされており、このような開口形状である複数のトレンチ６が平行に並べられることでストライプ状に配置されている。そして、図２〜図４に示されるように、トレンチ６の両先端部の周辺を含めてｎ+型ＳｉＣ基板１の外縁部において凹部（第１凹部）１３が形成されることで凹形状とされている。これにより、ｎ+型ソース領域４が除去されたメサ構造とされていると共に、トレンチ６の両先端部においてｎ-型チャネル層７および第２ゲート領域８が除去された形状とされている。このため、ｎ+型ソース領域４は、各トレンチ６の長辺に隣接する位置のみが残された状態となり、その領域のみにＪＦＥＴ構造が構成された状態となっている。
このように構成されたＪＦＥＴを備えるＳｉＣ半導体装置では、トレンチ６の両先端部に形成されたｎ-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなっていたとしても、そのトレンチ６の両先端部においてＪＦＥＴ構造が構成されないようにできる。このため、トレンチ６の両先端部にＪＦＥＴ構造が構成される構造のように、その両先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることはなく、それによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。
特に、トレンチ６の両先端部において、凹部１３がｎ-型チャネル層７のうちトレンチ６の長辺部に形成される部分よりも厚くなっている領域およびその領域から第１ゲート領域３の厚さよりも長い領域が除去された形状とされるようにすると良い。このようにすることで、膜厚が増大したチャネル部とｎ+型ソース領域４の距離がチャネル長以上となり、閾値電圧付近のオフ時においても、ドレイン電流が完全にカットされ、過剰ドレイン電流の発生を防止することができる。
さらに、本実施形態にかかるＳｉＣ半導体装置では、ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に第１ゲート領域３よりも深く、ｎ-型ドリフト層２に達する凹部（第２凹部）１４が形成されることでメサ構造とされている。この凹部１４は、セル領域を囲むように形成されており、この凹部１４の側面から底面にかけてｐ型リサーフ層１５が形成されている。このｐ型リサーフ層１５により、セル領域の外周において等電位線が偏りなく広範囲に伸びるようにでき、電界集中が緩和できるため、耐圧向上を図ることが可能となる。なお、ここでは図示していないが、ｐ型リサーフ層１５のさらに外周にｐ型ガードリング層などを形成することもできる。これらｐ型リサーフ層１５やｐ型ガードリング層などによって外周耐圧構造を構成することができ、ＳｉＣ半導体装置の耐圧向上を図ることが可能となる。
このように構成された本実施形態にかかるＳｉＣ半導体装置では、凹部１３や凹部１４の角部にｎ型層が形成されていない構造となっている。このため、凹部１３の角部にｎ型層が形成されている場合のような、高濃度接合リークが発生することを抑制することが可能となっている。また、凹部１４の角部にｎ型層が形成されている場合のような、ドレイン耐圧が低下することを抑制することも可能となっている。
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について、図５および図６を参照して説明する。図５の紙面左側は図２に相当する断面、紙面右側は図４に相当する断面の製造工程中の様子を示している。また、図６は、図５（ｃ）以降のＳｉＣ半導体装置の製造工程を示している。
まず、図５（ａ）に示す工程では、ｎ+型ＳｉＣ基板１の表面上にｎ-型ドリフト層２とｐ+型の第１ゲート領域３とｎ+型ソース領域４を順にエピタキシャル成長させることで、半導体基板５を構成する。
続いて、図５（ｂ）に示す工程では、トレンチ６の形成予定領域が開口する図示しないマスクを配置したのち、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことでトレンチ６を形成する。そして、エピタキシャル成長により、ｎ-型チャネル層７を形成する。このとき、ｎ-型チャネル層７のマイグレーションにより、トレンチ６の底部および両先端部では、トレンチ６の長辺側の側壁表面よりもｎ-型チャネル層７の膜厚が厚く形成される。
また、図５（ｃ）に示す工程では、ｎ-型チャネル層７の表面上にｐ+型層からなる第２ゲート領域８をエピタキシャル成長させたのち、研削もしくはＣＭＰ（Chemical Mechanical Polishing）などによってｎ+型ソース領域４が露出するまで第２ゲート領域８およびｎ-型チャネル層７を平坦化し、これらがトレンチ６の内部にのみ残るようにする。これにより、図６（ａ）に示す斜視断面構造が構成される。
続いて、図６（ｂ）に示す工程では、セル領域の外縁部を選択エッチングすることでメサ構造を構成するが、２段階のエッチングを行うことにより、凹部１３、１４を順に形成する。
まず、ＲＩＥ等の異方性エッチングにより、セル領域の外縁部において、ｎ+型ソース領域４よりも深い位置まで選択エッチングしてｎ+型ソース領域４を除去すると共に、同時にトレンチ６の両先端部近辺においてｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８を部分的に除去して凹部１３を形成する。具体的には、凹部１３の形成予定領域（セル領域の外縁部やｎ+型ソース領域４とｎ-型チャネル層７および第２ゲート領域８のうち部分的に除去する部分）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１３を形成する。
続いて、先ほど使用したマスクとは異なるマスクを用いて、再びＲＩＥ等の異方性エッチングにより、セル領域の外縁部における凹部１３内において、ｐ+型の第１ゲート領域３よりも深い位置まで選択エッチングして第１ゲート領域３を除去することで凹部１４を形成する。具体的には、凹部１４の形成予定領域（セル領域の外縁部のうちｐ型リサーフ層１５が配置される部分から外周側）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１４を形成する。
そして、エッチング時に用いたマスクを除去したのち、ｐ型リサーフ層１５や図示しないｐ型ガードリング層の形成予定領域が開口するマスクを配置し、その上からｐ型不純物をイオン注入することにより、図６（ｃ）に示すように、ｐ型リサーフ層１５などを形成する。この後、Ａｒなどの不活性ガス雰囲気において１３００℃以上、例えば１６００℃で活性化アニール処理を行う。これにより、ｐ型リサーフ層１５など、各種不純物層にドーピングされた不純物が活性化されると共に、凹部１３、１４の角部が曲率半径が１００ｎｍ以上となる程度に丸められる。
また、これと同時に、凹部１３の底面と側面との境界部となる角部にｎ型層１６が形成されると共に、凹部１４の底面と側面との境界部となる角部にｎ型層１７が形成される。これらｎ型層１６、１７は、不活性ガス雰囲気中に自然に存在している微量の窒素に起因して形成され、そのｎ型不純物濃度は１×１０17〜１×１０18ｃｍ-3程度となる。
この後、基板表面全面をエッチングする。例えば、ＲＩＥ等の異方性エッチングなどによって表面エッチングを行い、ｎ型層１６、１７の膜厚以上の深さエッチングしつつ、凹部１３の底面において第１ゲート領域３が除去されてなくならないエッチング量に留める。これにより、凹部１３および凹部１４の角部に形成されたｎ型層１６、１７が除去される。
この後の工程については図示していないが、ゲート電極９の形成工程、層間絶縁膜１０の形成工程、コンタクトホール形成工程、ソース電極１１の形成工程およびドレイン電極１２の形成工程等、従来と同様の製造工程を施すことで、図１に示したＳｉＣ半導体装置が完成する。なお、ｎ型層１６、１７を除去した後に層間絶縁膜１０を形成する工程を行うことになるが、活性化アニール処理によって凹部１３、１４の角部が丸められた状態になっていることから、凹部１３、１４上に形成される層間絶縁膜１０にクラックが発生することを防止でき、クラックに起因するゲート−ソース間リークを防止できる。
以上説明したように、本実施形態では、第２ゲート領域８が備えられるトレンチ６の両先端部においてＪＦＥＴ構造が形成されないように凹部１３を形成する構造としている。そして、このような構造において、アニール処理時に凹部１３の底面と側面との境界部となる角部に形成されるｎ型層１６を除去するようにしている。このため、ｎ型層１６が残されている場合のように、異なる導電型であるｎ型層１６とｐ+型の第１ゲート領域３もしくは第２ゲート領域８との間に形成されていた高濃度接合が形成されないようにできる。したがって、ドレイン電位が第１ゲート領域３上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。
参考として、ゲート−ドレイン間耐圧について調べたところ、従来のようにｎ型層１６が形成された状態のものではゲート−ドレイン耐圧が５０Ｖ程度になっていたものが、本実施形態の構造とすることで１１００Ｖ以上に向上することが確認された。このことからも、ｎ型層１６を除去することで、ゲート−ドレイン間耐圧の低下を防止することができていることが判る。
また、アニール処理時に凹部１４の角部に形成されるｎ型層１７についても除去するようにしている。このため、異なる導電型であるｎ型層１６とｐ型リサーフ層１５との間に形成されていたＰＮ接合が形成されないようにできる。このため、ドレイン耐圧が低下することを防止することも可能となる。
（他の実施形態）
上記各実施形態では、ｎ-型チャネル層７にチャネル領域が設定されるｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴに対しても本発明を適用することができる。
さらに、上記実施形態では、ｎ+型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ+型ソース領域４を形成しても良い。この場合にも、ｎ+型ソース領域４がトレンチ６の両先端部にまで形成されるようなイオン注入を行うようにした場合に、凹部１３を形成することで、上記実施形態と同様の効果を得ることができる。
また、上記実施形態では、凹部１３のみでなく凹部１４も形成される構造のＳｉＣ半導体装置について本発明を適用した場合について説明したが、凹部１３と凹部１４の少なくとも一方が備えられる構造について本発明を適用することができる。
なお、上記各実施形態では、一方向を長手方向とする短冊状のトレンチ６として、長方形を例に挙げて説明したが、必ずしも長方形である必要はなく、平行四辺形や両先端部の中心部を尖らせた六角形状（例えば正六角形の相対する二辺のみ長くした形状）などの短冊状としても構わない。
１ ｎ+型ＳｉＣ基板
２ ｎ-型ドリフト層
３ 第１ゲート領域
４ ｎ+型ソース領域
５ 半導体基板
６ トレンチ
７ ｎ-型チャネル層
８ 第２ゲート領域
９ ゲート電極
１１ ソース電極
１２ ドレイン電極
１３、１４ 凹部（第１、第２凹部）
１６、１７ ｎ型層

Claims (4)

  1. 炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）を用意する工程と、
    前記ソース領域および前記第１ゲート領域を貫通して前記ドリフト層まで達し、一方向を長手方向とした短冊状のトレンチ（６）を形成する工程と、
    前記トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
    前記チャネル層の上に第２導電型の第２ゲート領域（８）を形成する工程と、
    前記チャネル層および前記第２ゲート領域を前記ソース領域が露出するまで平坦化する工程と、
    前記平坦化の後に、選択エッチングを行うことで少なくとも短冊状とされた前記トレンチにおける長手方向の両先端部の前記ソース領域と前記チャネル層および前記第２ゲート領域を除去し、前記トレンチにおける長手方向の両先端部に前記ソース領域の厚みよりも深く、かつ、前記第１ゲート領域よりも浅い第１凹部（１３）を形成する工程と、
    前記第１凹部の形成後に、不活性ガス雰囲気において１３００℃以上の活性化アニール処理を行う工程と、
    前記アニール処理によって前記第１凹部の底面と側面との境界部となる角部を覆うように形成される第１導電型層（１６）を除去する工程と、を含むことを特徴とするＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  2. 前記第１導電型層（１６）を除去する工程は、前記第１凹部の内部を含む前記半導体基板の表面全面を前記第１導電型層（１６）の膜厚以上の深さエッチングしつつ、前記第１凹部の底面において前記第１ゲート領域が除去されてなくならない深さエッチングを行う表面エッチング工程であることを特徴とする請求項１に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  3. 前記第１導電型層（１６）を除去する工程を行った後、前記第１凹部内を含めて層間絶縁膜（１０）を形成する工程を含んでいることを特徴とする請求項１または２に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
  4. 前記ＪＦＥＴのセルが形成されたセル領域を囲む外周領域に、前記第１ゲート領域よりも深く前記ドリフト層に達する第２凹部（１４）を形成する工程と、
    前記第２凹部の側面から底面に至るように前記ドリフト層内に第２導電型のリサーフ層（１５）を形成する工程とを含み、
    前記リサーフ層を形成する工程の後に、前記活性化アニール処理を行うと共に、該活性化アニール処理の後に前記第１導電型層（１６）を除去する際に、前記活性化アニール処理によって前記第２凹部の底面と側面との境界となる角部を覆うように形成される第１導電型層（１７）についても除去することを特徴とする請求項１ないし３のいずれか１つに記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
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