JP6757678B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置及び半導体装置の製造方法に関する。

一般的なプレーナ型のＭＯＳＦＥＴ（電界効果トランジスタ）１００は、例えば図４の模式図に示す構成を有している。すなわち、図４に示すように、例えばシリコン基板１０１にソース電極１０２及びドレイン電極１０３が形成される。また、ソース電極１０２及びドレイン電極１０３間のチャネル領域上にゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４の上にゲート電極１０５が積層される。さらに、ゲート電極１０５及びゲート絶縁膜１０４の側面にはサイドウォール１０６が形成されている。
このような構成のＭＯＳＦＥＴ１００において、ゲート電極１０５に印加された電圧によりシリコン基板１０１のゲート絶縁膜１０４の近傍に反転層が生成されることで、ソース電極１０２とドレイン電極１０３とをつなぐチャネルが生成されて電流が流れる。反転層を生成させるために必要なゲート電極電圧すなわち閾値電圧Ｖｔｈを制御するために、シリコン基板１０１にはｐ型或いはｎ型の不純物がドープされる。この不純物は、一般的には図５に実線Ｌ１で示すようなシリコン基板１０１の深さ方向に均一となるように深さ均一ドーピングで注入される。なお、図５において、横軸は基板深さ、縦軸は不純物濃度を表す。

しかしながら、不純物が深さ方向に均一となるようにドーピングを行った場合、チャネル付近の不純物はキャリア散乱の原因やポテンシャルのばらつきの原因となり、移動度の低下や１／ｆノイズの増加、閾値電圧Ｖｔｈのミスマッチの増加等といった電気特性の劣化を引き起こす。そのため、これを改善するために、図５に破線Ｌ２で示すように、チャネル近傍の不純物濃度を低減させ、チャネルから離れた位置では十分な不純物濃度となるようにドーピングを行った、Ｌｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴが提唱されている。

このＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴを実現する技術として、例えば、非特許文献１に記載されたプレーナ型のＭＯＳＦＥＴが提案されている。
図６は、非特許文献１で提案されたＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの模式図を示したものであり、図６（ａ）は、Ｌｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ２００の一例を示す上面図、図６（ｂ）は図６（ａ）のＸ−Ｘ′断面図、図６（ｃ）は図６（ａ）のＹ−Ｙ′断面図である。なお、図６（ａ）において、２０１はアクティブ領域、２０２はゲート電極である。

図６に示すＭＯＳＦＥＴ２００は、図４に示す一般的なプレーナ型のＭＯＳＦＥＴ１００において、ＭＯＳＦＥＴ１００の、素子分離体２０３で分離された素子形成領域に不純物拡散防止層２０４を設け、この不純物拡散防止層２０４の上にＳｉ層をエピタキシャル成長させたエピシリコン層２０５が設けられている。このような構成とすることによって、チャネル部の不純物濃度を低減している。なお、図６において、図４に示すＭＯＳＦＥＴ１００と同一部には同一符号を付与している。
非特許文献１では、図６に示すＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ２００として、ゲート寸法が２５ｎｍと微細なプレーナタイプのＭＯＳＦＥＴを取り上げているが、先に述べたような移動度、１／ｆノイズ、Ｖｔｈミスマッチ等はゲート寸法１８０ｎｍ程度のアナログ回路用途のＭＯＳＦＥＴにおいても重要なパラメータであり、ゲート寸法１８０ｎｍ程度のアナログ回路用途のＭＯＳＦＥＴにおいてもＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴが望まれている。

ここで、図６に示すように、不純物拡散防止層２０４上のみにエピシリコン層２０５が積層された選択エピ型のＭＯＳＦＥＴ２００は、例えば、図７に示す手順で作製される。
まず、図７（ａ）に示すようにシリコン基板１０１に素子分離体２０３を形成した後、図７（ｂ）に示すように、高濃度イオン注入を行い、素子分離体２０３で分離された素子形成領域にＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを調整するための高濃度不純物領域３０１を形成する（図７（ｃ））。
その後、例えば不純物拡散防止層２０４としてのＳｉ−Ｃ（シリコンカーバイド）層を、シリコン基板１０１の素子分離体２０３で分離された素子形成領域上、つまり、高濃度不純物領域３０１上のみに選択的にエピタキシャル成長させる。さらに不純物拡散防止層２０４上のみに図７（ｄ）に示すように低不純物濃度チャネル部となるエピシリコン層２０５を選択的にエピタキシャル成長させる。その後、図７（ｅ）に示すように、エピシリコン層２０５を覆うようにゲート絶縁膜１０４を形成し、図７（ｆ）に示すように、ゲート絶縁膜１０４の上にゲート電極１０５を形成する。

この後、エクステンション領域へのイオン注入、ソース電極及びドレイン電極となるソース領域およびドレイン領域へのイオン注入を経て、図６に示すようなＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴが完成する。
このような方法を用いて作製したデバイスでは、ＣＭＯＳプロセス中で与える熱による不純物拡散が不純物拡散防止層２０４により阻害されることによって、Ｌｏｗ−Ｈｉｇｈドーピング型の不純物分布を得ることが出来る。

IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.58,No.5,MAY 2011"25-nm Gate Length nMOSFET With Steep Channel Profiles Utilizing Carbon-Doped Silicon Layers (A P-Type Dopant Confinement Layer)"

キャリアの不純物散乱を低減させることを目的に、選択エピ成長による低不純物濃度領域形成技術を用いたＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴにあっては、図７（ｆ）に示すように素子分離体２０３とシリコン基板１０１との界面Ｘ近傍で不純物拡散防止層２０４の厚みが薄くなる。このため、シリコン基板１０１の、不純物拡散防止層２０４の厚みが薄くなる領域近傍では十分な不純物拡散防止を行うことが出来ず、結果として局所的にＬｏｗ−Ｈｉｇｈドーピング型の不純物分布が実現できないという課題がある。
そこで、本発明は、このような事情に鑑みてなされたものであって、素子分離体端部付近でも十分なＬｏｗ−Ｈｉｇｈドーピング型の不純物分布を得ることの可能な半導体装置及びその製造方法を提供することを目的としている。

上記目的を達成するために、本発明の一態様に係る半導体装置は、半導体基板の素子分離領域に形成された素子分離体と、前記半導体基板の素子形成領域に前記素子分離体と接して設けられ不純物が拡散された第一不純物拡散層と、当該第一不純物拡散層の表面に積層された不純物拡散防止層と、前記不純物拡散防止層の表面に上面視で前記不純物拡散防止層内に含まれるように積層され、前記第一不純物拡散層と同じ導電型の不純物が、より低い濃度で拡散された第二不純物拡散層と、前記第一不純物拡散層の表面に形成され前記素子分離体と前記不純物拡散防止層との間にこれらに接して設けられた絶縁性のサイドウォールと、前記第二不純物拡散層の表面に積層されたゲート絶縁膜と、前記素子分離体、前記サイドウォール及び前記ゲート絶縁膜を覆うように設けられたゲート電極と、を備えることを特徴としている。

また、本発明の他の態様に係る半導体装置の製造方法は、半導体基板の素子形成領域の内側にマスク層を形成するマスク層形成工程と、前記マスク層の側面に当該側面から前記素子形成領域の端部までを覆うサイドウォールを形成するサイドウォール形成工程と、前記半導体基板の素子分離領域にトレンチを形成するトレンチ形成工程と、前記トレンチの内面及び前記サイドウォールの側面と接する素子分離体を形成する素子分離体形成工程と、前記素子分離体を形成した後に前記サイドウォールは残るように前記マスク層を除去し、当該マスク層を除去することで露出した前記素子形成領域に、第一導電型の不純物をイオン注入して第一不純物拡散層を形成する第一不純物拡散層形成工程と、前記第一不純物拡散層の表面に、側面が前記サイドウォールと接する不純物拡散防止層をエピタキシャル成長により形成する不純物拡散防止層形成工程と、前記不純物拡散防止層の表面に、前記第一不純物拡散層よりも低い濃度で前記第一導電型の不純物が拡散された第二不純物拡散層をエピタキシャル成長により形成する低不純物濃度層形成工程と、前記第二不純物拡散層の表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記素子分離体、前記サイドウォール及び前記ゲート絶縁膜の表面を覆うようにゲート電極を形成するゲート電極形成工程と、を備えることを特徴としている。

本発明の一態様によれば、素子分離体端部付近でも十分なＬｏｗ−Ｈｉｇｈドーピング型の不純物分布を得ることの可能な半導体装置を得ることができる。

本発明の一実施形態に係るＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの一例を示す断面図である。 本発明のＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの製造工程の一例を示す断面図である。 図２の続きである。 従来のＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの一例を示す断面図である。 シリコン基板の深さ方向の不純物濃度を表す特性図である。 従来のＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの一例を示す構成図である。 従来のＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴの製造工程の一例を示す断面図である。

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかである。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
以下、図面を参照して、本発明の一実施形態を説明する。以下の図面の記載において、同一部分には同一符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図１は、本発明の一実施形態に係る半導体装置としての、Ｌｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ１の一例を示す断面図である。ＭＯＳＦＥＴ１の上面図は、図６（ａ）に示す従来のＬｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ２００と同等であり、図１は、図６におけるＹ−Ｙ′断面図に相当する。ＭＯＳＦＥＴ１のＸ−Ｘ′断面図は、図６（ｂ）に示す従来のＭＯＳＦＥＴ２００のＸ−Ｘ′断面図と同等である。
図１に示すように、ＭＯＳＦＥＴ１は、半導体基板としてのシリコン基板１１と、素子分離領域ａ１に形成された素子分離体１４と、シリコン基板１１の素子分離体１４により分離された素子形成領域ａ２に素子分離体１４と接して形成され第一導電型の不純物が拡散された第一不純物拡散層としての高不純物濃度層１５と、高不純物濃度層１５上の高不純物濃度層１５の端部よりも内側にエピタキシャル成長により形成された不純物拡散防止層１６と、不純物拡散防止層１６の上のみにエピタキシャル成長により形成された第一導電型の不純物が拡散され、高不純物濃度層１５よりも濃度の低い低不純物濃度のシリコン層により形成された第二不純物拡散層としてのエピシリコン層１７と、不純物拡散防止層１６及びエピシリコン層１７と素子分離体１４との間の高不純物濃度層１５上に、不純物拡散防止層１６及びエピシリコン層１７と素子分離体１４とに接して形成された絶縁体サイドウォール７と、エピシリコン層１７のみの上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８及び素子分離体１４を含む領域に形成されたゲート電極１９と、を備える。

図１に示すように、不純物拡散防止層１６とエピシリコン層１７との積層体は、高不純物濃度層１５のみの上に形成され、不純物拡散防止層１６とエピシリコン層１７との積層体と素子分離体１４との間にこれらに接して絶縁体サイドウォール１３ａが形成されている。つまり、素子分離体１４の側面とシリコン基板１１との界面近傍にはある程度の厚みを持ち、素子分離体１４とシリコン基板１１との界面からある程度の幅を有する高不純物濃度層１５上の領域を覆う絶縁体サイドウォール１３ａが配置されている。素子分離体１４とシリコン基板１１との界面近傍に形成された絶縁体サイドウォール１３ａは不純物拡散防止層として作用することになるため、このＭＯＳＦＥＴ１を用いたＣＭＯＳプロセス等の後工程の中で与えられる熱による不純物拡散は、不純物拡散防止層１６と絶縁体サイドウォール１３ａとにより阻害されることになる。そのため、素子分離体１４とシリコン基板１１との界面近傍において、不純物拡散防止層１６と絶縁体サイドウォール１３ａとによって、十分に不純物拡散を防止することができる。

次に、ＭＯＳＦＥＴ１の製造方法を説明する。
図２及び図３は、ＭＯＳＦＥＴ１の製造工程の一例を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１１の素子形成領域ａ２に、素子分離体形成用のマスク層１２を例えば窒化シリコン等で形成する。このとき、素子形成領域ａ２の端部よりも内側となるようにマスク層１２を形成する。次いで、図２（ｂ)に示すように、マスク層１２を覆うように、シリコン基板１１上にサイドウォール形成用の絶縁膜１３を形成する。この絶縁膜１３としては、後の素子分離領域をエッチングする工程においてシリコン基板１１との選択比が十分に取れること、及び素子分離体形成後のマスク層除去工程においてマスク層１２との選択比が十分に取れることを満たすような膜、例えば酸化シリコンを用いる。

次に、図２（ｃ）に示すように、異方性のエッチング等で素子分離領域上の絶縁膜１３を除去する。これにより、マスク層１２の側面のみに絶縁膜１３が残る。つまりマスク層１２の側面に絶縁体サイドウォール１３ａが形成される。
次に、図２（ｄ）に示すように、マスク層１２及び絶縁体サイドウォール１３ａをマスクにしてシリコン基板１１をエッチングしトレンチ１１ａを形成する。次に、図２（ｅ）に示すように、トレンチ１１ａに酸化シリコン等の絶縁体を埋め込んだ後、ＣＭＰ（化学機械研磨：chemical mechanical polishing）による平坦化を行い、素子分離体１４を形成する。
さらに図２（ｆ）に示すように素子分離体形成用のマスク層１２を除去する。

次に、図３（ａ）に示すように、マスク層１２を除去した後のシリコン基板１１の素子形成領域ａ２にイオン注入を行い、閾値電圧Ｖｔｈ調整用の高不純物濃度層１５を形成する。この後、図３（ｂ）に示すようにシリコン基板１１上の素子形成領域のみに選択的に例えばＳｉ−Ｃ層をエピタキシャル成長させて、不純物拡散防止層１６を形成する。さらにこの不純物拡散防止層１６の上に、Ｓｉ層をエピタキシャル成長させて、低不純物濃度チャネル部となるエピシリコン層１７を形成する。この時、絶縁体サイドウォール１３ａが形成されていることから、エピタキシャル成長させた不純物拡散防止層１６及びエピシリコン層１７の、絶縁体サイドウォール１３ａと接する側面は略垂直になる。

また、酸化シリコンで形成される絶縁体サイドウォール１３ａとシリコン基板１１とに囲まれた領域に、Ｓｉ−Ｃ層がエピタキシャル成長されて不純物拡散防止層１６が形成されるため、不純物拡散防止層１６は厚さ方向に均等に成長しやすく、また絶縁体サイドウォール１３ａと密接して均一に成長しやすい。同様に、エピシリコン層１７も厚さ方向に均等に成長しやすく、また、絶縁体サイドウォール１３ａと密接して均一に成長しやすい。つまり、絶縁体サイドウォール１３ａと半導体基板（シリコン基板１１）と不純物拡散防止層１６と低濃度の不純物拡散層（エピシリコン層１７）として、エピタキシャル成長により形成される不純物拡散防止層１６及び低濃度の不純物拡散層が厚さ方向に均等に成長しやすく、且つ絶縁体サイドウォール１３ａと密接して成長しやすくなるような材料を用いることにより、均一な膜厚であり絶縁体サイドウォール１３ａに密接した不純物拡散防止層１６及び低濃度の不純物拡散層を得る上で有利である。

ここでは、酸化シリコンで形成される絶縁体サイドウォール１３ａと、シリコン基板１１と、Ｓｉ−Ｃ層により形成された不純物拡散防止層１６と、Ｓｉ層により形成された低濃度不純物拡散層を適用した場合について説明しているが、これに限るものではない。絶縁体サイドウォール１３aは、図３(ａ)に示すようにマスク層１２を選択除去でき、且つ半導体基板（シリコン基板１１）や不純物拡散防止層１６、低濃度不純物拡散層（エピシリコン層１７）と絶縁の取れる材料で形成されていればよい。不純物拡散防止層１６は、半導体基板（シリコン基板１１）からの不純物拡散を防止できる材料により形成されていればよい。低濃度不純物拡散層（エピシリコン層１７）は、ＦＥＴのチャネル形成に必要な移動度が得られる材料により形成されていればよい。

このような手順でエピシリコン層１７及び不純物拡散防止層１６を形成する結果、エピシリコン層１７および不純物拡散防止層１６が素子分離体１４近傍で薄膜化することを防ぐことができる。このため、不純物拡散防止層１６は、端部においてもエピシリコン層１７への不純物の拡散を十分に防止することができ、不純物拡散防止層としての機能を十分に発揮することができる。さらに、素子分離体１４と不純物拡散防止層１６との間には絶縁体サイドウォール１３ａが設けられているため、素子分離体端部近傍であっても不純物拡散を確実に防止することができ、十分なＬｏｗ−Ｈｉｇｈドーピング型の不純物分布を実現することができる。

次いで、図３（ｃ）に示すように、エピシリコン層１７の上に、ゲート絶縁膜１８を形成した後、図３（ｄ）に示すようにゲート絶縁膜１８及び素子分離体１４を覆うようにゲート電極１９を形成する。
そして、エクステンション領域へのイオン注入、ソース電極及びドレイン電極となるソース領域およびドレイン領域へのイオン注入を経て、Ｌｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ１が完成する。
なお、不純物拡散防止層１６、エピシリコン層１７をエピタキシャル成長させるとき、或いは、イオン注入等を行う際には、目的とする領域を除く領域にマスク層などを形成する。

このように形成したＭＯＳＦＥＴ１は、素子分離体１４の端部付近でも十分にＬｏｗ−Ｈｉｇｈドーピング型の不純物分布を得ることができる。
なお、上記実施形態では、エピシリコン層１７及び不純物拡散防止層１６を共に、絶縁体サイドウォール１３ａに密接するようにエピタキシャル成長させる場合について説明したが、少なくとも不純物拡散防止層１６が絶縁体サイドウォール１３ａ及びシリコン基板１１に密接するように形成した場合でも、不純物拡散の抑制を図ることができる。
以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

１ Ｌｏｗ−Ｈｉｇｈドーピング型のＭＯＳＦＥＴ
１１ シリコン基板
１２ マスク層
１３ 絶縁膜
１３ａ 絶縁体サイドウォール
１４ 素子分離体
１５ 高不純物濃度層
１６ 不純物拡散防止層
１７ エピシリコン層
１８ ゲート絶縁膜
１９ ゲート電極

Claims (6)

1. 半導体基板の素子分離領域に形成された素子分離体と、
   前記半導体基板の素子形成領域に前記素子分離体と接して設けられ不純物が拡散された第一不純物拡散層と、
   当該第一不純物拡散層の表面に積層された不純物拡散防止層と、
   前記不純物拡散防止層の表面に上面視で前記不純物拡散防止層内に含まれるように積層され、前記第一不純物拡散層と同じ導電型の不純物が、より低い濃度で拡散された第二不純物拡散層と、
   前記第一不純物拡散層の表面に形成され前記素子分離体と前記不純物拡散防止層との間にこれらに接して設けられた絶縁性のサイドウォールと、
   前記第二不純物拡散層の表面に積層されたゲート絶縁膜と、
   前記素子分離体、前記サイドウォール及び前記ゲート絶縁膜を覆うように設けられたゲート電極と、
   を備える半導体装置。
2. 前記不純物拡散防止層は、均一な厚さを有する請求項１に記載の半導体装置。
3. 前記第二不純物拡散層は、均一な厚さを有する請求項１又は請求項２に記載の半導体装置。
4. 半導体基板の素子形成領域の内側にマスク層を形成するマスク層形成工程と、
   前記マスク層の側面に当該側面から前記素子形成領域の端部までを覆うサイドウォールを形成するサイドウォール形成工程と、
   前記半導体基板の素子分離領域にトレンチを形成するトレンチ形成工程と、
   前記トレンチの内面及び前記サイドウォールの側面と接する素子分離体を形成する素子分離体形成工程と、
   前記素子分離体を形成した後に前記サイドウォールは残るように前記マスク層を除去し、当該マスク層を除去することで露出した前記素子形成領域に、第一導電型の不純物をイオン注入して第一不純物拡散層を形成する第一不純物拡散層形成工程と、
   前記第一不純物拡散層の表面に、側面が前記サイドウォールと接する不純物拡散防止層をエピタキシャル成長により形成する不純物拡散防止層形成工程と、
   前記不純物拡散防止層の表面に、前記第一不純物拡散層よりも低い濃度で前記第一導電型の不純物が拡散された第二不純物拡散層をエピタキシャル成長により形成する低不純物濃度層形成工程と、
   前記第二不純物拡散層の表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記素子分離体、前記サイドウォール及び前記ゲート絶縁膜の表面を覆うようにゲート電極を形成するゲート電極形成工程と、
   を備える半導体装置の製造方法。
5. 前記サイドウォール形成工程において、前記サイドウォールを、前記半導体基板の材料及び前記マスク層の材料に対する選択比が高い材料を用いて形成する請求項４に記載の半導体装置の製造方法。
6. 前記素子分離体形成工程において、前記サイドウォールの側面に接するように前記トレンチ内に絶縁体を埋め込む請求項４又は請求項５に記載の半導体装置の製造方法。

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