JP5767869B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関するものである。

従来、半導体基板の表面に、絶縁膜を介して導電体層が埋め込まれたトレンチを有するパワーＭＯＳＦＥＴが知られている。
図８は、従来のトレンチ構造型のパワーＭＯＳＦＥＴ１を示す断面図であり、半導体基板２には、ソース領域３及びチャネル領域４を貫通しドレーン領域５に達するトレンチ６が形成され、このトレンチ６内には、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。そして、半導体基板２のソース領域３側にはソース電極９が、ドレーン領域５側にはドレーン電極１０が、設けられている。

このソース領域３及びチャネル領域４を形成する方法として、特許文献１には、トレンチ６内部にゲート電極８を埋め込んだ後、イオン注入と熱拡散によりチャネル領域４及びソース領域３を形成する方法が提案されている。
しかしながら、上記方法による製造プロセスは、ＳｉＣ基板を用いた半導体装置に適用することができない。その理由は、ＳｉＣではイオン注入後に１７００℃前後の高温熱処理が必要なために、チャネル領域４及びソース領域３の形成は、ゲート絶縁膜７の形成とゲート電極８の埋め込みの前に行う必要があるからである。そこで、ＳｉＣ基板を用いた半導体装置においては、チャネル領域及びソース領域を形成した後に、ゲート絶縁膜の形成、ゲート電極の形成を行っている。

このトレンチゲートをポリシリコンで埋め込む場合、ポリシリコンのエッチバックにバラツキがあるために、ソース領域を深く形成する必要がある。ＳｉＣ基板を用いた半導体装置においては、この深いソース領域を形成するには、高濃度のエピタキシャル成長もしくは高濃度の深いイオン注入が必要となり、製造コストが高くなるという問題点があった。

一方、ＳｉＣ基板を用いたトレンチ構造型の半導体装置として、特許文献２の構成が提案されている。ＳｉＣ基板では不純物の熱拡散が起こり難く、ソース領域を深く形成することが難しいため、特許文献２の構成では、ゲート電極を、トレンチ内部に埋め込み、更にトレンチ上部にまで突出させた上で、その突出部をトレンチよりも幅広に形成するようにしている。
しかしながら、このトレンチ構造型の半導体装置においては、ゲート電極の突出部がトレンチよりも幅広に形成されているために、セルサイズの縮小化が困難であるという問題点があった。

特許４１８０８００号公報 特開２００８−７８１７４号公報

本発明は、上記の課題を解決するためになされたものであって、製造工程におけるコストダウンを図ることができ、しかも、セルサイズを縮小化することができる半導体装置の製造方法を提供することを目的とする。

本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第１導電型炭化ケイ素半導体基板上に、不純物濃度が前記第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域が形成され、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域が形成され、該第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域が形成され、該第２の第１導電型炭化ケイ素半導体領域側の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第２の第１導電型炭化ケイ素半導体領域を、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、前記ゲート電極を、前記トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成した構成とすれば、ゲート電極の上端部を狭くすることにより、セルサイズを縮小化することができることを見出し、本発明を完成するに至った。

すなわち、本発明の請求項１記載の半導体装置の製造方法は、第１導電型炭化ケイ素半導体基板上に、不純物濃度が該第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域を形成する工程と、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域を形成する工程と、該第１の第２導電型炭化ケイ素半導体領域の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、を有し、前記第２の第１導電型炭化ケイ素半導体領域を形成する工程では、前記側壁に、前記トレンチの斜め上方から前記側壁の表面を通して前記不純物を導入することを特徴とする。

この製造方法で製造された半導体装置では、第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成することにより、第２の第１導電型炭化ケイ素半導体領域を形成することが可能となる。
また、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成したことにより、高濃度の深いイオン注入を必要とせずに、第２の第１導電型炭化ケイ素半導体領域の抵抗を小さくすることが可能になる。これにより、オン抵抗を小さくすることが可能になる。また、高濃度の深いイオン注入を行う必要が無いので、製造工程におけるコストダウンが可能となる。
また、ゲート電極となるトレンチ内の導電材の上端部を狭くすることが可能になり、セルサイズが縮小化される。

さらに、第２の第１導電型炭化ケイ素半導体領域を小さくすることができるので、この第２の第１導電型炭化ケイ素半導体領域に隣接する第１の第２導電型炭化ケイ素半導体領域を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。

この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を形成する。その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うことにより、トレンチ内に、上端部が狭い導電材からなるゲート電極を形成する。これにより、セルサイズが縮小化される。
また、高濃度の第２の第１導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。

また、この半導体装置の製造方法では、第２の第１導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入することにより、従来の様に高濃度で厚い不純物領域を形成するための高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うこともなく、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を容易に形成することが可能になり、製造工程におけるコストダウンが可能となる。

請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記ゲート電極を形成する工程において、前記トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるようにエッチバックすることを特徴とする。
この半導体装置の製造方法では、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックすることにより、トレンチ内に、ポリシリコンからなる微細なゲート電極が容易に形成される。

請求項３記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記ゲート電極上に、上面が前記トレンチの上端以下に位置するように第２の絶縁膜を形成する工程を、さらに有することを特徴とする。

この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を形成する。
その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、ゲート電極上に、上面がトレンチの上端以下に位置するように第２の絶縁膜を形成する工程、を順次行うことにより、トレンチ内に、上端部に層間絶縁膜を有する狭い導電材からなるゲート電極を形成する。これにより、セルサイズがさらに縮小化される。
また、高濃度の第２の第１導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。

請求項１記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。
また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うので、トレンチ内に、上端部が狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズを縮小化することができる。
また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長または高濃度で深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。
また、第２の第１導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入するので、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うことなく、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。

請求項２記載の半導体装置の製造方法によれば、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックするので、トレンチ内に、ポリシリコンからなる微細なゲート電極を容易に形成することができる。

請求項３記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。
また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、このゲート電極上に、上面がトレンチの上端以下に位置するように第２の絶縁膜を形成する工程、を順次行うので、トレンチ内に、上端部に第２の絶縁膜を有する狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。
また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長や高濃度の深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。

本発明の第１の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図である。 図１のＡ−Ａ線に沿う断面図である。 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。 本発明の第２の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す断面図である。 本発明の第２の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。 従来のトレンチ構造型のパワーＭＯＳＦＥＴを示す断面図である。

本発明の半導体装置及びその製造方法を実施するための形態について説明する。
本実施形態では、半導体装置として、トレンチ構造型のパワーＭＯＳＦＥＴを例に取り説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。

［第１の実施形態］
図１は、本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１を示す平面図、図２は、図１のＡ−Ａ線に沿う断面図である。
このＭＯＳＦＥＴ１１においては、ｎ型のＳｉＣ半導体基板（第１導電型炭化ケイ素半導体基板）１２上に、不純物濃度がＳｉＣ半導体基板１２より低濃度のｎ型（ｎ⁻）のドレーン領域（第１の第１導電型炭化ケイ素半導体領域）１３が形成され、このドレーン領域１３上に、ｐ型のチャネル領域（第１の第２導電型炭化ケイ素半導体領域）１４が形成され、このチャネル領域１４内に、不純物濃度がドレーン領域１３より高濃度のｎ型（ｎ^＋）のソース領域（第２の第１導電型炭化ケイ素半導体領域）１５が形成され、このソース領域１５側の主面１６にドレーン領域１３に達するトレンチ１７が形成され、該トレンチ１７内に絶縁膜１８を介してゲート電極１９が形成されている。
この絶縁膜１８のうちゲート電極１９上の上面は、ソース領域１５の上面と面一とされている。

ソース領域１５は、トレンチ１７の側壁表面に、上記主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成されている。ソース領域１５は、隣接するＭＯＳＦＥＴのソース領域と高濃度のｐ型（Ｐ^＋）半導体層２０を介して接続されている。
ゲート電極１９は、トレンチ１７内に埋め込まれた導電材からなり、該導電材の上面位置がソース領域１５の下端よりも上方かつ上記主面１６よりも下方となるように形成されている。
そして、ソース領域１５、絶縁膜１８及びｐ型（Ｐ^＋）半導体層２０の上面は平坦面とされ、この上面側にはソース電極２１が、ドレーン領域１３側にはドレーン電極２２が、設けられている。

このＭＯＳＦＥＴ１１においては、ソース領域１５を、トレンチ１７の側壁表面に、主面からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成し、ゲート電極１９を、トレンチ内１７に導電材が埋め込まれた構成とし、該導電材の上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように形成したことにより、ソース領域１５の抵抗を小さくすることが可能となり、よって、オン抵抗を小さくすることが可能になる。
また、ゲート電極１９はトレンチ１７内に埋め込まれているので、断面積がトレンチ１７より狭くなる。したがって、特許文献２のようにゲート電極をトレンチ上部へ突出させてトレンチよりも幅広に形成する構成とは異なり、ＭＯＳＦＥＴの微細化を図ることが可能になる。

また、ソース領域１５の抵抗を小さくすることが可能であるから、オン抵抗を小さくすることも可能である。
さらに、ソース領域１５を小さくすることができるので、このソース領域１５に隣接するチャネル領域１４を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。

次に、本実施形態のパワーＭＯＳＦＥＴ１１の製造方法について、図３〜図５に基づき説明する。
図３（ａ）に示すように、ｎ型のＳｉＣ半導体基板１２上に、低濃度のｎ型（ｎ⁻）のシリコンのエピタキシャル層３１を堆積させ、次いで、このｎ⁻エピタキシャル層３１上に、ｐ型のＳｉＣのエピタキシャル層３２を堆積させる。
このｐ型エピタキシャル層３２は、ｎ⁻エピタキシャル層３１にｐ型の不純物をイオン注入することによっても、形成することができる。

次いで、図３（ｂ）に示すように、ｐ型エピタキシャル層３２上に酸化膜３３を形成し、この酸化膜３３をパターニングすることにより、形成すべきＰ^＋半導体層２０に対応する位置に開口３４を形成し、この開口３４が形成された酸化膜３３をマスクとして、ｐ型エピタキシャル層３２にｐ型不純物をイオン注入し、Ｐ^＋半導体層２０を形成する。
次いで、図３（ｃ）に示すように、再度、エピタキシャル層３２上に酸化膜３５を形成し、この酸化膜３５をパターニングすることにより、形成すべきトレンチ１７に対応する位置に開口３６を形成し、この開口３６が形成された酸化膜３５をマスクとして、ｐ型エピタキシャル層３２を貫通してｎ⁻エピタキシャル層３１に達するまでエッチングを行い、トレンチ１７を形成する。

次いで、図３（ｄ）に示すように、Ｐ^＋半導体層２０を含むｐ型エピタキシャル層３２上及びトレンチ１７内に酸化膜３７を形成する。
次いで、図４（ａ）に示すように、酸化膜３７をエッチングすることにより、トレンチ１７内の所定の深さまで酸化膜３７ａを残すとともに、Ｐ^＋半導体層２０上に酸化膜３７ｂを残し、残った酸化膜３７ａ、３７ｂをマスクとして、ｎ型不純物をトレンチ１７の斜め上方から、このトレンチ１７の側壁に斜めイオン注入３８する。これにより、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように、イオン注入層４１が形成される。次いで、酸化膜３７ａ、３７ｂを除去する。

次いで、図４（ｂ）に示すように、イオン注入層４１に活性化アニール（活性化熱処理）を施し、ソース領域１５とする。
次いで、図４（ｃ）に示すように、Ｐ^＋半導体層２０及びソース領域１５の上、及びトレンチ１７内の全面に、酸化膜４２を形成する。
次いで、図４（ｄ）に示すように、酸化膜４２全面にポリシリコンを堆積させる。これにより、Ｐ^＋半導体層２０及びソース領域１５の上、及びトレンチ１７内に、酸化膜４２を介してポリシリコン層４３が形成されることとなる。

次いで、図５（ａ）に示すように、ポリシリコン層４３をエッチバックし、トレンチ１７内にゲート電極１９を形成する。
このゲート電極１９は、その上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように、形成される。
次いで、図５（ｂ）に示すように、ゲート電極１９上を含む酸化膜４２全面に酸化ケイ素を堆積させ、酸化膜５１とする。

次いで、図５（ｃ）に示すように、酸化膜５１を主面１６までエッチバックする。これにより、トレンチ１７内に残った酸化膜５１ａは絶縁膜１８となる。また、ｎ⁻エピタキシャル層３１はドレーン領域１３となり、ｐ型エピタキシャル層３２はｐ型のチャネル領域１４となる。
次いで、ＳｉＣ半導体基板１２の裏面にドレーン電極２２を形成する。
次いで、図５（ｄ）に示すように、ソース領域１５、Ｐ^＋半導体層２０及び絶縁膜１８の上全面、すなわち主面１６全面にソース電極２１を形成する。
以上により、本実施形態のパワーＭＯＳＦＥＴ１１を製造することができる。

本実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１によれば、ＳｉＣ半導体基板１２上かつソース領域１５側の主面１６に、トレンチ１７を形成し、該トレンチ１７内に絶縁膜１８を介してゲート電極１９を形成し、ソース領域１５を、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成したので、ソース領域１５の抵抗を小さくすることができ、オン抵抗を小さくすることができる。

また、トレンチ１７内に、ゲート電極１９を、その上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように形成したので、ゲート電極１９の断面積をトレンチ１７より狭くすることができ、したがって、パワーＭＯＳＦＥＴ１１のセルサイズを縮小化することができる。
さらに、ソース領域１５を小さくすることができるので、このソース領域１５に隣接するＰチャネル領域１４を大きく確保することができ、その結果、アバランシェ降伏時の破壊耐量を大きくすることができる。

本実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１の製造方法によれば、トレンチ１７内の所定の深さまで酸化膜３７ａを残すとともに、Ｐ^＋半導体層２０上に酸化膜３７ｂを残し、残った酸化膜３７ａ、３７ｂをマスクとして、ｎ型不純物をトレンチ１７の斜め上方から、このトレンチ１７の側壁に斜めイオン注入３８するので、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するソース領域１５を容易に形成することができる。
したがって、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度で深いイオン注入を用いることなく、トレンチ１７の側壁表面にソース領域１５を容易に形成することができる。

また、この工程の後に、トレンチ１７内の酸化膜３７ａを除去し、その後活性化アニールを施す工程、トレンチ１７の表面に絶縁膜４２を形成する工程、トレンチ１７内にポリシリコンを埋め込み、このポリシリコンの上面位置がソース領域１５の下端よりも上方かつ主面よりも下方となるゲート電極１９を形成する工程、を順次行うので、トレンチ１７内に、ポリシリコンからなるゲート電極１９を容易に形成することができ、トレンチ１７を微細化することができる。
また、不純物を導入する際に、トレンチ１７の酸化膜３７ａより上方の側壁に不純物を導入すればよいので、ドレーン領域の近傍にまで不純物を注入するイオン注入も不要である。

また、トレンチ１７内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるようにエッチバックするので、トレンチ１７内に、ポリシリコンからなる微細なゲート電極１９を容易に形成することができる。

［第２の実施形態］
図６は、本発明の第２の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ５１を示す断面図であり、本実施形態のパワーＭＯＳＦＥＴ６１が第１の実施形態のパワーＭＯＳＦＥＴ１１と異なる点は、第１の実施形態のパワーＭＯＳＦＥＴ１１では、絶縁膜１８、ソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面が平坦面とされ、この上面側にソース電極２１が形成されているのに対し、本実施形態のパワーＭＯＳＦＥＴ６１では、トレンチ１７内かつゲート電極１９の上面に酸化膜（ＳｉＯ_２膜）からなる第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、この第２の絶縁膜６２の上面を含むソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面にソース電極６３を形成した点であり、その他の構成については、第１の実施形態のパワーＭＯＳＦＥＴ１１と全く同様である。

次に、本実施形態のパワーＭＯＳＦＥＴ６１の製造方法について、図７に基づき説明する。
このパワーＭＯＳＦＥＴ６１の製造方法においては、ｎ型のＳｉＣ半導体基板１２上に、低濃度のｎ型（ｎ⁻）のシリコンのエピタキシャル層３１を堆積させる工程（図３（ａ））からトレンチ１７内にゲート電極１９を形成する工程（図５（ａ））までは、第１の実施形態のパワーＭＯＳＦＥＴ１１の製造方法と全く同様であるから、説明を省略する。

次いで、図７（ａ）に示すように、トレンチ１７に対応する位置に開口７１が形成されたマスク７２を載置し、このマスク７２を用いて、ゲート電極１９上のみに第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込む。
これにより、トレンチ１７内のゲート電極１９上のみに第２の絶縁膜６２が形成されることとなる。

次いで、図７（ｂ）に示すように、ソース領域１５、Ｐ^＋半導体層２０及び第２の絶縁膜６２の全面にソース電極６３を形成する。また、ＳｉＣ半導体基板１２の裏面にドレーン電極２２を形成する。
以上により、本実施形態のパワーＭＯＳＦＥＴ６１を製造することができる。

以上説明したように、本実施形態のパワーＭＯＳＦＥＴ６１によれば、トレンチ１７内かつゲート電極１９の上面に酸化膜（ＳｉＯ_２膜）からなる第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、この第２の絶縁膜６２の上面を含むソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面にソース電極６３を形成したので、セルサイズをさらに縮小化することができる。
また、ソース電極６３のコンタクト領域がトレンチ１７の側壁にまで及ぶので、コンタクト抵抗及びソース領域１５の抵抗を低減することができる。

本実施形態のパワーＭＯＳＦＥＴ５１の製造方法によれば、トレンチ１７に対応する位置に開口７１が形成されたマスク７２を用いて、ゲート電極１９上のみに第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、次いで、ソース領域１５、Ｐ^＋半導体層２０及び第２の絶縁膜６２の全面にソース電極６３を形成するので、トレンチ１７内に、上端部に第２の絶縁膜６２を有するゲート電極１９を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。

なお、本発明の第１及び第２の実施形態では、トレンチ構造型のパワーＭＯＳＦＥＴについて説明したが、トレンチ構造型のパワーＭＯＳＦＥＴ以外のデバイス、例えば、絶縁型ゲートバイポーラトランジスタ（ＩＧＢＴ）等へも適用可能であり、その技術的価値は大である。

１１ ＭＯＳＦＥＴ
１２ ＳｉＣ半導体基板
１３ 低濃度のｎ型（ｎ⁻）のドレーン領域
１４ ｐ型のチャネル領域
１５ 高濃度のｎ型（ｎ^＋）のソース領域
１６ 主面
１７ トレンチ
１８ 絶縁膜
１９ ゲート電極
２０ 高濃度のｐ型（Ｐ^＋）半導体層
２１ ソース電極
２２ ドレーン電極
３１ 低濃度のｎ型（ｎ⁻）のエピタキシャル層
３２ ｐ型のエピタキシャル層
３３ 酸化膜
３４ 開口
３５ 酸化膜
３６ 開口
３７、３７ａ、３７ｂ 酸化膜
３８ 斜めイオン注入
４１ イオン注入層
４２ 酸化膜
４３ ポリシリコン層
５１、５１ａ 酸化膜
６１ ＭＯＳＦＥＴ
６２ 第２の絶縁膜
６３ ソース電極
７１ 開口
７２ マスク

Claims (3)

1. 第１導電型炭化ケイ素半導体基板上に、不純物濃度が該第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域を形成する工程と、
   該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域を形成する工程と、
   該第１の第２導電型炭化ケイ素半導体領域の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、
   該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、
   前記トレンチの前記酸化膜より上方の側壁及び前記第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成する工程と、
   前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、
   前記トレンチの表面に絶縁膜を形成する工程と、
   前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、
   を有し、
   前記第２の第１導電型炭化ケイ素半導体領域を形成する工程では、
   前記側壁に、前記トレンチの斜め上方から前記側壁の表面を通して前記不純物を導入することを特徴とする半導体装置の製造方法。
2. 前記ゲート電極を形成する工程において、
   前記トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるようにエッチバックすることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ゲート電極上に、上面が前記トレンチの上端以下に位置するように第２の絶縁膜を形成する工程を、さらに有することを特徴とする請求項１または２記載の半導体装置の製造方法。

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