KR20120028283A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

(과제) 안정적인 프로세스 처리가 가능한 트렌치 구조를 갖는 세로형 MOSFET 의 제조 방법을 제공한다.
(해결 수단) 반도체 기판의 표면에 트렌치 (7) 를 형성하기 위한 실리콘 질화막 (13) 을 남긴 채로, 트렌치 (7) 내를 게이트 전극 재료 (9) 로 매설하고, 실리콘 질화막 (13) 상에 있는 게이트 전극 재료 (9) 를 제거함으로써, 트렌치 (7) 내에 게이트 전극 (9) 을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING OF THE SAME}
본 발명은, 반도체 장치의 제조 방법, 특히 트렌치 구조를 갖는 세로형 MOSFET 의 제조 방법에 관한 것이다.
세로형 MOSFET 에는, 이른바 플래너형과 트렌치형이 있다. 트렌치 내에 게이트 전극을 매립한 구조의 트렌치형은, 구조적으로 낮은 온 저항 특성을 얻기 쉽다는 점에서, 실용화가 진행되고 있다. 이와 같은 트렌치형 구조를 갖는 세로형 MOSFET 의 구조나 제조 공정에 관해서는, 예를 들어 이하에 나타내는 특허문헌 1 이나 특허문헌 2 등에 개시되어 있다.
종래의 세로형 MOSFET 의 구조를 두 가지 예 설명한다. 이하의 설명에서 N 다음에 기재된 ?, ＋, ＋＋ 등의 기호는 함유되는 불순물의 상대적인 농도의 크기를 나타내고, ?, ＋, ＋＋ 의 순서로 농도가 높아진다. 도 2(a) 에 나타내는 구조는, P 형 실리콘 기판 (1) 상에 N＋ 매립층 (2) 이 형성되고, 또한 실리콘 기판 (1) 상에 P 형 실리콘층 (3) 이 형성되어 있다. P 형 실리콘층 (3) 에는, N＋ 매립층 (2) 에 도달하도록 N? 형 드레인층 (4) 이, 또한 N? 형 드레인층 (4) 의 내측에 P 형 웰층 (5) 이 확산 등에 의해 형성되고, 또한 세로형 MOSFET 의 표면 외주부, 및 N＋＋ 형 드레인 영역 (12) 이외의 부분에 절연막 (6) 이 형성되어 있다. 트렌치 (7) 는 P 형 웰층 (5) 의 표면으로부터, P 형 웰층 (5) 을 넘어 N? 형 드레인층 (4) 에 이르는 깊이에 형성되고, 트렌치 내부에는 게이트 산화막 (8) 을 개재하여 게이트 전극 (9) 이 매설되어 있다. 그리고 N＋＋ 형 소스 영역 (11) 이, P 형 웰층 (5) 과 트렌치 (7) 에 인접하는 부분에 형성되고, 또한 N＋＋ 형 드레인 영역 (12) 이, N? 형 드레인층의 표면에 형성되어 있다. 한편, 도 2(b) 에 나타내는 두 번째 예의 구조는, 게이트 전극 (9) 이 트렌치 (7) 로부터 장출 (張出) 되는 구조로 되어 있다. 또한 트렌치 (7) 의 상단 모서리부가 채널이 되는 것을 피하기 위해, N 형 소스 영역 (10) 을 게이트 전극 (9) 의 장출부 아래에 형성하고 있는 점에서, 도 2(a) 와 상이하다.
여기서, 세로형 MOSFET 의 동작에 대해 간단하게 설명한다. 드레인 영역 (12) 과 소스 영역 (10) 사이에 순바이어스를 가한 상태에 있어서, 게이트 전극 (9) 에 임계값 이상의 소정의 전압을 부여하면, P 형 웰층 (5) 내에 트렌치 (7) 를 따라 N 형의 채널이 형성되고, 소스?드레인 사이에 전류가 흐른다. 트렌치 (7) 에 따라 세로형으로 채널이 생성되는 점에서, 플래너형의 세로형 MOSFET 와 비교하여, 단위 면적 당의 채널 폭을 현격히 길게 할 수 있기 때문에, 그 온 저항을 작게 할 수 있다는 이점이 있다.
다음으로, 세로형 MOSFET 의 제조 방법의 개략에 대해, 도 2(a) 의 경우에서 설명한다. 우선, P 형 실리콘 기판 (1) 을 준비하고, 세로형 MOSFET 의 영역이 되는 부분에 N＋ 매립층 (2) 을 예를 들어 이온 주입 등에 의해 형성하고, 또한 실리콘 기판 (1) 상에 P 형 실리콘층 (3) 을 예를 들어 에피택셜 성장 등에 의해 형성한다. 다음으로, MOSFET 의 영역이 되는 부분에 N? 형 드레인층 (4) , 및 N? 형 드레인층 (4) 의 내측에 P 형 웰층 (5) 을, 각각 이온 주입법이나 열확산에 의해 형성한다. 다음으로, 게이트 전극의 영역이 되는 부분에, P 형 웰층 (5) 으로부터 N? 형 드레인층 (4) 의 깊이에 이르는 트렌치 (7) 를 형성한다. 그리고 트렌치 (13) 의 내부에 게이트 산화막 (8) 을 형성하고, 다결정 실리콘막을 전면에 피착 (被着) 하여, 에치백함으로써 트렌치 (7) 에 매설한 게이트 전극 (9) 을 형성한다. 그리고, 포토리소그래피에 의해, P 형 웰층 (5) 과 트렌치 (7) 에 인접하는 부분, 및 N? 형 드레인층의 표면의 일부를 개구하고, N 형 불순물을 이온 주입하는 것 등에 의해, N＋＋ 형 소스 영역 (11) 및 N＋＋ 형 드레인 영역 (12) 을 형성한다. 그리고, P 형 실리콘층 (3) 상에 절연막을 퇴적하고, 소스 영역 (11) 및 드레인 영역 (12) 및 게이트 전극 (9) 상에 컨택트홀을 형성하고, 또한 컨택트홀 상에 금속 전극을 형성하여 세로형 MOSFET 의 주요한 구조가 완성된다.
한편, 도 2(b) 에서는, 다결정 실리콘을 피착하기 전에 N 형 소스 영역 (10) 을 형성하고, 또한 다결정 실리콘을 피착한 후에, 포토리소그래피에 의해 게이트 전극 (9) 이외의 영역을 개구한 상태에서 에칭함으로써, 게이트 전극을 형성하고 있다.
일본 공개특허공보 2002?359294호 일본 공개특허공보 평11?103052호
도 2(a) 에 나타내는 구조에 있어서, 다결정 실리콘막을 전면에 피착하여 에치백함으로써, 트렌치 (7) 에 매설한 게이트 전극 (9) 을 형성하고 있는데, N＋＋ 형 소스층 (11) 의 깊이보다 깊게 게이트 전극 (9) 이 에치백된 경우, 게이트 전극 (9) 의 상단이 소스 영역 (11) 의 하단으로부터 멀어지기 때문에, 세로형 MOSFET 가 동작하지 않게 된다. 이 때문에, 특허문헌 2 에서는, 트렌치 측면의 게이트 상단부에 N＋＋ 형 소스 영역을 형성함으로써 이 문제를 해결하고 있다. 그러나, 이 방법에서는, 에치백의 편차가, 그대로 MOSFET 의 채널 길이의 변화가 되기 때문에, 제조 수율의 저하가 우려된다.
한편, 도 2(b) 의 구조에서는, 전자와 같은 에칭 프로세스의 편차의 영향을 받지 않는다는 이점이 있다. 그러나, 전자에 비하여 제조 공정은 증가하고, 소자 면적은 확대되므로, 칩 당의 단가가 올라, 비용의 문제가 된다.
본 발명은, 제조 공정을 늘리지 않고, 안정적인 프로세스 처리가 가능한 세로형 MOSFET 를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명은 반도체 장치의 제조 방법에 있어서, 반도체 기판의 표면에 채널층을 형성하는 공정과, 상기 반도체 기판의 표면에 실리콘 질화막 및 제 1 실리콘 산화막을 순서대로 형성하고, 상기 채널층을 덮는 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막에, 트렌치를 형성하기 위한 개구를 형성하는 공정과, 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막을 마스크로 하여, 상기 개구의 위치에 상기 반도체 기판의 표면으로부터 상기 채널층보다 깊은 트렌치를 형성하는 공정과, 상기 실리콘 질화막을 남기고 상기 제 1 실리콘 산화막을 제거하는 공정과, 상기 실리콘 질화막을 마스크로 하여, 상기 트렌치의 측면에 게이트 산화막이 되는 제 2 실리콘 산화막을 형성하는 공정과, 상기 트렌치를 매립하도록 상기 실리콘 질화막 표면에 게이트 전극 재료를 퇴적한 후, 상기 실리콘 질화막을 마스크로 하여 상기 실리콘 질화막 상에 있는 상기 게이트 전극 재료를 제거하고, 상단면이 후에 소스 영역이 되는 상기 채널 영역의 표면보다 위가 되도록 상기 트렌치 내에 게이트 전극을 형성하는 공정과, 상기 실리콘 질화막을 제거한 후, 상기 트렌치의 주위에 상기 채널층과 역도전형의 소스 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또, 게이트 전극 형성과 실리콘 질화막의 제거 사이에, 소스 영역을 형성하는 것을 특징으로 한다.
또, 본 발명은, 트렌치 구조를 갖는 세로형 MOSFET 를 포함하는 반도체 장치에 있어서, 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형의 채널층과, 상기 채널층의 표면으로부터 상기 채널층을 관통하여 형성된 트렌치와, 상기 트렌치 내벽면에 형성된 게이트 절연막과, 상기 게이트 절연막을 개재하여 상기 트렌치 내에 충전된 게이트 전극과, 상기 트렌치의 주위에 배치된 소스 영역으로 이루어지고, 상기 게이트 전극의 상단면이 후에 소스 영역이 되는 상기 채널층의 표면보다 위에 있음과 함께, 상기 게이트 전극의 상단부의 측면이, 상기 트렌치 내의 상기 게이트 전극의 측면과 대략 동일한 형상을 갖고 있는 것을 특징으로 한다.
본 발명에 있어서는, 반도체 기판의 표면에 트렌치를 형성하기 위한 실리콘 질화막을 남긴 채로, 트렌치 내를 게이트 전극 재료로 매설한 후, 실리콘 질화막 상에 있는 게이트 전극 재료를 제거하고, 트렌치 내에 게이트 전극을 형성한다. 이로 인하여, 게이트 전극 재료를 제거할 때에, 실리콘 질화막의 막두께분까지의 오버 에칭이면, 게이트 전극 재료의 상단부가 반도체 기판의 표면을 하회하는 것이 없어진다. 그 때문에, 게이트 전극 재료의 에칭 프로세스에 의한 반도체 장치의 특성 편차는 개선된다. 또, 본 발명의 제조 공정에 의하면, 게이트 전극 상부의 형상을 트렌치폭보다 길게 취한 T 자형이 아니고, 트렌치폭대로 한 I 자형으로 할 수 있기 때문에, 소자 면적을 작게 할 수 있을 뿐만 아니라, T 자형으로 하기 위한 포토리소그래피가 불필요해진다.
도 1(a) 내지 (h) 는, 본 발명의 제 1 실시예의 트렌치 게이트형 MOSFET 의 제조 공정을 나타내는 개략 단면도이다.
도 2(a) 및 (b) 는, 종래의 트렌치 게이트형 MOSFET 의 단면 구조의 예를 나타내는 도면이다.
이하, 도면을 참조하여 본 발명에 관련된 반도체 장치 및 그 제조 방법을 실시예에 입각하여 설명한다. 도 1(a) 내지 (h) 는, 본 발명의 제 1 실시예에 관련된 반도체 장치의 제조 공정을 나타낸 개략 단면도이다.
도 1(a) 는 본 발명에 관련된 반도체 장치의 개략 단면도이고, 어느 정도 제조 공정을 거친 상태를 나타내고 있다. P 형 실리콘 기판 (1) 상에 N＋ 매립층 (2) 을 형성하고, 또한 기판 (1) 상에 P 형 실리콘층 (3) 을 에피택셜 성장에 의해 형성한다. 또, P 형 실리콘층 (3) 의 표면으로부터, N＋ 매립층 (2) 에 도달하도록 N＋ 매립층 (2) 보다 저농도의 N? 형 드레인층 (4) 을 열확산 등에 의해 형성하고, 또한 N? 형 드레인층 (4) 의 내측에 P 형 웰층 (P 형 채널층) (5) 을 형성한다. 또, 세로형 MOSFET 의 트렌치 및 소스 영역의 외측이 되는 표면 외주부에는 N＋＋ 형 드레인 영역이 되는 부분을 제외한 부분에 절연막 (6) 을 형성한다. 도면에서는 절연막 (6) 은 샬로 트렌치에 의한 절연막으로 하고 있지만, 이것에 한정되는 것은 아니고, LOCOS 법에 의해 형성되는 절연막이어도 되는 것은 말할 필요도 없다.
계속해서, 도 1(b) 와 같이, 실리콘 기판 (1) 의 표면에, 순서대로 약 100 ㎚ 의 실리콘 질화막 (13) 과 약 200 ㎚ 의 실리콘 산화막 (14) 을 퇴적한 후, 포토리소그래피 및 에칭을 사용하여, 트렌치가 되는 부분만을 개구한 실리콘 질화막과 실리콘 산화막으로 이루어지는 패턴을 형성한다. 이 패턴을 마스크에, 기판 (1) 의 표면으로부터 P 형 채널층 (5) 을 넘을때까지 실리콘을 에칭에 의해 제거하고, 약 1 ㎛ 폭의 트렌치 (7) 를 형성한다.
계속해서, 도 1(c) 와 같이, 실리콘 질화막 (13) 을 남기고, 실리콘 산화막 패턴 (14) 을 제거한 후, 열산화에 의해 트렌치 측면에 게이트 산화막이 되는 실리콘 산화막 (8) 을 약 20 ? 100 ㎚ 의 두께가 되도록 형성한다. 이 때에 트렌치 이외의 실리콘 기판의 표면은 실리콘 질화막 (13) 에 덮여 있으므로 산화막이 형성되는 경우는 없다. 트렌치 측면에만 실리콘 산화막 (8) 이 형성된다.
계속해서, 도 1(d) 와 같이, 게이트 전극 재료인 불순물을 도프한 폴리 실리콘막 (9) 을, 트렌치 (7) 가 완전하게 매립될 때까지 퇴적시킨다. 동시에 실리콘 기판의 표면 전체가 폴리 실리콘막 (9) 에 의해 덮인다.
그리고, 도 1(e) 와 같이, 트렌치 영역에만 폴리 실리콘막을 남기고 게이트 전극으로 하기 위해서, 등방성 또는 이방성의 가스 에칭에 의해, 실리콘 질화막 (13) 의 표면 상에 퇴적된 폴리 실리콘막을 제거한다. 이 때, 트렌치 상의 폴리 실리콘막도 에칭되게 되지만, 실리콘 질화막의 두께 100 ㎚ 미만의 폴리 실리콘막의 오버 에칭이면, 폴리 실리콘막의 상단면을 P 형 채널층 (5) 의 표면 (원래의 P 형 에피텍셜층 (3) 의 표면) 보다 위로 할 수 있다. 요컨대, 도 2(a) 를 사용하여 설명한, 에치백에 의해 채널 길이가 변화하고, 제조 수율이 저하되는 문제가 해결된다. 또한 실리콘 질화막 (13) 과 트렌치 (7) 의 개구부는 대략 동일하기 때문에, 게이트 전극 형성시의 포토리소그래피 공정이 불필요한 것에 더하여, 도 2(b) 를 사용하여 설명한 바와 같이, 게이트 전극 상부의 형상을 트렌치폭보다 길게 취한 T 자형이 아니고, 게이트 전극 상부까지 트렌치폭대로 한 I 자형으로써, 소자 면적을 작게 하는 것이 가능하다.
계속해서, 도 1(f) 와 같이, 실리콘 질화막을 제거한 후, 도 1(g) 와 같이, 포토리소그래피에 의해, N＋＋ 형 드레인 영역 (12), N＋＋ 형 소스 영역 (11) 을 이온 주입 등에 의해 형성한다. 여기서, N＋＋ 형 드레인 영역 (12), N＋＋ 형 소스 영역 (11) 은, 실리콘 질화막을 제거하기 전에 형성해도 된다.
마지막으로, 도 1(h) 와 같이, 층간 절연층으로서, 실리콘 기판 (1) 의 표면에 약 1000 ㎚ 의 인 유리층 (15) 을 형성하고, 소정의 패터닝을 실시하여, 컨택트 구멍을 개공 (開孔) 한다. 그리고, 그 위에 알루미늄 등의 금속막을 퇴적하여 소정의 패터닝을 실시하고, 금속 전극 (16) 을 형성함으로써, 본 발명에 관련된 트렌치 게이트형 MOSFET 가 얻어진다.
또한, 본 발명은, N 채널의 트렌치 게이트형 MOSFET 에 대한 예를 나타냈는데, 다른 구조의 트렌치 게이트형 MOSFET 나 IGBT 에도 적용 가능하다. 이상에서 설명한 것은 본 발명의 일 실시형태에 불과한 것이며, 본 발명의 취지를 일탈하지 않고, 이 밖에도 여러 가지의 변형된 실시형태를 고려할 수 있는 것은 물론이다.
1 : P 형 실리콘 기판
2 : N＋ 형 매립층
3 : P 형 실리콘층
4 : N? 형 드레인층
5 : P 형 웰층 (P 형 채널층)
6 : 필드 절연막
7 : 트렌치
8 : 게이트 절연막
9 : 게이트 전극
10 : N 형 소스 영역
11 : N＋＋ 형 소스 영역
12 : N＋＋ 형 드레인 영역
13 : 실리콘 질화막
14 : 실리콘 산화막
15 : 인 유리층
16 : 금속 전극

Claims (3)

  1. 반도체 기판의 표면에 채널층을 형성하는 공정과,
    상기 반도체 기판의 표면에 실리콘 질화막 및 제 1 실리콘 산화막을 순서대로 형성하고, 상기 채널층을 덮는 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막에, 트렌치를 형성하기 위한 개구를 형성하는 공정과,
    상기 실리콘 질화막 및 상기 제 1 실리콘 산화막을 마스크로 하여, 상기 개구의 위치에 상기 반도체 기판의 표면으로부터 상기 채널층보다 깊은 트렌치를 형성하는 공정과,
    상기 실리콘 질화막을 남기고 상기 제 1 실리콘 산화막을 제거하는 공정과,
    상기 실리콘 질화막을 마스크로 하여, 상기 트렌치의 측면에 게이트 산화막이 되는 제 2 실리콘 산화막을 형성하는 공정과,
    상기 트렌치를 매립하도록 상기 실리콘 질화막 표면에 게이트 전극 재료를 퇴적한 후, 상기 실리콘 질화막을 마스크로 하여 상기 실리콘 질화막 상에 있는 상기 게이트 전극 재료를 제거하고, 상단면이 후에 소스 영역이 되는 상기 채널층의 표면보다 위가 되도록 상기 트렌치 내에 게이트 전극을 형성하는 공정과,
    상기 실리콘 질화막을 제거한 후, 상기 트렌치의 주위에 상기 채널층과 역도전형의 소스 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  2. 반도체 기판의 표면에 채널층을 형성하는 공정과,
    상기 반도체 기판의 표면에 실리콘 질화막 및 제 1 실리콘 산화막을 순서대로 형성하고, 상기 채널층을 덮는 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막에, 트렌치를 형성하기 위한 개구를 형성하는 공정과,
    상기 실리콘 질화막 및 상기 제 1 실리콘 산화막을 마스크로 하여, 상기 개구의 위치에 상기 반도체 기판의 표면으로부터 상기 채널층보다 깊은 트렌치를 형성하는 공정과,
    상기 실리콘 질화막을 남기고 상기 제 1 실리콘 산화막을 제거하는 공정과,
    상기 실리콘 질화막을 마스크로 하여, 상기 트렌치의 측면에 게이트 산화막이 되는 제 2 실리콘 산화막을 형성하는 공정과,
    상기 트렌치를 매립하도록 상기 실리콘 질화막 표면에 게이트 전극 재료를 퇴적한 후, 상기 실리콘 질화막을 마스크로 하여 상기 실리콘 질화막 상에 있는 상기 게이트 전극 재료를 제거하고, 상단면이 후에 소스 영역이 되는 상기 채널 영역의 표면보다 위가 되도록 상기 트렌치 내에 게이트 전극을 형성하는 공정과,
    상기 트렌치의 주위에 상기 채널층과 역도전형의 소스 영역을 형성한 후, 상기 게이트 전극의 상단면이 상기 채널층의 표면보다 위가 되어 있는 상태를 유지한 채로 상기 실리콘 질화막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형의 채널층과,
    상기 채널층의 표면으로부터 상기 채널층을 관통하여 형성된 트렌치와,
    상기 트렌치 내벽면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 트렌치 내에 충전된 게이트 전극과,
    상기 트렌치의 주위에 배치된 소스 영역으로 이루어지고,
    상기 게이트 전극의 상단면이 후에 소스 영역이 되는 상기 채널층의 표면보다 위에 있음과 함께, 상기 게이트 전극의 상단부의 측면이, 상기 트렌치 내의 상기 게이트 전극의 측면과 동일한 형상을 갖고 있는 반도체 장치.
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