JPH0417371A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH0417371A JPH0417371A JP12027590A JP12027590A JPH0417371A JP H0417371 A JPH0417371 A JP H0417371A JP 12027590 A JP12027590 A JP 12027590A JP 12027590 A JP12027590 A JP 12027590A JP H0417371 A JPH0417371 A JP H0417371A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえばスイッチング機器などに使用される
ＭＯ８電界効果トランジスタ（以下、ＭＯＳＦＥＴと記
す）の製造方法に関するものである。
ＭＯ８電界効果トランジスタ（以下、ＭＯＳＦＥＴと記
す）の製造方法に関するものである。
従来の技術
従来のトレンチタイプの縦型ＭＯ８ＦＥＴの製造方法を
、Ｎチャンネル形のものを例にとり、第２図１ａｌ〜（
Ｃ１の工程順断面図により示す。
、Ｎチャンネル形のものを例にとり、第２図１ａｌ〜（
Ｃ１の工程順断面図により示す。
まず、第２図１ａｌのように、ドレインとなるＮ形のシ
リコン基板１に、Ｐ形拡散領域２を形成し、そのＰ形拡
散領域２の内部にソースとなる高濃度のＮ形拡散領域３
を形成する。そして、第２図（ｂ）のように、高濃度Ｎ
形拡散領域３とＰ形拡散領域２との両方を貫通する形で
エツチングし、溝４を形成した後、溝の側壁にゲート酸
化膜５を形成し、さらに、ゲート酸化膜５の表面に溝を
埋める形でゲート電極６を形成する。ついで、第２図（
Ｃ１のように、ゲート電極６上に形成した層間絶縁膜７
に、Ｐ形拡散領域２と高濃度Ｎ形拡散領域３にまたがり
、コンタクト窓を形成して、これらに接するソース電極
８を形成する。また、シリコン基板裏面にドレイン電極
９を形成する。
リコン基板１に、Ｐ形拡散領域２を形成し、そのＰ形拡
散領域２の内部にソースとなる高濃度のＮ形拡散領域３
を形成する。そして、第２図（ｂ）のように、高濃度Ｎ
形拡散領域３とＰ形拡散領域２との両方を貫通する形で
エツチングし、溝４を形成した後、溝の側壁にゲート酸
化膜５を形成し、さらに、ゲート酸化膜５の表面に溝を
埋める形でゲート電極６を形成する。ついで、第２図（
Ｃ１のように、ゲート電極６上に形成した層間絶縁膜７
に、Ｐ形拡散領域２と高濃度Ｎ形拡散領域３にまたがり
、コンタクト窓を形成して、これらに接するソース電極
８を形成する。また、シリコン基板裏面にドレイン電極
９を形成する。
この構造の縦型ＭＯＳＦＥＴではゲート電極６に電圧を
印加することにより、チャンネルのＰ形拡散領域２とゲ
ート酸化膜５との界面にチャンネルができ、電子はソー
スの高濃度Ｎ形拡散領域３からこのチャンネルを通って
ドレイン領域１に流れる。Ｐ形拡散領域２と高濃度Ｎ形
拡散領域３とがソース電極８によってショートされてい
るのは、この部分を同電位にしてＰ形拡散領域２の電位
を固定するためである。
印加することにより、チャンネルのＰ形拡散領域２とゲ
ート酸化膜５との界面にチャンネルができ、電子はソー
スの高濃度Ｎ形拡散領域３からこのチャンネルを通って
ドレイン領域１に流れる。Ｐ形拡散領域２と高濃度Ｎ形
拡散領域３とがソース電極８によってショートされてい
るのは、この部分を同電位にしてＰ形拡散領域２の電位
を固定するためである。
発明が解決しようとする課題
この製造方法では、チャンネルのＰ形拡散領域２および
ソースの高濃度Ｎ形拡散領域３が形成された後に、溝４
を形成し、その側壁を酸化するため、特に、Ｐ形拡散領
域２の溝表面の不純物濃度が酸化により変動しやすく、
かつ高濃度Ｎ形不純物がゲート酸化膜に取り込まれて、
ＭＯＳＦＥＴの諸特性の変動、たとえば、しきい値のば
らつきを大きくしたり、ゲート酸化膜の信頼性が悪くな
るという問題があった。
ソースの高濃度Ｎ形拡散領域３が形成された後に、溝４
を形成し、その側壁を酸化するため、特に、Ｐ形拡散領
域２の溝表面の不純物濃度が酸化により変動しやすく、
かつ高濃度Ｎ形不純物がゲート酸化膜に取り込まれて、
ＭＯＳＦＥＴの諸特性の変動、たとえば、しきい値のば
らつきを大きくしたり、ゲート酸化膜の信頼性が悪くな
るという問題があった。
課題を解決するための手段
本発明のＭＯＳＦＥＴの製造方法は、上記の問題点を解
決するものであって、まず、初期工程において溝および
清浄なゲート酸化膜、そして、間溝の内部にゲート電極
を形成し、その後、ゲート電極をマスクとして、不純物
領域を形成するものである。
決するものであって、まず、初期工程において溝および
清浄なゲート酸化膜、そして、間溝の内部にゲート電極
を形成し、その後、ゲート電極をマスクとして、不純物
領域を形成するものである。
作用
この製造方法によれば、高濃度の不純物領域がない状態
でゲート酸化膜を形成するため、ゲート酸化膜質の高信
頼性が得られるとともに、ゲート酸化膜およびゲート電
極を形成した後で不純物領域を形成するため、ＭＯＳＦ
ＥＴの特性を決定するＰ影領域の表面濃度が注入する不
純物量と拡散によってのみ決定されるため、しきい値電
圧を特徴とする特性のばらつきが大幅に低減される。
でゲート酸化膜を形成するため、ゲート酸化膜質の高信
頼性が得られるとともに、ゲート酸化膜およびゲート電
極を形成した後で不純物領域を形成するため、ＭＯＳＦ
ＥＴの特性を決定するＰ影領域の表面濃度が注入する不
純物量と拡散によってのみ決定されるため、しきい値電
圧を特徴とする特性のばらつきが大幅に低減される。
実施例
本発明のＭＯＳＦＥＴの製造方法の実施例について、第
１図（ａｌ〜（Ｃ１に示したＮチャンネル縦型ＭＯＳＦ
ＥＴの製造方法の工程順断面図を参照して説明する。
１図（ａｌ〜（Ｃ１に示したＮチャンネル縦型ＭＯＳＦ
ＥＴの製造方法の工程順断面図を参照して説明する。
まず、第１図（ａｌのように、Ｎ形のシリコン基板１を
シリコンエッチして溝４を形成した後、この溝の側壁に
ゲート酸化膜５、さらに溝４の内部にのみ多結晶シリコ
ンのゲート電極６を充填する。
シリコンエッチして溝４を形成した後、この溝の側壁に
ゲート酸化膜５、さらに溝４の内部にのみ多結晶シリコ
ンのゲート電極６を充填する。
溝の内部にのみ選択的に多結晶シリコンを充填する方法
は、まず溝が完全に埋まるように厚く多結晶シリコンを
半導体基板全面に気相成長させ、次に基板表面を機械的
に研磨する手法或は多結晶シリコンを成長させた後、さ
らにレジストのような粘性を持つ材料を塗布して表面を
平坦化した後、表面をエッチバックすることにより実現
できる。
は、まず溝が完全に埋まるように厚く多結晶シリコンを
半導体基板全面に気相成長させ、次に基板表面を機械的
に研磨する手法或は多結晶シリコンを成長させた後、さ
らにレジストのような粘性を持つ材料を塗布して表面を
平坦化した後、表面をエッチバックすることにより実現
できる。
このようにして、ゲート電極６を形成した後、第１図（
ｂ）のように、このゲート電極６をマスクとしてＰ形拡
散領域２および高濃度のＮ形拡散領域３を注入拡散して
、ＭＯＳ製造を形成する。そして、後の工程は、従来例
で説明したものと同様で、第１図（Ｃ）のように、層間
絶縁膜６にコンタクト窓を形成し、表面にはソース電極
８を基板裏面にはドレイン電極９を、それぞれ形成する
。
ｂ）のように、このゲート電極６をマスクとしてＰ形拡
散領域２および高濃度のＮ形拡散領域３を注入拡散して
、ＭＯＳ製造を形成する。そして、後の工程は、従来例
で説明したものと同様で、第１図（Ｃ）のように、層間
絶縁膜６にコンタクト窓を形成し、表面にはソース電極
８を基板裏面にはドレイン電極９を、それぞれ形成する
。
第３図にはＭＯＳＦＥＴのしきい値電圧の分布および第
４図にはゲート酸化膜の絶縁耐圧の分布を従来方法と本
発明による方法で比較し示した。
４図にはゲート酸化膜の絶縁耐圧の分布を従来方法と本
発明による方法で比較し示した。
しきい値電圧のばらつきは従来の約半分に低減され、ま
たゲート酸化膜の絶縁耐圧も大幅に改善されるなど、そ
の効果は非常に大なるものがある。
たゲート酸化膜の絶縁耐圧も大幅に改善されるなど、そ
の効果は非常に大なるものがある。
発明の効果
本発明のＭＯＳＦＥＴの製造方法では、溝ゲート酸化膜
、ゲート電極のように、ＭＯＳＦＥＴの基本構造を工程
の初期に形成し、その後で不純物の拡散領域を形成する
ため、ＭＯＳＦＥＴの特性の安定化やゲート酸化膜の高
信頼性が得られる。
、ゲート電極のように、ＭＯＳＦＥＴの基本構造を工程
の初期に形成し、その後で不純物の拡散領域を形成する
ため、ＭＯＳＦＥＴの特性の安定化やゲート酸化膜の高
信頼性が得られる。
第１図は本発明の一実施例によるＭＯＳＦＥＴの製造方
法を示す断面構造図、第２図は従来の縦型ＭＯＳＦＥＴ
の製造方法を示す断面構造図、第３図および第４図はそ
れらの特性図である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・Ｐ形
拡散領域、３・・・・・・高濃度Ｎ形拡散領域、４・・
・・・・溝、５・・・・・・ゲート酸化膜、６・・・・
・・ゲート電極、７・・・・・・層間絶縁膜、８・・・
・・・ソース電極、９・・・・・・ドレイン電極。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 γ
法を示す断面構造図、第２図は従来の縦型ＭＯＳＦＥＴ
の製造方法を示す断面構造図、第３図および第４図はそ
れらの特性図である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・Ｐ形
拡散領域、３・・・・・・高濃度Ｎ形拡散領域、４・・
・・・・溝、５・・・・・・ゲート酸化膜、６・・・・
・・ゲート電極、７・・・・・・層間絶縁膜、８・・・
・・・ソース電極、９・・・・・・ドレイン電極。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 γ
Claims (1)
- 一導電形半導体基板に形成された溝の側面にゲート酸
化膜を形成した後、前記溝の内部にゲート電極材料を充
填し、そのゲート電極材料をマスクとして、前記−導電
形半導体基板にこれとは反対導電形の不純物を拡散導入
し、引き続いてこの反対導電形不純物領域内に一導電形
の不純物を拡散導入することを特徴としたＭＯＳ電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027590A JPH0417371A (ja) | 1990-05-10 | 1990-05-10 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027590A JPH0417371A (ja) | 1990-05-10 | 1990-05-10 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417371A true JPH0417371A (ja) | 1992-01-22 |
Family
ID=14782204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12027590A Pending JPH0417371A (ja) | 1990-05-10 | 1990-05-10 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417371A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09500241A (ja) * | 1994-06-03 | 1997-01-07 | シリコニックス インコーポレーテッド | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
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| DE19501556C2 (de) * | 1994-01-20 | 1999-03-04 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einer Grabenstruktur, Verwendung einer Halbleitervorrichtung mit einer Grabenstruktur und Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Grabenstruktur |
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-
1990
- 1990-05-10 JP JP12027590A patent/JPH0417371A/ja active Pending
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