JPH08316478A - 逆ｔ形トランジスタの改良された製造方法 - Google Patents
逆ｔ形トランジスタの改良された製造方法Info
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- JPH08316478A JPH08316478A JP8034267A JP3426796A JPH08316478A JP H08316478 A JPH08316478 A JP H08316478A JP 8034267 A JP8034267 A JP 8034267A JP 3426796 A JP3426796 A JP 3426796A JP H08316478 A JPH08316478 A JP H08316478A
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Abstract
(57)【要約】
【課題】 製造工程を単純化させることができ、且つ容
易に行うことができる逆Ｔ形トランジスタの改良された
製造方法を提供すること。 【解決手段】 第１導電型半導体基板上に第１絶縁膜と
第２絶縁膜を順次形成して、これらに逆Ｔ形のホールを
形成する。そのホール内に導電体を詰め込んで逆Ｔ形ゲ
ート電極を形成する。ゲート電極を形成させたあと高濃
度の第２導電型不純物イオンを注入する。逆Ｔ形ゲート
の両翼の下側では低濃度に、ゲート電極により覆われな
い部分では高濃度に不純物領域が自動的に形成される。
易に行うことができる逆Ｔ形トランジスタの改良された
製造方法を提供すること。 【解決手段】 第１導電型半導体基板上に第１絶縁膜と
第２絶縁膜を順次形成して、これらに逆Ｔ形のホールを
形成する。そのホール内に導電体を詰め込んで逆Ｔ形ゲ
ート電極を形成する。ゲート電極を形成させたあと高濃
度の第２導電型不純物イオンを注入する。逆Ｔ形ゲート
の両翼の下側では低濃度に、ゲート電極により覆われな
い部分では高濃度に不純物領域が自動的に形成される。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタの製造方法
に係り、特に逆Ｔ形（又はゴールド構造）トランジスタ
の改良された製造方法に関する。
に係り、特に逆Ｔ形（又はゴールド構造）トランジスタ
の改良された製造方法に関する。
【０００２】
【従来の技術】図１は一般的に従来のＭＯＳＦＥＴの構
造を示す。図１によれば、前記ＭＯＳＦＥＴはｐ形シリ
コン基板１と、ｐ形シリコン基板１上に形成されるシリ
コン酸化膜のようなゲート絶縁膜２（例えば、シリコン
酸化膜）と、ゲート絶縁膜２上に形成されるゲート電極
３（例えば、不純物がドープされたポリシリコン）と、
ゲート電極３上に形成されるゲートキャップ酸化膜４
（例えば、シリコン酸化膜）と、ゲート電極３の左側で
ｐ形シリコン基板１１内に形成される高濃度ｎ形（ｎ+
形）ソース領域５と、そしてゲート電極３の右側でｐ形
シリコン基板１内に形成されるｎ+ 形ドレイン領域６と
から構成される。図１において、ゲート電極３にゲート
電極ＶG が印加されると、ソース領域５からドレイン領
域６に向かって電子が移動する。
造を示す。図１によれば、前記ＭＯＳＦＥＴはｐ形シリ
コン基板１と、ｐ形シリコン基板１上に形成されるシリ
コン酸化膜のようなゲート絶縁膜２（例えば、シリコン
酸化膜）と、ゲート絶縁膜２上に形成されるゲート電極
３（例えば、不純物がドープされたポリシリコン）と、
ゲート電極３上に形成されるゲートキャップ酸化膜４
（例えば、シリコン酸化膜）と、ゲート電極３の左側で
ｐ形シリコン基板１１内に形成される高濃度ｎ形（ｎ+
形）ソース領域５と、そしてゲート電極３の右側でｐ形
シリコン基板１内に形成されるｎ+ 形ドレイン領域６と
から構成される。図１において、ゲート電極３にゲート
電極ＶG が印加されると、ソース領域５からドレイン領
域６に向かって電子が移動する。
【０００３】しかし、この際、図１に示すように、ｐ形
シリコン基板１は高い電位を有し、ｎ+ 形ドレイン領域
６は極端に低い電位を有するので、点（ａ）で強い電界
が形成され、これにより電子は点（ａ）に押し寄せられ
るので、ゲート酸化膜２は割れ目が出来易い。ゲート酸
化膜２に割れ目ができると、電子はその割れ目を通って
ゲート電極３にトラップされ易い。ゲート電極３にトラ
ップされた電子はそこでホールと結合してゲート電圧Ｖ
G を低下させる役割を果たす。従って、定められたゲー
ト電圧ＶG が正しく印加されないので、ＭＯＳＦＥＴの
特性を低下させる結果を招く。
シリコン基板１は高い電位を有し、ｎ+ 形ドレイン領域
６は極端に低い電位を有するので、点（ａ）で強い電界
が形成され、これにより電子は点（ａ）に押し寄せられ
るので、ゲート酸化膜２は割れ目が出来易い。ゲート酸
化膜２に割れ目ができると、電子はその割れ目を通って
ゲート電極３にトラップされ易い。ゲート電極３にトラ
ップされた電子はそこでホールと結合してゲート電圧Ｖ
G を低下させる役割を果たす。従って、定められたゲー
ト電圧ＶG が正しく印加されないので、ＭＯＳＦＥＴの
特性を低下させる結果を招く。
【０００４】前記したように、点（ａ）に電子が急激に
押し寄せられる現象をホットキャリア効果という。よく
知られたように、前記ホットキャリア効果を減少させる
ために、即ち、ｎ+ 形ドレイン領域６のエッジ部分にお
ける電位の急激な変化を緩和するために、ＬＤＤ構造の
ソース領域とドレイン領域を具備するＬＤＤ ＭＯＳＦ
ＥＴが提案された。このＬＤＤ ＭＯＳＦＥＴでは、高
濃度ｎ形（ｎ+ 形）領域のみからなっていた従来のドレ
イン領域は、低濃度ｎ形（ｎ- 形）領域とｎ+形領域に
分けられる。従って、ｐ形基板とｎ形ドレイン領域のイ
ンタフェース部分で緩やかな電位変化が得られる。言い
換えると、前記インタフェース部分に強い電界が形成さ
れるのを防止できる。
押し寄せられる現象をホットキャリア効果という。よく
知られたように、前記ホットキャリア効果を減少させる
ために、即ち、ｎ+ 形ドレイン領域６のエッジ部分にお
ける電位の急激な変化を緩和するために、ＬＤＤ構造の
ソース領域とドレイン領域を具備するＬＤＤ ＭＯＳＦ
ＥＴが提案された。このＬＤＤ ＭＯＳＦＥＴでは、高
濃度ｎ形（ｎ+ 形）領域のみからなっていた従来のドレ
イン領域は、低濃度ｎ形（ｎ- 形）領域とｎ+形領域に
分けられる。従って、ｐ形基板とｎ形ドレイン領域のイ
ンタフェース部分で緩やかな電位変化が得られる。言い
換えると、前記インタフェース部分に強い電界が形成さ
れるのを防止できる。
【０００５】以下、図２（ａ）乃至（ｄ）を参照して従
来の一般的なＬＤＤ ＭＯＳＦＥＴの製造工程を説明す
る。まず、図２（ａ）に示すように、ｐ形シリコン基板
１１上にゲート絶縁膜用としてシリコン酸化膜１２を熱
酸化により成長させ、そのシリコン酸化膜１２の上にゲ
ート電極用（不純物がドープされた）ポリシリコン膜１
３をＣＶＤ法で蒸着させる。次に、ポリシリコン膜１３
上にゲートキャップ絶縁膜用シリコン酸化膜１４をさら
にＣＶＤ法で蒸着する。
来の一般的なＬＤＤ ＭＯＳＦＥＴの製造工程を説明す
る。まず、図２（ａ）に示すように、ｐ形シリコン基板
１１上にゲート絶縁膜用としてシリコン酸化膜１２を熱
酸化により成長させ、そのシリコン酸化膜１２の上にゲ
ート電極用（不純物がドープされた）ポリシリコン膜１
３をＣＶＤ法で蒸着させる。次に、ポリシリコン膜１３
上にゲートキャップ絶縁膜用シリコン酸化膜１４をさら
にＣＶＤ法で蒸着する。
【０００６】図２（ｂ）に示すように、シリコン酸化膜
１４上にホトリソグラフィー工程を施してゲート電極領
域を特定した後、シリコン酸化膜１４、ポリシリコン膜
１３、そしてシリコン酸化膜１２に同時にドライエッチ
ング工程を施してゲート絶縁膜１２ａと、ゲート電極１
３ａ及びゲートキャップ絶縁膜１４ａを形成する。それ
から、ゲートキャップ絶縁膜１４ａをイオン注入マスク
として垂直方向に低濃度ｎ形（ｎ- 形）の不純物イオン
を注入し、ゲート電極１３ａの両側のｐ形シリコン基板
１１内にｎ- 形ソース領域１５ａとｎ- 形ドレイン領域
１５ｂを形成する。
１４上にホトリソグラフィー工程を施してゲート電極領
域を特定した後、シリコン酸化膜１４、ポリシリコン膜
１３、そしてシリコン酸化膜１２に同時にドライエッチ
ング工程を施してゲート絶縁膜１２ａと、ゲート電極１
３ａ及びゲートキャップ絶縁膜１４ａを形成する。それ
から、ゲートキャップ絶縁膜１４ａをイオン注入マスク
として垂直方向に低濃度ｎ形（ｎ- 形）の不純物イオン
を注入し、ゲート電極１３ａの両側のｐ形シリコン基板
１１内にｎ- 形ソース領域１５ａとｎ- 形ドレイン領域
１５ｂを形成する。
【０００７】次に、図２（ｃ）に示すように、ＣＶＤ法
によりゲート側壁スペーサ用シリコン酸化膜を蒸着した
後、このシリコン酸化膜にＲＩＥ（反応性イオンエッチ
ング）を行ってゲート絶縁膜１２ａ、ゲート電極１３ａ
及びゲートキャップ絶縁膜１４ａの側壁に側壁スペーサ
１６ａ、１６ｂを形成する。その後、ゲートキャップ絶
縁膜１４ａと側壁スペーサ１６ａ、１６ｂをイオン注入
マスクとして用いて高濃度ｎ形（ｎ+ 形）の不純物イオ
ンを垂直方向に注入して側壁スペーサ１６ａ、１６ｂの
両側のｐ形シリコン基板１１内にｎ+ 形ソース領域１７
ａとｎ+ 形ドレイン領域１７ｂを形成する。
によりゲート側壁スペーサ用シリコン酸化膜を蒸着した
後、このシリコン酸化膜にＲＩＥ（反応性イオンエッチ
ング）を行ってゲート絶縁膜１２ａ、ゲート電極１３ａ
及びゲートキャップ絶縁膜１４ａの側壁に側壁スペーサ
１６ａ、１６ｂを形成する。その後、ゲートキャップ絶
縁膜１４ａと側壁スペーサ１６ａ、１６ｂをイオン注入
マスクとして用いて高濃度ｎ形（ｎ+ 形）の不純物イオ
ンを垂直方向に注入して側壁スペーサ１６ａ、１６ｂの
両側のｐ形シリコン基板１１内にｎ+ 形ソース領域１７
ａとｎ+ 形ドレイン領域１７ｂを形成する。
【０００８】次に、図２（ｄ）に示すように、ＣＶＤ法
により絶縁膜１８を蒸着した後、ホトリソグラフィー工
程及びドライエッチング工程を行ってｎ+ 形ソース領域
１７ａとゲート電極１３ａ及びｎ+ 形ドレイン領域１７
ｂ上にソース電極用コンタクトホールとゲート電極用コ
ンタクトホール及びドレイン電極用コンタクトホールを
各々形成する。次に、前記コンタクトホールに充分埋め
込まれるように金属膜をＣＶＤ法で蒸着した後、金属膜
にホトリソグラフィー工程及びドライエッチング工程を
行ってソースコンタクト電極１９ａとゲートコンタクト
電極１９ｂとドレインコンタクト電極１９ｃを形成す
る。
により絶縁膜１８を蒸着した後、ホトリソグラフィー工
程及びドライエッチング工程を行ってｎ+ 形ソース領域
１７ａとゲート電極１３ａ及びｎ+ 形ドレイン領域１７
ｂ上にソース電極用コンタクトホールとゲート電極用コ
ンタクトホール及びドレイン電極用コンタクトホールを
各々形成する。次に、前記コンタクトホールに充分埋め
込まれるように金属膜をＣＶＤ法で蒸着した後、金属膜
にホトリソグラフィー工程及びドライエッチング工程を
行ってソースコンタクト電極１９ａとゲートコンタクト
電極１９ｂとドレインコンタクト電極１９ｃを形成す
る。
【０００９】上記ＬＤＤ構造を有するＭＯＳＦＥＴは次
の問題点が依然と存在する。 １．ｎ- 形ドレイン領域の追加構成によりドレイン領域
とゲート絶縁膜のエッジ部分における電界が低下して
も、側壁スペーサの下にはゲート電極が形成されていな
いので、そこにゲート電圧ＶG が印加されない。従っ
て、依然としてドレイン領域とゲート絶縁膜のエッジ部
分で強い電界が形成され、その強い電界によりホットキ
ャリア効果が発生する。 ２．ソース領域とドレイン領域がＬＤＤ構造、即ち低濃
度領域と高濃度領域の二重構造で形成されているが、ゲ
ート電圧が加えられていないので低濃度領域に電界の影
響が与えられず、ソース領域とドレイン領域は高い抵抗
値を有し、この高い抵抗値により電流駆動能力が低下す
る。 ３．ソース領域とドレイン領域をＬＤＤ構造で形成する
ために２度のマスキング工程とイオン注入工程が要求さ
れるので、工程が複雑である。
の問題点が依然と存在する。 １．ｎ- 形ドレイン領域の追加構成によりドレイン領域
とゲート絶縁膜のエッジ部分における電界が低下して
も、側壁スペーサの下にはゲート電極が形成されていな
いので、そこにゲート電圧ＶG が印加されない。従っ
て、依然としてドレイン領域とゲート絶縁膜のエッジ部
分で強い電界が形成され、その強い電界によりホットキ
ャリア効果が発生する。 ２．ソース領域とドレイン領域がＬＤＤ構造、即ち低濃
度領域と高濃度領域の二重構造で形成されているが、ゲ
ート電圧が加えられていないので低濃度領域に電界の影
響が与えられず、ソース領域とドレイン領域は高い抵抗
値を有し、この高い抵抗値により電流駆動能力が低下す
る。 ３．ソース領域とドレイン領域をＬＤＤ構造で形成する
ために２度のマスキング工程とイオン注入工程が要求さ
れるので、工程が複雑である。
【００１０】前記で述べたように、ＬＤＤ ＭＯＳＦＥ
Ｔの問題点を解決するため、ゴールド構造又は逆Ｔ形と
呼ばれるＭＯＳＦＥＴの構造が提案された。図３（ａ）
乃至（ｆ）を参照して、逆Ｔ形ＭＯＳＦＥＴの製造工程
を説明する。前記逆Ｔ形ＭＯＳＦＥＴの製造工程は、本
発明の先行技術で、米国特許第４，９０７，０４８号と
第４，９６３，０５４号等に公開されたことがある。
Ｔの問題点を解決するため、ゴールド構造又は逆Ｔ形と
呼ばれるＭＯＳＦＥＴの構造が提案された。図３（ａ）
乃至（ｆ）を参照して、逆Ｔ形ＭＯＳＦＥＴの製造工程
を説明する。前記逆Ｔ形ＭＯＳＦＥＴの製造工程は、本
発明の先行技術で、米国特許第４，９０７，０４８号と
第４，９６３，０５４号等に公開されたことがある。
【００１１】まず、図３（ａ）のように、ｐ形シリコン
基板２１上に薄いゲート絶縁膜として酸化膜２２を成長
させ、このゲート酸化膜２２の上にポリシリコン層２３
と酸化膜２４を順次蒸着した後、ホトレジスト２５を酸
化膜２４上に塗布し、ホトレジスト２５にホトリソグラ
フィー工程を行ってゲート領域定義用のホトレジストパ
ターン２５を形成する。
基板２１上に薄いゲート絶縁膜として酸化膜２２を成長
させ、このゲート酸化膜２２の上にポリシリコン層２３
と酸化膜２４を順次蒸着した後、ホトレジスト２５を酸
化膜２４上に塗布し、ホトレジスト２５にホトリソグラ
フィー工程を行ってゲート領域定義用のホトレジストパ
ターン２５を形成する。
【００１２】次に、図３（ｂ）のように、ホトレジスト
パターン２５をエッチングマスクとして用いて前記酸化
膜２４をエッチングし、続けてポリシリコン膜２３を表
面から一定の深さだけエッチングした後、ホトレジスト
パターン２５を除去する。その結果、メサ形状のポリシ
リコンパターン２３ａとゲートキャップ酸化膜２４ａが
形成される。
パターン２５をエッチングマスクとして用いて前記酸化
膜２４をエッチングし、続けてポリシリコン膜２３を表
面から一定の深さだけエッチングした後、ホトレジスト
パターン２５を除去する。その結果、メサ形状のポリシ
リコンパターン２３ａとゲートキャップ酸化膜２４ａが
形成される。
【００１３】次に、図３（ｃ）のように、ｎ形不純物イ
オンを低濃度に注入してｎ- 形ソース領域２６とｎ- 形
ドレイン領域２７を形成する。
オンを低濃度に注入してｎ- 形ソース領域２６とｎ- 形
ドレイン領域２７を形成する。
【００１４】次に、図３（ｄ）のように、露出された全
表面上にＣＶＤ法で酸化膜を蒸着した後、これをＲＩＥ
を行ってポリシリコンパターン２３ａの側面に側壁スペ
ーサ２８ａ、２８ｂを形成する。
表面上にＣＶＤ法で酸化膜を蒸着した後、これをＲＩＥ
を行ってポリシリコンパターン２３ａの側面に側壁スペ
ーサ２８ａ、２８ｂを形成する。
【００１５】次に、図３（ｅ）のように、ゲートキャッ
プ酸化膜２４ａと側壁スペーサ２８ａ、２８ｂをエッチ
ングマスクとしてポリシリコンパターン２３ａの露出さ
れた部分をエッチングして逆Ｔ形ゲート電極２３ｂを形
成する。
プ酸化膜２４ａと側壁スペーサ２８ａ、２８ｂをエッチ
ングマスクとしてポリシリコンパターン２３ａの露出さ
れた部分をエッチングして逆Ｔ形ゲート電極２３ｂを形
成する。
【００１６】次に、図３（ｆ）のように、ゲートキャッ
プ酸化膜２４ａと側壁スペーサ２８ａ、２８ｂをイオン
注入マスクとして高濃度のｎ形不純物イオンを注入し
て、既に形成されたｎ- 形ソース領域２６とｎ- 形ドレ
イン領域２７内にｎ+ 形ソース領域２９とｎ+ 形ドレイ
ン領域３０を形成する。即ち、前記方法において、側壁
スペーサを用いた点は図１のＬＤＤ ＭＯＳＦＥＴ構造
と同一であるが、ゲート電極が側壁スペーサの下側まで
延長される点が異なる。
プ酸化膜２４ａと側壁スペーサ２８ａ、２８ｂをイオン
注入マスクとして高濃度のｎ形不純物イオンを注入し
て、既に形成されたｎ- 形ソース領域２６とｎ- 形ドレ
イン領域２７内にｎ+ 形ソース領域２９とｎ+ 形ドレイ
ン領域３０を形成する。即ち、前記方法において、側壁
スペーサを用いた点は図１のＬＤＤ ＭＯＳＦＥＴ構造
と同一であるが、ゲート電極が側壁スペーサの下側まで
延長される点が異なる。
【００１７】このように製造される逆Ｔ形ＬＤＤ ＭＯ
ＳＦＥＴ（もしくはゴールドＭＯＳＦＥＴ）は、ｎ- 形
ソース領域２６とｎ- 形ドレイン領域２７がゲート電極
２３ｂに完全オーバーラップされて、ゲート電圧ＶG の
影響を受けるために、ホットキャリア効果に対する特性
を向上させることができて、ホットキャリア効果による
素子の劣化を防止することができる。
ＳＦＥＴ（もしくはゴールドＭＯＳＦＥＴ）は、ｎ- 形
ソース領域２６とｎ- 形ドレイン領域２７がゲート電極
２３ｂに完全オーバーラップされて、ゲート電圧ＶG の
影響を受けるために、ホットキャリア効果に対する特性
を向上させることができて、ホットキャリア効果による
素子の劣化を防止することができる。
【００１８】
【発明が解決しようとする課題】しかし、前記製造工程
から分かるように、ゲート電極の形成のためにポリシリ
コン層を形成した後、逆Ｔ形構造のゲート電極を形成す
るために、ゲート電極形成用のエッチングマスク、即ち
ホトレジストパターン２５を用いてポリシリコン層を一
定の深さだけエッチングするとき、エッチングを停止さ
せるための終点の正確な調節が難しいという問題点があ
った。また、完全な逆Ｔ形ゲート電極を作るために、側
壁スペーサをエッチングマスクとして用いた付加的なエ
ッチング工程が要求される等、工程が複雑になる問題が
あった。
から分かるように、ゲート電極の形成のためにポリシリ
コン層を形成した後、逆Ｔ形構造のゲート電極を形成す
るために、ゲート電極形成用のエッチングマスク、即ち
ホトレジストパターン２５を用いてポリシリコン層を一
定の深さだけエッチングするとき、エッチングを停止さ
せるための終点の正確な調節が難しいという問題点があ
った。また、完全な逆Ｔ形ゲート電極を作るために、側
壁スペーサをエッチングマスクとして用いた付加的なエ
ッチング工程が要求される等、工程が複雑になる問題が
あった。
【００１９】本発明はかかる問題を解決するために、製
造工程を単純化させることができ、且つ容易に行うこと
ができる逆Ｔ形トランジスタの改良された製造方法を提
案することを目的とする。
造工程を単純化させることができ、且つ容易に行うこと
ができる逆Ｔ形トランジスタの改良された製造方法を提
案することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１導電型半導体基板上に第１絶縁膜と
第２絶縁膜を順次形成するステップと、第２絶縁膜の一
部分と第１絶縁膜の一部分を順次除去して、これらに逆
Ｔ形のホールを形成するステップと、前記ホール内に導
電体を詰め込んで逆Ｔ形ゲート電極を形成するステップ
と、残存する第１絶縁膜と第２絶縁膜を除去するステッ
プと、高濃度の第２導電型不純物イオンを注入して逆Ｔ
形ゲートの両翼の下側に該当する基板内に低濃度不純物
領域を形成するとともに、ゲート電極により覆われない
基板内に高濃度不純物領域を形成するステップとを具備
する。
に、本発明は、第１導電型半導体基板上に第１絶縁膜と
第２絶縁膜を順次形成するステップと、第２絶縁膜の一
部分と第１絶縁膜の一部分を順次除去して、これらに逆
Ｔ形のホールを形成するステップと、前記ホール内に導
電体を詰め込んで逆Ｔ形ゲート電極を形成するステップ
と、残存する第１絶縁膜と第２絶縁膜を除去するステッ
プと、高濃度の第２導電型不純物イオンを注入して逆Ｔ
形ゲートの両翼の下側に該当する基板内に低濃度不純物
領域を形成するとともに、ゲート電極により覆われない
基板内に高濃度不純物領域を形成するステップとを具備
する。
【００２１】
【発明の実施の形態】以下、図４（ａ）乃至（ｇ）を参
照して本発明を詳細に説明する。まず、図４（ａ）のよ
うに、第１導電型半導体基板としてｐ形シリコン基板３
１が設けられ、前記ｐ形シリコン基板３１上に熱酸化法
もしくはＣＶＤ法を用いて第１絶縁膜として薄いシリコ
ン酸化膜３２が成長又は蒸着される。次に、シリコン酸
化膜３２上に第２絶縁膜としてのシリコン窒化膜３３が
ＣＶＤ法により蒸着される。
照して本発明を詳細に説明する。まず、図４（ａ）のよ
うに、第１導電型半導体基板としてｐ形シリコン基板３
１が設けられ、前記ｐ形シリコン基板３１上に熱酸化法
もしくはＣＶＤ法を用いて第１絶縁膜として薄いシリコ
ン酸化膜３２が成長又は蒸着される。次に、シリコン酸
化膜３２上に第２絶縁膜としてのシリコン窒化膜３３が
ＣＶＤ法により蒸着される。
【００２２】次に、図４（ｂ）に示すように、前記シリ
コン窒化膜３３上にホトリソグラフィー工程を行って一
定の幅を有する第１ゲート領域を決めた後、異方性ドラ
イエッチング工程を行ってその第１ゲート領域に該当す
るシリコン窒化膜３３を除去して第１ホール３４を形成
する。即ち、シリコン窒化膜３３上にホトリソグラフィ
ー工程を行ってそれの一部分を除去して第１ホール３４
を形成する。
コン窒化膜３３上にホトリソグラフィー工程を行って一
定の幅を有する第１ゲート領域を決めた後、異方性ドラ
イエッチング工程を行ってその第１ゲート領域に該当す
るシリコン窒化膜３３を除去して第１ホール３４を形成
する。即ち、シリコン窒化膜３３上にホトリソグラフィ
ー工程を行ってそれの一部分を除去して第１ホール３４
を形成する。
【００２３】次に、図４（ｃ）に示すように、第１ホー
ル３４を介して露出されたシリコン酸化膜３２に等方性
ウェットエッチング工程を行って第１ホール３４の下に
第１ホール３４より広い幅を有する第２ホール３５を第
２ゲート領域として形成する。即ち、シリコン酸化膜３
２の一部分を除去して第１ホール３４の下側にこれより
広い幅を有する第２ホール３５を形成する。この際、シ
リコン窒化膜３３と薄いシリコン酸化膜３２は互いに異
なるエッチング選択度を有するので、第１ゲート領域用
の第１ホール３４と第２ゲート領域用の第２ホール３５
の形成のための２回のエッチング工程時に互いに影響を
及ぼさない。続けて、薄いシリコン酸化膜３２における
第２ホール３５の形成により露出されたｐ形シリコン基
板３１の表面上に熱酸化工程を行って第２ホール３５内
におけるｐ形シリコン基板３１の表面上にゲート絶縁膜
としてのシリコン酸化膜３６を成長させる。
ル３４を介して露出されたシリコン酸化膜３２に等方性
ウェットエッチング工程を行って第１ホール３４の下に
第１ホール３４より広い幅を有する第２ホール３５を第
２ゲート領域として形成する。即ち、シリコン酸化膜３
２の一部分を除去して第１ホール３４の下側にこれより
広い幅を有する第２ホール３５を形成する。この際、シ
リコン窒化膜３３と薄いシリコン酸化膜３２は互いに異
なるエッチング選択度を有するので、第１ゲート領域用
の第１ホール３４と第２ゲート領域用の第２ホール３５
の形成のための２回のエッチング工程時に互いに影響を
及ぼさない。続けて、薄いシリコン酸化膜３２における
第２ホール３５の形成により露出されたｐ形シリコン基
板３１の表面上に熱酸化工程を行って第２ホール３５内
におけるｐ形シリコン基板３１の表面上にゲート絶縁膜
としてのシリコン酸化膜３６を成長させる。
【００２４】次に、図４（ｄ）に示すように、第１ホー
ル３４と第２ホール３５が完全に詰め込まれるようにＣ
ＶＤ法で導電体、例えば不純物がドープされたポリシリ
コン３７を蒸着した後、異方性ドライエッチング法でエ
ッチバック工程を行ってシリコン窒化膜３３の表面上側
に残存する不純物がドープされたポリシリコンを除去す
る。逆Ｔ形のホールを成す第１ホール３４と第２ホール
３５に不純物がドープされたポリシリコンを詰め込むこ
とにより、逆Ｔ形ゲート電極３７を形成する。
ル３４と第２ホール３５が完全に詰め込まれるようにＣ
ＶＤ法で導電体、例えば不純物がドープされたポリシリ
コン３７を蒸着した後、異方性ドライエッチング法でエ
ッチバック工程を行ってシリコン窒化膜３３の表面上側
に残存する不純物がドープされたポリシリコンを除去す
る。逆Ｔ形のホールを成す第１ホール３４と第２ホール
３５に不純物がドープされたポリシリコンを詰め込むこ
とにより、逆Ｔ形ゲート電極３７を形成する。
【００２５】次に、図４（ｅ）に示すように、残存する
シリコン窒化膜３３をドライエッチング工程もしくはウ
ェットエッチング工程を行って除去した後、薄いシリコ
ン酸化膜３２もウェットエッチング工程もしくはドライ
エッチング工程を行って除去する。
シリコン窒化膜３３をドライエッチング工程もしくはウ
ェットエッチング工程を行って除去した後、薄いシリコ
ン酸化膜３２もウェットエッチング工程もしくはドライ
エッチング工程を行って除去する。
【００２６】図４（ｆ）に示すように、残存するシリコ
ン窒化膜３３とシリコン酸化膜３２の除去により露出さ
れた逆Ｔ形ゲート電極３７とｐ形シリコン基板３１の全
表面に熱酸化工程もしくはＣＶＤ工程によりイオン注入
緩衝用の薄いシリコン酸化膜３８を形成した後、シリコ
ン酸化膜３８の全表面にわたって高濃度のｎ形不純物イ
オンを注入してＬＤＤソース領域とドレイン領域を形成
するとともに、高濃度のソース領域とドレイン領域を形
成する。即ち、シリコン酸化膜３８の全表面にわたって
高濃度のｎ形不純物イオン（ｎ+ ）を注入しても、逆Ｔ
形ゲート電極３７の両翼Ｒ1、Ｒ2の下側に該当するｐ形
シリコン基板３１内には翼Ｒ1、Ｒ2及びシリコン酸化膜
３６の厚さにより低濃度のｎ形（ｎ- 形）ソース領域３
９ａと低濃度のｎ形（ｎ- 形）ドレイン領域３９ｂが形
成され、逆Ｔ形ゲート電極３７により覆われないｐ形シ
リコン基板３１内にはシリコン酸化膜３８を介してイオ
ンが注入されるので、高濃度のｎ形（ｎ+ 形）ソース領
域４０ａとｎ+ 形ドレイン領域４０ｂが形成される。一
方、逆Ｔ形ゲート電極３７の両翼Ｒ1、Ｒ2を除いたゲー
ト電極の本体部分は厚すぎてｎ+ 形不純物イオンがｐ形
シリコン基板１３まで及ばないので、本体の下側では何
の不純物領域も形成されない。
ン窒化膜３３とシリコン酸化膜３２の除去により露出さ
れた逆Ｔ形ゲート電極３７とｐ形シリコン基板３１の全
表面に熱酸化工程もしくはＣＶＤ工程によりイオン注入
緩衝用の薄いシリコン酸化膜３８を形成した後、シリコ
ン酸化膜３８の全表面にわたって高濃度のｎ形不純物イ
オンを注入してＬＤＤソース領域とドレイン領域を形成
するとともに、高濃度のソース領域とドレイン領域を形
成する。即ち、シリコン酸化膜３８の全表面にわたって
高濃度のｎ形不純物イオン（ｎ+ ）を注入しても、逆Ｔ
形ゲート電極３７の両翼Ｒ1、Ｒ2の下側に該当するｐ形
シリコン基板３１内には翼Ｒ1、Ｒ2及びシリコン酸化膜
３６の厚さにより低濃度のｎ形（ｎ- 形）ソース領域３
９ａと低濃度のｎ形（ｎ- 形）ドレイン領域３９ｂが形
成され、逆Ｔ形ゲート電極３７により覆われないｐ形シ
リコン基板３１内にはシリコン酸化膜３８を介してイオ
ンが注入されるので、高濃度のｎ形（ｎ+ 形）ソース領
域４０ａとｎ+ 形ドレイン領域４０ｂが形成される。一
方、逆Ｔ形ゲート電極３７の両翼Ｒ1、Ｒ2を除いたゲー
ト電極の本体部分は厚すぎてｎ+ 形不純物イオンがｐ形
シリコン基板１３まで及ばないので、本体の下側では何
の不純物領域も形成されない。
【００２７】上述したように、図４（ｆ）によれば、た
だ一度のｎ+ 形不純物イオンの注入により高濃度不純物
領域のみならず、ＬＤＤ不純物領域までも形成すること
ができる。つまり、ＬＤＤ不純物領域、即ちｎ- 形ソー
ス領域３９ａとｎ- 形ドレイン領域３９ｂもゲート電圧
ＶG により電気的に制御できるので、従来のＭＯＳＦＥ
Ｔのドレインエッジ部分で発生していたホットキャリア
効果を防止することができる。なお、図２の側壁スペー
サを用いたＭＯＳＦＥＴはその側壁スペーサの下側にゲ
ート電圧ＶG が印加されないためその部分の抵抗が高く
なるが、本発明の場合、側壁スペーサの下側の部分、即
ちＬＤＤ不純物領域にゲート電圧が加えられるので、そ
の部分の抵抗が減少し、その抵抗の減少によりＭＯＳＦ
ＥＴの電流駆動能力が増加する。
だ一度のｎ+ 形不純物イオンの注入により高濃度不純物
領域のみならず、ＬＤＤ不純物領域までも形成すること
ができる。つまり、ＬＤＤ不純物領域、即ちｎ- 形ソー
ス領域３９ａとｎ- 形ドレイン領域３９ｂもゲート電圧
ＶG により電気的に制御できるので、従来のＭＯＳＦＥ
Ｔのドレインエッジ部分で発生していたホットキャリア
効果を防止することができる。なお、図２の側壁スペー
サを用いたＭＯＳＦＥＴはその側壁スペーサの下側にゲ
ート電圧ＶG が印加されないためその部分の抵抗が高く
なるが、本発明の場合、側壁スペーサの下側の部分、即
ちＬＤＤ不純物領域にゲート電圧が加えられるので、そ
の部分の抵抗が減少し、その抵抗の減少によりＭＯＳＦ
ＥＴの電流駆動能力が増加する。
【００２８】次に、図４（ｇ）に示すように、シリコン
酸化膜３８の全表面上にＣＶＤ法によって平坦化された
表面を有するシリコン酸化膜４１を形成してから、ホト
リソグラフィー工程を行ってｎ+ 形ソース領域４０ａと
逆Ｔ形ゲート電極３７及びｎ+ 形ドレイン領域４０ｂの
上側に各々配線連結のためのコンタクトホール領域を決
める。各コンタクトホール領域に該当するシリコン酸化
膜４１とシリコン酸化膜３８を除去して、ソースコンタ
クトホール４２ａとゲートコンタクトホール４２ｂ及び
ドレインコンタクトホール４２ｃを形成する。その後、
前記コンタクトホール４２ａ、４２ｂ、４２ｃに充分詰
め込まれるように導電体又は金属を蒸着し、この金属に
ホトリソグラフィー工程及び異方性ドライエッチング工
程を行ってソースコンタクト電極４３ａとゲートコンタ
クト電極４３ｂ及びドレインコンタクト４３ｃを形成す
る。
酸化膜３８の全表面上にＣＶＤ法によって平坦化された
表面を有するシリコン酸化膜４１を形成してから、ホト
リソグラフィー工程を行ってｎ+ 形ソース領域４０ａと
逆Ｔ形ゲート電極３７及びｎ+ 形ドレイン領域４０ｂの
上側に各々配線連結のためのコンタクトホール領域を決
める。各コンタクトホール領域に該当するシリコン酸化
膜４１とシリコン酸化膜３８を除去して、ソースコンタ
クトホール４２ａとゲートコンタクトホール４２ｂ及び
ドレインコンタクトホール４２ｃを形成する。その後、
前記コンタクトホール４２ａ、４２ｂ、４２ｃに充分詰
め込まれるように導電体又は金属を蒸着し、この金属に
ホトリソグラフィー工程及び異方性ドライエッチング工
程を行ってソースコンタクト電極４３ａとゲートコンタ
クト電極４３ｂ及びドレインコンタクト４３ｃを形成す
る。
【００２９】
【発明の効果】以上説明したように、本発明の改良され
たトランジスタの製造方法によれば、次の効果がある。 １．従来のエッチングストップポイントを考慮すること
なく、容易に逆Ｔ形ゲート電極（もしくはゴールド構造
のゲート電極）を形成することができる。 ２．一度のイオン注入工程によりＬＤＤ不純物領域と高
濃度不純物領域を同時に形成することができる。 ３．ＬＤＤ不純物領域まではゲート電圧により制御され
るために、ドレイン領域のエッジ部分でホットキャリア
効果を減少させることができる。 ４．ＬＤＤ不純物領域における抵抗の減少によってトラ
ンジスタの電流駆動能力が改善される。
たトランジスタの製造方法によれば、次の効果がある。 １．従来のエッチングストップポイントを考慮すること
なく、容易に逆Ｔ形ゲート電極（もしくはゴールド構造
のゲート電極）を形成することができる。 ２．一度のイオン注入工程によりＬＤＤ不純物領域と高
濃度不純物領域を同時に形成することができる。 ３．ＬＤＤ不純物領域まではゲート電圧により制御され
るために、ドレイン領域のエッジ部分でホットキャリア
効果を減少させることができる。 ４．ＬＤＤ不純物領域における抵抗の減少によってトラ
ンジスタの電流駆動能力が改善される。
【図１】 一般的なＭＯＳＦＥＴの構造を示す断面図で
ある。
ある。
【図２】 従来の一般的なＬＤＤ ＭＯＳＦＥＴの製造
工程を示す断面図である。
工程を示す断面図である。
【図３】 従来の逆Ｔ形構造を有するＭＯＳＦＥＴの製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】 本発明による逆Ｔ形ＭＯＳＦＥＴの改良され
た製造工程を示す断面図である。
た製造工程を示す断面図である。
【図５】 本発明による逆Ｔ形ＭＯＳＦＥＴの改良され
た製造工程を示す断面図である。
た製造工程を示す断面図である。
３１…ｐ形シリコン基板、３２，３６，４１…薄いシリ
コン酸化膜、３３…シリコン窒化膜、３４，３５，４２
ａ，４２ｂ，４２ｃ…ホール、３７…逆Ｔ形ゲート電
極、３９ａ，３９ｂ…ｎ- 形ソース領域とｎ- 形ドレイ
ン領域、４０ａ，４０ｂ…ｎ+ 形ソース領域とｎ+ 形ド
レイン領域、４３ａ，４３ｂ，４３ｃ…コンタクト電
極。
コン酸化膜、３３…シリコン窒化膜、３４，３５，４２
ａ，４２ｂ，４２ｃ…ホール、３７…逆Ｔ形ゲート電
極、３９ａ，３９ｂ…ｎ- 形ソース領域とｎ- 形ドレイ
ン領域、４０ａ，４０ｂ…ｎ+ 形ソース領域とｎ+ 形ド
レイン領域、４３ａ，４３ｂ，４３ｃ…コンタクト電
極。
Claims (5)
- 【請求項１】 第１導電型半導体基板上に第１絶縁膜と
第２絶縁膜を順次形成するステップと、 第２絶縁膜の一部分と第１絶縁膜の一部分を順次的に除
去して、これらに逆Ｔ形のホールを形成するステップ
と、 前記ホール内に導電体を詰め込んで逆Ｔ形ゲート電極を
形成するステップと、 残存する第１絶縁膜と第２絶縁膜を除去するステップ
と、 高濃度の第２導電型不純物イオンを注入して逆Ｔ形ゲー
トの両翼の下側に該当する基板内に低濃度不純物領域を
形成するとともに、ゲート電極により覆われない基板内
に高濃度不純物領域を形成するステップと、を具備する
ことを特徴とする逆Ｔ形トランジスタの製造方法。 - 【請求項２】 高濃度の第２導電型不純物イオンの注入
前に、露出された基板とゲート電極とにイオン注入緩衝
用の薄い絶縁膜を形成するステップをさらに具備するこ
とを特徴とする請求項１記載の逆Ｔ形トランジスタの製
造方法。 - 【請求項３】 逆Ｔ形のホールを形成するステップは、
上側の第２絶縁膜にホトリソグラフィー工程とエッチン
グ工程とを順次行って一部分を除去して第１ホールを形
成するステップと、 前記第１ホールを介して第２絶縁膜の一部分を除去して
第１ホールの下に第１ホールより広い幅の第２ホールを
形成するステップと、を含むことを特徴とする請求項１
記載の逆Ｔ形トランジスタの製造方法。 - 【請求項４】 第１絶縁膜はシリコン酸化膜、第２絶縁
膜は前記シリコン酸化膜と異なるエッチング選択度を有
するシリコン窒化膜であることを特徴とする請求項１記
載の逆Ｔ形トランジスタの製造方法。 - 【請求項５】 前記ホール内に導電体を詰め込む前に、
ホールの形成により露出された基板の表面上にゲート絶
縁膜を形成するステップをさらに具備することを特徴と
する請求項１記載の逆Ｔ形トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011772A KR0144165B1 (ko) | 1995-05-12 | 1995-05-12 | 인버스 티(t)형 트랜지스터의 개선된 제조방법 |
| KR11772/1995 | 1995-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316478A true JPH08316478A (ja) | 1996-11-29 |
Family
ID=19414344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8034267A Pending JPH08316478A (ja) | 1995-05-12 | 1996-01-30 | 逆ｔ形トランジスタの改良された製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654218A (ja) |
| JP (1) | JPH08316478A (ja) |
| KR (1) | KR0144165B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044340A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040220A (en) * | 1997-10-14 | 2000-03-21 | Advanced Micro Devices, Inc. | Asymmetrical transistor formed from a gate conductor of unequal thickness |
| US5837588A (en) * | 1998-01-26 | 1998-11-17 | Texas Instruments-Acer Incorporated | Method for forming a semiconductor device with an inverse-T gate lightly-doped drain structure |
| US6153477A (en) * | 1998-04-14 | 2000-11-28 | Advanced Micro Devices, Inc. | Ultra short transistor channel length formed using a gate dielectric having a relatively high dielectric constant |
| US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
| US6232166B1 (en) * | 1998-11-06 | 2001-05-15 | Advanced Micro Devices, Inc. | CMOS processing employing zero degree halo implant for P-channel transistor |
| TW415010B (en) * | 1999-04-20 | 2000-12-11 | Mosel Vitelic Inc | Method for fabricating trench capacitor |
| US6258679B1 (en) * | 1999-12-20 | 2001-07-10 | International Business Machines Corporation | Sacrificial silicon sidewall for damascene gate formation |
| US6674139B2 (en) * | 2001-07-20 | 2004-01-06 | International Business Machines Corporation | Inverse T-gate structure using damascene processing |
| US6730552B1 (en) * | 2003-06-26 | 2004-05-04 | International Business Machines Corporation | MOSFET with decoupled halo before extension |
| KR101051801B1 (ko) * | 2003-11-13 | 2011-07-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US7253066B2 (en) * | 2004-02-24 | 2007-08-07 | International Business Machines Corporation | MOSFET with decoupled halo before extension |
| US20060248012A1 (en) * | 2005-04-29 | 2006-11-02 | Stefan Kircher | Transmission of messages related to electronic documents |
| US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
| US20070093055A1 (en) * | 2005-10-24 | 2007-04-26 | Pei-Yu Chou | High-aspect ratio contact hole and method of making the same |
| US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
| US7452768B2 (en) * | 2005-10-25 | 2008-11-18 | Freescale Semiconductor, Inc. | Multiple device types including an inverted-T channel transistor and method therefor |
| KR100744088B1 (ko) * | 2005-12-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| US20080265343A1 (en) * | 2007-04-26 | 2008-10-30 | International Business Machines Corporation | Field effect transistor with inverted t shaped gate electrode and methods for fabrication thereof |
| US7736981B2 (en) * | 2008-05-01 | 2010-06-15 | International Business Machines Corporation | Metal high dielectric constant transistor with reverse-T gate |
| US20090275182A1 (en) * | 2008-05-01 | 2009-11-05 | International Business Machines Corporation | Method for fabricating a metal high dielectric constant transistor with reverse-t gate |
| US8439905B2 (en) * | 2008-09-19 | 2013-05-14 | Endocare, Inc. | Nucleation enhanced surface modification to support physical vapor deposition to create a vacuum |
| US8409184B2 (en) * | 2009-09-09 | 2013-04-02 | Cpsi Holdings Llc | Cryo-medical injection device and method of use |
| US10182859B2 (en) * | 2008-09-03 | 2019-01-22 | Endocare, Inc. | Medical device for the transport of subcooled cryogenic fluid through a linear heat exchanger |
| CA2736221C (en) * | 2008-09-03 | 2016-01-05 | John M. Baust | A cryogenic system and method of use |
| US9408654B2 (en) * | 2008-09-03 | 2016-08-09 | Endocare, Inc. | Modular pulsed pressure device for the transport of liquid cryogen to a cryoprobe |
| US9263272B2 (en) | 2012-04-24 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate electrodes with notches and methods for forming the same |
| US9893171B2 (en) | 2016-06-03 | 2018-02-13 | International Business Machines Corporation | Fin field effect transistor fabrication and devices having inverted T-shaped gate |
| US10685886B2 (en) * | 2017-12-15 | 2020-06-16 | International Business Machines Corporation | Fabrication of logic devices and power devices on the same substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188924A (ja) * | 1989-01-18 | 1990-07-25 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置の製造方法 |
| JPH0493080A (ja) * | 1990-08-08 | 1992-03-25 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561169A (en) * | 1982-07-30 | 1985-12-31 | Hitachi, Ltd. | Method of manufacturing semiconductor device utilizing multilayer mask |
| JPH01102103A (ja) * | 1987-10-16 | 1989-04-19 | Hayashi Prod Corp | 歩道板構成用基枠 |
| US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
| US5120668A (en) * | 1991-07-10 | 1992-06-09 | Ibm Corporation | Method of forming an inverse T-gate FET transistor |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5545575A (en) * | 1994-10-24 | 1996-08-13 | Motorola, Inc. | Method for manufacturing an insulated gate semiconductor device |
-
1995
- 1995-05-12 KR KR1019950011772A patent/KR0144165B1/ko not_active IP Right Cessation
- 1995-07-25 US US08/507,049 patent/US5654218A/en not_active Expired - Lifetime
-
1996
- 1996-01-30 JP JP8034267A patent/JPH08316478A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188924A (ja) * | 1989-01-18 | 1990-07-25 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置の製造方法 |
| JPH0493080A (ja) * | 1990-08-08 | 1992-03-25 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044340A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043267A (ko) | 1996-12-23 |
| US5654218A (en) | 1997-08-05 |
| KR0144165B1 (ko) | 1998-07-01 |
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