JPH09116150A - Ｇｏｌｄ構造を持つ半導体装置及びその製造方法 - Google Patents
Ｇｏｌｄ構造を持つ半導体装置及びその製造方法Info
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- JPH09116150A JPH09116150A JP8170063A JP17006396A JPH09116150A JP H09116150 A JPH09116150 A JP H09116150A JP 8170063 A JP8170063 A JP 8170063A JP 17006396 A JP17006396 A JP 17006396A JP H09116150 A JPH09116150 A JP H09116150A
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-
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート側壁に形成される側壁ポリシリコン膜
に幅に応じてゲートとドレインの重合長さが調節でき
る。 【解決手段】 活性領域上に設けられたゲート酸化膜３
４と、上記ゲート酸化膜３４上に設けられていて、そし
てその間に所定厚さを持つ酸化膜３８が介挿されている
第１及び第２のポリシリコン膜３６，４０と、上記第１
のポリシリコン膜３６の上で、前記第２のポリシリコン
膜４０と上記酸化膜３８との側壁に設けられ、そして上
記第１及び第２のポリシリコン膜３６，４０を電気的に
接続する側壁ポリシリコン膜４４と、上記ゲート酸化膜
３４上に、上側側壁ポリシリコン膜４４と上記第１のポ
リシリコン膜３６との側壁に設けられた側壁酸化膜４６
と、上記ソース／ドレイン領域と上記第２のポリシリコ
ン膜の表面に設けられたコンタクト部４８とを含む。
に幅に応じてゲートとドレインの重合長さが調節でき
る。 【解決手段】 活性領域上に設けられたゲート酸化膜３
４と、上記ゲート酸化膜３４上に設けられていて、そし
てその間に所定厚さを持つ酸化膜３８が介挿されている
第１及び第２のポリシリコン膜３６，４０と、上記第１
のポリシリコン膜３６の上で、前記第２のポリシリコン
膜４０と上記酸化膜３８との側壁に設けられ、そして上
記第１及び第２のポリシリコン膜３６，４０を電気的に
接続する側壁ポリシリコン膜４４と、上記ゲート酸化膜
３４上に、上側側壁ポリシリコン膜４４と上記第１のポ
リシリコン膜３６との側壁に設けられた側壁酸化膜４６
と、上記ソース／ドレイン領域と上記第２のポリシリコ
ン膜の表面に設けられたコンタクト部４８とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造に
関し、より詳しくはＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ
ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半導体装置
及びその製造方法に関する。
関し、より詳しくはＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ
ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置において、集積度及
び速度特性は極めて大切な要素である。このような集積
度と速度特性を考慮してＭＯＳ（ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ）素子は開発されて
いて、さらに高耐圧及び信頼性の向上のための素子の構
造に関する工夫も活発に進行されてきている。
び速度特性は極めて大切な要素である。このような集積
度と速度特性を考慮してＭＯＳ（ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ）素子は開発されて
いて、さらに高耐圧及び信頼性の向上のための素子の構
造に関する工夫も活発に進行されてきている。
【０００３】特に、速度特性と信頼性の向上のために提
案されたＧＯＬＤ構造は、横的領域を減少させて、短チ
ャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅ
ｃｔ）によるしきい値電圧の減少を防止することができ
るばかりでなく、ソース−ドレイン間のパンチスルー
（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）の低下を防止すること
ができ、さらにホットキャリヤ（ａ ｈｏｔ ｃａｒｒ
ｉｅｒ）効果による素子の特性劣化を防止することがで
きる構造として使用されてきた。
案されたＧＯＬＤ構造は、横的領域を減少させて、短チ
ャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅ
ｃｔ）によるしきい値電圧の減少を防止することができ
るばかりでなく、ソース−ドレイン間のパンチスルー
（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）の低下を防止すること
ができ、さらにホットキャリヤ（ａ ｈｏｔ ｃａｒｒ
ｉｅｒ）効果による素子の特性劣化を防止することがで
きる構造として使用されてきた。
【０００４】
【発明が解決しようとする課題】しかし、前述のＧＯＬ
Ｄ構造を持つ半導体装置の製造工程は複雑であるのみな
らず、製造が難しい不都合があった。
Ｄ構造を持つ半導体装置の製造工程は複雑であるのみな
らず、製造が難しい不都合があった。
【０００５】このようなＧＯＬＤ構造を持つ半導体装置
が図３に示されている。
が図３に示されている。
【０００６】図３を参照すると、半導体基板１０上に活
性領域とフィールド領域とが限定されていて、そして上
記活性領域上に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）領域２２と高濃度の拡散領域２８とから
なるソース／ドレイン領域が設けられている。ゲート酸
化膜１２上に自然酸化膜（ｎａｔｕｒａｌ ｏｘｉｄ
ｅ）１６を介挿し、第１及び第２のポリシリコン膜１
４，１８が設けられている。前記第２のポリシリコン膜
１８上にはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅ
ｐｏｓｉｔｉｏｎ）酸化膜２０が設けられていて、そし
て、上記自然酸化膜１６上に、前記ＣＶＤ酸化膜２０と
上記第２のポリシリコン膜１８との側壁に側壁ポリシリ
コン膜２４が設けられている。また、上記第１のポリシ
リコン膜１４の両端にはＳＥＬＯＣＳ（ｓｅｌｅｃｔｉ
ｖｅ ｏｘｉｄｅ ｃｏａｔｉｎｇｏｆ ｓｉｌｉｃｏ
ｎ−ｇａｔｅ）法により低温湿式酸化されてＳＥＬＯＣ
Ｓ酸化膜２６が形成されている。
性領域とフィールド領域とが限定されていて、そして上
記活性領域上に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）領域２２と高濃度の拡散領域２８とから
なるソース／ドレイン領域が設けられている。ゲート酸
化膜１２上に自然酸化膜（ｎａｔｕｒａｌ ｏｘｉｄ
ｅ）１６を介挿し、第１及び第２のポリシリコン膜１
４，１８が設けられている。前記第２のポリシリコン膜
１８上にはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅ
ｐｏｓｉｔｉｏｎ）酸化膜２０が設けられていて、そし
て、上記自然酸化膜１６上に、前記ＣＶＤ酸化膜２０と
上記第２のポリシリコン膜１８との側壁に側壁ポリシリ
コン膜２４が設けられている。また、上記第１のポリシ
リコン膜１４の両端にはＳＥＬＯＣＳ（ｓｅｌｅｃｔｉ
ｖｅ ｏｘｉｄｅ ｃｏａｔｉｎｇｏｆ ｓｉｌｉｃｏ
ｎ−ｇａｔｅ）法により低温湿式酸化されてＳＥＬＯＣ
Ｓ酸化膜２６が形成されている。
【０００７】かかるＧＯＬＤ構造においては、上記ＳＥ
ＬＯＣＳ酸化膜２６の幅に応じてゲート−ドレインの重
合長さが決定されるので、その長さを調節することが難
しいばかりでなく、工程の再現性にも問題があった。
ＬＯＣＳ酸化膜２６の幅に応じてゲート−ドレインの重
合長さが決定されるので、その長さを調節することが難
しいばかりでなく、工程の再現性にも問題があった。
【０００８】また、ゲートポリシリコン膜よりなってい
る第１のポリシリコン膜１４と第２のポリシリコン膜１
８とが自然酸化膜１６により区分されるので、上記第２
のポリシリコン膜１８が等方性エッチングによりエッチ
ングされる。その結果、第２のポリシリコン膜１８の垂
直的構造が良好にならない問題があった。
る第１のポリシリコン膜１４と第２のポリシリコン膜１
８とが自然酸化膜１６により区分されるので、上記第２
のポリシリコン膜１８が等方性エッチングによりエッチ
ングされる。その結果、第２のポリシリコン膜１８の垂
直的構造が良好にならない問題があった。
【０００９】次に、前述のＧＯＬＤ構造を持つ半導体装
置の製造方法を図４（Ａ）ないし図５（Ｂ）に基づいて
説明する。
置の製造方法を図４（Ａ）ないし図５（Ｂ）に基づいて
説明する。
【００１０】図４（Ａ）に示したように、半導体基板１
０上に、ゲート酸化膜１２と第１のポリシリコン膜１４
と自然酸化膜１６とを順次設け、上記自然酸化膜１６上
に第２のポリシリコン膜１８が形成され、そして上記第
２のポリシリコン膜１６上には所定パターンのＣＶＤ酸
化膜２０が設けられる。
０上に、ゲート酸化膜１２と第１のポリシリコン膜１４
と自然酸化膜１６とを順次設け、上記自然酸化膜１６上
に第２のポリシリコン膜１８が形成され、そして上記第
２のポリシリコン膜１６上には所定パターンのＣＶＤ酸
化膜２０が設けられる。
【００１１】次いで、上記ＣＶＤ酸化膜２０のパターン
をマスクとして使用して、上記自然酸化膜１６が露出さ
れたまで等方性エッチングを行うと、図４（Ｂ）に示し
たように上記第２のポリシリコン膜１８の上側が過エッ
チングされる。また、イオン注入工程を行って半導体基
板１０にＬＤＤ領域２２が設けられる。
をマスクとして使用して、上記自然酸化膜１６が露出さ
れたまで等方性エッチングを行うと、図４（Ｂ）に示し
たように上記第２のポリシリコン膜１８の上側が過エッ
チングされる。また、イオン注入工程を行って半導体基
板１０にＬＤＤ領域２２が設けられる。
【００１２】次いで、上記ＣＶＤ酸化膜２０と上記第２
のポリシリコン膜１８との側壁に、図５（Ａ）に示され
たように、側壁ポリシリコン膜２４が設けられる。
のポリシリコン膜１８との側壁に、図５（Ａ）に示され
たように、側壁ポリシリコン膜２４が設けられる。
【００１３】また、イオン注入工程を行って高濃度の拡
散層２８が設けられた後、ＳＥＬＯＣＳ法により上記第
１のポリシリコン膜１４の両端にＳＥＬＯＣＳ酸化膜２
６が設けられる。このように、図３のようなＧＯＬＤ構
造を持つ従来の半導体装置の製造が終了される。
散層２８が設けられた後、ＳＥＬＯＣＳ法により上記第
１のポリシリコン膜１４の両端にＳＥＬＯＣＳ酸化膜２
６が設けられる。このように、図３のようなＧＯＬＤ構
造を持つ従来の半導体装置の製造が終了される。
【００１４】このような従来の方法によると、上記ＳＥ
ＬＯＣＳ酸化膜２６の幅に応じてゲート−ドレイン重合
長さが定まり、そしてゲート−ポリシリコン膜からなる
第１のポリシリコン膜１４と第２のポリシリコン膜１８
とが自然酸化膜１６により区分されるので、上述した問
題点が起こる。
ＬＯＣＳ酸化膜２６の幅に応じてゲート−ドレイン重合
長さが定まり、そしてゲート−ポリシリコン膜からなる
第１のポリシリコン膜１４と第２のポリシリコン膜１８
とが自然酸化膜１６により区分されるので、上述した問
題点が起こる。
【００１５】従って、本発明の目的はゲート側壁に形成
される側壁ポリシリコン膜に幅に応じてゲートとドレイ
ンの重合長さが調節できるＧＯＬＤ構造を持つ半導体装
置及びその製造方法を提供することにその目的がある。
される側壁ポリシリコン膜に幅に応じてゲートとドレイ
ンの重合長さが調節できるＧＯＬＤ構造を持つ半導体装
置及びその製造方法を提供することにその目的がある。
【００１６】本発明の別の目的はゲート電極として使用
される前記上下部のポリシリコン膜の間に所定厚さを持
つ酸化膜によって、異方性エッチングにより良好な垂直
構造を持つ上部ポリシリコン膜が形成されるＧＯＬＤ構
造を持つ半導体装置及びその製造方法を提供することに
ある。
される前記上下部のポリシリコン膜の間に所定厚さを持
つ酸化膜によって、異方性エッチングにより良好な垂直
構造を持つ上部ポリシリコン膜が形成されるＧＯＬＤ構
造を持つ半導体装置及びその製造方法を提供することに
ある。
【００１７】
【課題を解決するための手段】前述の目的を達成するた
めに、請求項１記載の第１の発明のＧＯＬＤ構造を持つ
半導体装置は、ＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ ｏｖ
ｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半導体装置にお
いて、活性領域とフィールド領域とが限定されていて、
そして、上記活性領域に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）領域４３ａと高濃度の拡散領域
４３ｂとからなっているソース／ドレイン領域が設けら
れている半導体基板３０と、上記半導体基板３０上にフ
ィールド領域に設けられた素子隔離用酸化膜３２と、上
記活性領域上に設けられたゲート酸化膜３４と、上記ゲ
ート酸化膜３４上に設けられていて、そしてその間に所
定厚さを持つ酸化膜３８が介挿されている第１及び第２
のポリシリコン膜３６，４０と、上記第１のポリシリコ
ン膜３６の上で、前記第２のポリシリコン膜４０と上記
酸化膜３８との側壁に設けられ、そして上記第１及び第
２のポリシリコン膜３６，４０を電気的に接続する側壁
ポリシリコン膜４４と、上記ゲート酸化膜３４上に、上
側側壁ポリシリコン膜４４と上記第１のポリシリコン膜
３６との側壁に設けられた側壁酸化膜４６と、上記ソー
ス／ドレイン領域と上記第２のポリシリコン膜の表面に
設けられたコンタクト部４８とを含むことを要旨とす
る。従って、ゲート−ドレイン重合長さの調節が容易で
あり、また、良好な垂直構造を持つポリシリコン膜が異
方性エッチングにより容易に形成できる。
めに、請求項１記載の第１の発明のＧＯＬＤ構造を持つ
半導体装置は、ＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ ｏｖ
ｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半導体装置にお
いて、活性領域とフィールド領域とが限定されていて、
そして、上記活性領域に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）領域４３ａと高濃度の拡散領域
４３ｂとからなっているソース／ドレイン領域が設けら
れている半導体基板３０と、上記半導体基板３０上にフ
ィールド領域に設けられた素子隔離用酸化膜３２と、上
記活性領域上に設けられたゲート酸化膜３４と、上記ゲ
ート酸化膜３４上に設けられていて、そしてその間に所
定厚さを持つ酸化膜３８が介挿されている第１及び第２
のポリシリコン膜３６，４０と、上記第１のポリシリコ
ン膜３６の上で、前記第２のポリシリコン膜４０と上記
酸化膜３８との側壁に設けられ、そして上記第１及び第
２のポリシリコン膜３６，４０を電気的に接続する側壁
ポリシリコン膜４４と、上記ゲート酸化膜３４上に、上
側側壁ポリシリコン膜４４と上記第１のポリシリコン膜
３６との側壁に設けられた側壁酸化膜４６と、上記ソー
ス／ドレイン領域と上記第２のポリシリコン膜の表面に
設けられたコンタクト部４８とを含むことを要旨とす
る。従って、ゲート−ドレイン重合長さの調節が容易で
あり、また、良好な垂直構造を持つポリシリコン膜が異
方性エッチングにより容易に形成できる。
【００１８】請求項２記載の第２の発明は、上記コンタ
クト部４８はケイ化物膜であることを要旨とする。
クト部４８はケイ化物膜であることを要旨とする。
【００１９】請求項３記載の第３の発明は、ＧＯＬＤ
（ｇａｔｅ−ｄｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤ
Ｄ）構造を持つ半導体装置の製造方法において、半導体
基板３０上に活性領域（ａｎ ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）とフィールド領域（ａｆｉｅｌｄ ｒｅｇｉｏ
ｎ）を区画した後、上記フィールド領域に素子隔離用酸
化膜３２を形成する工程と、上記素子隔離用酸化膜３２
間の活性領域上にゲート酸化膜３４を形成する工程と、
上記ゲート酸化膜３４と上記素子隔離用酸化膜３２の上
に導電型の第１のポリシリコン膜３６と層間酸化膜３８
とを順次設ける工程と、上記酸化膜３８上に導電型の第
２のポリシリコン膜４０と上部酸化膜４２とを順次設け
る工程と、所定パターンのマスクを使用して、前記上部
酸化膜４２と上記第２のポリシリコン膜４０また／及び
上記層間酸化膜３８とを選択的に除去してゲート構造物
を設ける工程と、上記ゲート構造物をマスクとして使用
する不純物注入を実行して、上記半導体基板３０にＬＤ
Ｄ領域４３ａを設ける工程と、上記ゲート構造物の側壁
に導電型の側壁ポリシリコン膜４４を設ける工程と、上
記側壁ポリシリコン膜４４が設けられた上記ゲート構造
物をマスクとして使用する不純物注入を実行して、高濃
度のソース／ドレイン拡散領域４３ｂを形成する工程
と、上記側壁ポリシリコン膜４４と上記露出された第１
のポリシリコン膜３６の側壁に側壁酸化膜４６を設ける
工程とを含むことを要旨とする。従って、ゲート−ドレ
イン重合長さの調節が容易であり、また、良好な垂直構
造を持つポリシリコン膜が異方性エッチングにより容易
に形成できる。
（ｇａｔｅ−ｄｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤ
Ｄ）構造を持つ半導体装置の製造方法において、半導体
基板３０上に活性領域（ａｎ ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）とフィールド領域（ａｆｉｅｌｄ ｒｅｇｉｏ
ｎ）を区画した後、上記フィールド領域に素子隔離用酸
化膜３２を形成する工程と、上記素子隔離用酸化膜３２
間の活性領域上にゲート酸化膜３４を形成する工程と、
上記ゲート酸化膜３４と上記素子隔離用酸化膜３２の上
に導電型の第１のポリシリコン膜３６と層間酸化膜３８
とを順次設ける工程と、上記酸化膜３８上に導電型の第
２のポリシリコン膜４０と上部酸化膜４２とを順次設け
る工程と、所定パターンのマスクを使用して、前記上部
酸化膜４２と上記第２のポリシリコン膜４０また／及び
上記層間酸化膜３８とを選択的に除去してゲート構造物
を設ける工程と、上記ゲート構造物をマスクとして使用
する不純物注入を実行して、上記半導体基板３０にＬＤ
Ｄ領域４３ａを設ける工程と、上記ゲート構造物の側壁
に導電型の側壁ポリシリコン膜４４を設ける工程と、上
記側壁ポリシリコン膜４４が設けられた上記ゲート構造
物をマスクとして使用する不純物注入を実行して、高濃
度のソース／ドレイン拡散領域４３ｂを形成する工程
と、上記側壁ポリシリコン膜４４と上記露出された第１
のポリシリコン膜３６の側壁に側壁酸化膜４６を設ける
工程とを含むことを要旨とする。従って、ゲート−ドレ
イン重合長さの調節が容易であり、また、良好な垂直構
造を持つポリシリコン膜が異方性エッチングにより容易
に形成できる。
【００２０】請求項４記載の第４の発明は、前記第２の
ポリシリコン膜４０の除去工程は、乾式エッチングによ
り実行されることを要旨とする。
ポリシリコン膜４０の除去工程は、乾式エッチングによ
り実行されることを要旨とする。
【００２１】請求項５記載の第５の発明は、上記酸化膜
３８は、乾式あるいは湿式エッチングにより実行される
ことを要旨とする。
３８は、乾式あるいは湿式エッチングにより実行される
ことを要旨とする。
【００２２】請求項６記載の第６の発明は、上記側壁ポ
リシリコン膜４４の形成工程は、ポリシリコン膜を堆積
する工程と、この堆積されたポリシリコン膜に不純物イ
オンを注入する工程及び、異方性エッチングを実行して
上記側壁ポリシリコン膜４４を形成する工程とを包含す
ることを要旨とする。
リシリコン膜４４の形成工程は、ポリシリコン膜を堆積
する工程と、この堆積されたポリシリコン膜に不純物イ
オンを注入する工程及び、異方性エッチングを実行して
上記側壁ポリシリコン膜４４を形成する工程とを包含す
ることを要旨とする。
【００２３】請求項７記載の第７の発明は、前記異方性
エッチングを実行する工程が行われる過程中に、上記側
壁ポリシリコン膜４４が設けられたゲート構造物以外の
上記第１のポリシリコン膜３６が選択的に同時に除去さ
れることを要旨とする。
エッチングを実行する工程が行われる過程中に、上記側
壁ポリシリコン膜４４が設けられたゲート構造物以外の
上記第１のポリシリコン膜３６が選択的に同時に除去さ
れることを要旨とする。
【００２４】請求項８記載の第８の発明は、上記側壁酸
化膜４６の形成工程を実行する過程中に、上記第２のポ
リシリコン膜４０上にある前記酸化膜４２と、上記構造
物と上記素子隔離用酸化膜３２との間のゲート酸化膜３
４が選択的に同時に除去されることを包含することを要
旨とする。
化膜４６の形成工程を実行する過程中に、上記第２のポ
リシリコン膜４０上にある前記酸化膜４２と、上記構造
物と上記素子隔離用酸化膜３２との間のゲート酸化膜３
４が選択的に同時に除去されることを包含することを要
旨とする。
【００２５】請求項９記載の第９の発明は、上記側壁酸
化膜の形成工程後、ソース／ドレイン領域とゲート領域
上にコンタクト用ケイ化物膜４８を設ける工程を包含す
ることを要旨とする。
化膜の形成工程後、ソース／ドレイン領域とゲート領域
上にコンタクト用ケイ化物膜４８を設ける工程を包含す
ることを要旨とする。
【００２６】
【発明の実施の形態】以下、本発明の実施形態を図１お
よび図２（Ａ）〜（Ｄ）に基づいて詳細に説明する。
よび図２（Ａ）〜（Ｄ）に基づいて詳細に説明する。
【００２７】図１を参照すると、本発明の新規なＧＯＬ
Ｄ構造を持つ半導体装置は、活性領域とフィールド領域
とが限定されていて、そして上記活性領域にＬＤＤ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域４３ａと
高濃度の拡散領域４３ｂとからなるソース／ドレイン領
域が設けられている半導体基板３０と、上記半導体基板
３０上にフィールド領域に設けられた素子隔離用酸化膜
３２と、上記活性領域上に設けられたゲート酸化膜３４
と、上記ゲート酸化膜３４上に設けられているし、そし
てその間に所定厚さを持つ酸化膜３８が介挿されている
第１及び第２のポリシリコン膜３６，４０と、上記第１
のポリシリコン膜３６の上で、上記第２のポリシリコン
膜４０と上記酸化膜３８との側壁に形成され、そして上
記第１及び第２のポリシリコン膜３６，４０を電気的に
接続する側壁ポリシリコン膜４４と、上記ゲート酸化膜
３４上に、上記側壁ポリシリコン膜４４と上記第１のポ
リシリコン膜３６との側壁に設けられた側壁酸化膜４６
と、上記ソース／ドレイン領域と上記第２のポリシリコ
ン膜４０との表面に設けられたコンタクト用ケイ化物膜
４８とを包含する構成を持つ。
Ｄ構造を持つ半導体装置は、活性領域とフィールド領域
とが限定されていて、そして上記活性領域にＬＤＤ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域４３ａと
高濃度の拡散領域４３ｂとからなるソース／ドレイン領
域が設けられている半導体基板３０と、上記半導体基板
３０上にフィールド領域に設けられた素子隔離用酸化膜
３２と、上記活性領域上に設けられたゲート酸化膜３４
と、上記ゲート酸化膜３４上に設けられているし、そし
てその間に所定厚さを持つ酸化膜３８が介挿されている
第１及び第２のポリシリコン膜３６，４０と、上記第１
のポリシリコン膜３６の上で、上記第２のポリシリコン
膜４０と上記酸化膜３８との側壁に形成され、そして上
記第１及び第２のポリシリコン膜３６，４０を電気的に
接続する側壁ポリシリコン膜４４と、上記ゲート酸化膜
３４上に、上記側壁ポリシリコン膜４４と上記第１のポ
リシリコン膜３６との側壁に設けられた側壁酸化膜４６
と、上記ソース／ドレイン領域と上記第２のポリシリコ
ン膜４０との表面に設けられたコンタクト用ケイ化物膜
４８とを包含する構成を持つ。
【００２８】上記ＧＯＬＤ構造において、側壁ポリシリ
コン膜４４の幅に応じてゲートとドレインとの重合長さ
が決定されるので、そのゲート−ドレイン重合長さの調
節が容易で、そしてゲート電極として使用される前記上
下部のポリシリコン膜３６，４０の間に所定厚さを持つ
酸化膜３８が設けられているので、良好な垂直構造を持
つ第２のポリシリコン膜４０が異方性エッチングにより
容易に設けられることができる。
コン膜４４の幅に応じてゲートとドレインとの重合長さ
が決定されるので、そのゲート−ドレイン重合長さの調
節が容易で、そしてゲート電極として使用される前記上
下部のポリシリコン膜３６，４０の間に所定厚さを持つ
酸化膜３８が設けられているので、良好な垂直構造を持
つ第２のポリシリコン膜４０が異方性エッチングにより
容易に設けられることができる。
【００２９】次に、図２（Ａ）ないし図２（Ｄ）を参照
して本発明による半導体装置の製造方法について説明す
る。
して本発明による半導体装置の製造方法について説明す
る。
【００３０】図２（Ａ）によると、半導体基板３０上に
活性領域（ａｎ ａｃｔｉｖ ｒｅｇｉｏｎ）とフィー
ルド領域（ａ ｆｉｅｌｄ ｒｅｇｉｏｎ）とを限定し
てから、上記フィールド領域に素子隔離用酸化膜３２が
設けられていて、この素子隔離用酸化膜３２間の活性領
域上にはゲート酸化膜３４が設けられている。そして上
記酸化膜３２，３４等の図中上方に不純物イオンがドー
プされた第１のポリシリコン膜３６と酸化膜３８とが順
次形成されている。上記第１のポリシリコン膜３６に導
電性を与えるためのほかの実施形態として、上記酸化膜
３２，３４上にドープされなかった第１のポリシリコン
膜３６を順次形成した後、不純物注入工程により上記第
１のポリシリコン膜３６に不純物イオンが注入されて、
前述の導電性を持つポリシリコン膜が設けられる。
活性領域（ａｎ ａｃｔｉｖ ｒｅｇｉｏｎ）とフィー
ルド領域（ａ ｆｉｅｌｄ ｒｅｇｉｏｎ）とを限定し
てから、上記フィールド領域に素子隔離用酸化膜３２が
設けられていて、この素子隔離用酸化膜３２間の活性領
域上にはゲート酸化膜３４が設けられている。そして上
記酸化膜３２，３４等の図中上方に不純物イオンがドー
プされた第１のポリシリコン膜３６と酸化膜３８とが順
次形成されている。上記第１のポリシリコン膜３６に導
電性を与えるためのほかの実施形態として、上記酸化膜
３２，３４上にドープされなかった第１のポリシリコン
膜３６を順次形成した後、不純物注入工程により上記第
１のポリシリコン膜３６に不純物イオンが注入されて、
前述の導電性を持つポリシリコン膜が設けられる。
【００３１】次いで、図２（Ｂ）に示されたように、上
記酸化膜３８上に導電性を持つ第２のポリシリコン膜４
０と酸化膜４２とを順次設けたのち、所定パターンの感
光膜パターン（未図示）を上記酸化膜４２上に設け、こ
の感光膜パターンをマスクとして使用して乾式エッチン
グを行って、上記酸化膜４２とドープされた第２のポリ
シリコン膜４０とを順次除去する。さらに、露出された
上記酸化膜３８は乾式又は湿式エッチングにより選択的
に除去されたのち、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）領域を設けるため上記パターニングされ
た酸化膜４２と第２のポリシリコン膜４０と酸化膜３８
との積層構造物をマスクとして使用して不純物注入工程
が行われると、図２（Ｂ）のように上記半導体基板３０
の表面にＬＤＤ領域４３ａを持つ構造が形成される。
記酸化膜３８上に導電性を持つ第２のポリシリコン膜４
０と酸化膜４２とを順次設けたのち、所定パターンの感
光膜パターン（未図示）を上記酸化膜４２上に設け、こ
の感光膜パターンをマスクとして使用して乾式エッチン
グを行って、上記酸化膜４２とドープされた第２のポリ
シリコン膜４０とを順次除去する。さらに、露出された
上記酸化膜３８は乾式又は湿式エッチングにより選択的
に除去されたのち、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）領域を設けるため上記パターニングされ
た酸化膜４２と第２のポリシリコン膜４０と酸化膜３８
との積層構造物をマスクとして使用して不純物注入工程
が行われると、図２（Ｂ）のように上記半導体基板３０
の表面にＬＤＤ領域４３ａを持つ構造が形成される。
【００３２】なお、図２（Ｃ）に示したように、薄い厚
みを持つドープされたポリシリコン膜を形成してから、
異方性エッチングを行うと、上記第２のポリシリコン膜
４０と上記酸化膜３８との側壁に側壁ポリシリコン膜４
４が設けられる。この時、上記側壁ポリシリコン膜４４
を形成するための異方性エッチングが実行される過程中
に、上記第１のポリシリコン膜３６が同時に選択的に除
去される。さらに、上記側壁ポリシリコン膜４４が設け
られた上記パターニングされた積層構造物をマスクとし
て使用して不純物注入工程を行うと、図２（Ｃ）のよう
な高濃度のソース／ドレイン拡散領域４３ｂが設けられ
る。
みを持つドープされたポリシリコン膜を形成してから、
異方性エッチングを行うと、上記第２のポリシリコン膜
４０と上記酸化膜３８との側壁に側壁ポリシリコン膜４
４が設けられる。この時、上記側壁ポリシリコン膜４４
を形成するための異方性エッチングが実行される過程中
に、上記第１のポリシリコン膜３６が同時に選択的に除
去される。さらに、上記側壁ポリシリコン膜４４が設け
られた上記パターニングされた積層構造物をマスクとし
て使用して不純物注入工程を行うと、図２（Ｃ）のよう
な高濃度のソース／ドレイン拡散領域４３ｂが設けられ
る。
【００３３】最後に、図２（Ｄ）に示したように、図２
（Ｃ）の構造物上に酸化膜を形成してから異方性エッチ
ングを施すと、上記側壁ポリシリコン膜４４と上記露出
されたポリシリコン膜３６との側壁に側壁酸化膜４６が
設けられる。この時、上記異方性エッチングが行われる
過程のうち、この側壁酸化膜４６が形成されるとともに
上記酸化膜４２と上記パターニングされる積層構造物と
をマスクとして使用してエッチング工程を実行すると、
表面が露出されている上記ゲート酸化膜３４が選択的に
除去される。上記酸化膜４２の除去により露出された上
記第２のポリシリコン膜４０の表面と、上記ゲート酸化
膜３４の選択的除去により露出された上記ＬＤＤ領域４
３ａの表面上にのみコンタクト用ケイ化物膜（ａ ｓｉ
ｌｉｃｉｄｅ ｆｉｌｍ）４８が設けられる。
（Ｃ）の構造物上に酸化膜を形成してから異方性エッチ
ングを施すと、上記側壁ポリシリコン膜４４と上記露出
されたポリシリコン膜３６との側壁に側壁酸化膜４６が
設けられる。この時、上記異方性エッチングが行われる
過程のうち、この側壁酸化膜４６が形成されるとともに
上記酸化膜４２と上記パターニングされる積層構造物と
をマスクとして使用してエッチング工程を実行すると、
表面が露出されている上記ゲート酸化膜３４が選択的に
除去される。上記酸化膜４２の除去により露出された上
記第２のポリシリコン膜４０の表面と、上記ゲート酸化
膜３４の選択的除去により露出された上記ＬＤＤ領域４
３ａの表面上にのみコンタクト用ケイ化物膜（ａ ｓｉ
ｌｉｃｉｄｅ ｆｉｌｍ）４８が設けられる。
【００３４】これにより、上記ポリシリコン膜４４によ
って上記ポリシリコン膜３６とポリシリコン膜４０とが
電気的に連結されてゲート電極を形成するので、上記Ｌ
ＤＤ領域４３ａと上記側壁ポリシリコン膜４６とが重畳
されるＧＯＬＤ構造が形成できる。
って上記ポリシリコン膜３６とポリシリコン膜４０とが
電気的に連結されてゲート電極を形成するので、上記Ｌ
ＤＤ領域４３ａと上記側壁ポリシリコン膜４６とが重畳
されるＧＯＬＤ構造が形成できる。
【００３５】また、本発明の製造方法により設けられた
上記ＧＯＬＤ構造において、側壁ポリシリコン膜４６に
幅に応じてゲートとドレインとの重合長さが調節できる
ので、そのゲート−ドレイン重合長さの調節が容易であ
る。
上記ＧＯＬＤ構造において、側壁ポリシリコン膜４６に
幅に応じてゲートとドレインとの重合長さが調節できる
ので、そのゲート−ドレイン重合長さの調節が容易であ
る。
【００３６】しかも本発明によるＧＯＬＤ構造におい
て、ゲート電極として使用される前記上下部のポリシリ
コン膜３６，４０の間に所定厚さを持つ酸化膜３８が形
成されているので、良好な垂直構造を持つポリシリコン
膜４０が異方性エッチングにより容易に形成できる。
て、ゲート電極として使用される前記上下部のポリシリ
コン膜３６，４０の間に所定厚さを持つ酸化膜３８が形
成されているので、良好な垂直構造を持つポリシリコン
膜４０が異方性エッチングにより容易に形成できる。
【００３７】
【発明の効果】以上説明したように、第１の発明のＧＯ
ＬＤ構造を持つ半導体装置は、ＧＯＬＤ（ｇａｔｅ−ｄ
ｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ
半導体装置において、活性領域とフィールド領域とが限
定されていて、そして、上記活性領域に、ＬＤＤ（ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域４３ａと高
濃度の拡散領域４３ｂとからなっているソース／ドレイ
ン領域が設けられている半導体基板３０と、上記半導体
基板３０上にフィールド領域に設けられた素子隔離用酸
化膜３２と、上記活性領域上に設けられたゲート酸化膜
３４と、上記ゲート酸化膜３４上に設けられていて、そ
してその間に所定厚さを持つ酸化膜３８が介挿されてい
る第１及び第２のポリシリコン膜３６，４０と、上記第
１のポリシリコン膜３６の上で、前記第２のポリシリコ
ン膜４０と上記酸化膜３８との側壁に設けられ、そして
上記第１及び第２のポリシリコン膜３６，４０を電気的
に接続する側壁ポリシリコン膜４４と、上記ゲート酸化
膜３４上に、上側側壁ポリシリコン膜４４と上記第１の
ポリシリコン膜３６との側壁に設けられた側壁酸化膜４
６と、上記ソース／ドレイン領域と上記第２のポリシリ
コン膜の表面に設けられたコンタクト部４８とを含むの
で、ゲート−ドレイン重合長さの調節が容易であり、ま
た、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
ＬＤ構造を持つ半導体装置は、ＧＯＬＤ（ｇａｔｅ−ｄ
ｒａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ
半導体装置において、活性領域とフィールド領域とが限
定されていて、そして、上記活性領域に、ＬＤＤ（ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域４３ａと高
濃度の拡散領域４３ｂとからなっているソース／ドレイ
ン領域が設けられている半導体基板３０と、上記半導体
基板３０上にフィールド領域に設けられた素子隔離用酸
化膜３２と、上記活性領域上に設けられたゲート酸化膜
３４と、上記ゲート酸化膜３４上に設けられていて、そ
してその間に所定厚さを持つ酸化膜３８が介挿されてい
る第１及び第２のポリシリコン膜３６，４０と、上記第
１のポリシリコン膜３６の上で、前記第２のポリシリコ
ン膜４０と上記酸化膜３８との側壁に設けられ、そして
上記第１及び第２のポリシリコン膜３６，４０を電気的
に接続する側壁ポリシリコン膜４４と、上記ゲート酸化
膜３４上に、上側側壁ポリシリコン膜４４と上記第１の
ポリシリコン膜３６との側壁に設けられた側壁酸化膜４
６と、上記ソース／ドレイン領域と上記第２のポリシリ
コン膜の表面に設けられたコンタクト部４８とを含むの
で、ゲート−ドレイン重合長さの調節が容易であり、ま
た、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
【００３８】第２の発明は、上記コンタクト部４８はケ
イ化物膜であるので、第２のポリシリコン膜４０の表面
とＬＤＤ領域４３ａの表面上にのみ設けられる。
イ化物膜であるので、第２のポリシリコン膜４０の表面
とＬＤＤ領域４３ａの表面上にのみ設けられる。
【００３９】第３の発明は、ＧＯＬＤ（ｇａｔｅ−ｄｒ
ａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半
導体装置の製造方法において、半導体基板３０上に活性
領域（ａｎ ａｃｔｉｖｅ ｒｅｇｉｏｎ）とフィール
ド領域（ａ ｆｉｅｌｄ ｒｅｇｉｏｎ）を区画した
後、上記フィールド領域に素子隔離用酸化膜３２を形成
する工程と、上記素子隔離用酸化膜３２間の活性領域上
にゲート酸化膜３４を形成する工程と、上記ゲート酸化
膜３４と上記素子隔離用酸化膜３２の上に導電型の第１
のポリシリコン膜３６と層間酸化膜３８とを順次設ける
工程と、上記酸化膜３８上に導電型の第２のポリシリコ
ン膜４０と上部酸化膜４２とを順次設ける工程と、所定
パターンのマスクを使用して、前記上部酸化膜４２と上
記第２のポリシリコン膜４０また／及び上記層間酸化膜
３８とを選択的に除去してゲート構造物を設ける工程
と、上記ゲート構造物をマスクとして使用する不純物注
入を実行して、上記半導体基板３０にＬＤＤ領域４３ａ
を設ける工程と、上記ゲート構造物の側壁に導電型の側
壁ポリシリコン膜４４を設ける工程と、上記側壁ポリシ
リコン膜４４が設けられた上記ゲート構造物をマスクと
して使用する不純物注入を実行して、高濃度のソース／
ドレイン拡散領域４３ｂを形成する工程と、上記側壁ポ
リシリコン膜４４と上記露出された第１のポリシリコン
膜３６の側壁に側壁酸化膜４６を設ける工程とを含むの
で、ゲート−ドレイン重合長さの調節が容易であり、ま
た、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
ａｉｎ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造を持つ半
導体装置の製造方法において、半導体基板３０上に活性
領域（ａｎ ａｃｔｉｖｅ ｒｅｇｉｏｎ）とフィール
ド領域（ａ ｆｉｅｌｄ ｒｅｇｉｏｎ）を区画した
後、上記フィールド領域に素子隔離用酸化膜３２を形成
する工程と、上記素子隔離用酸化膜３２間の活性領域上
にゲート酸化膜３４を形成する工程と、上記ゲート酸化
膜３４と上記素子隔離用酸化膜３２の上に導電型の第１
のポリシリコン膜３６と層間酸化膜３８とを順次設ける
工程と、上記酸化膜３８上に導電型の第２のポリシリコ
ン膜４０と上部酸化膜４２とを順次設ける工程と、所定
パターンのマスクを使用して、前記上部酸化膜４２と上
記第２のポリシリコン膜４０また／及び上記層間酸化膜
３８とを選択的に除去してゲート構造物を設ける工程
と、上記ゲート構造物をマスクとして使用する不純物注
入を実行して、上記半導体基板３０にＬＤＤ領域４３ａ
を設ける工程と、上記ゲート構造物の側壁に導電型の側
壁ポリシリコン膜４４を設ける工程と、上記側壁ポリシ
リコン膜４４が設けられた上記ゲート構造物をマスクと
して使用する不純物注入を実行して、高濃度のソース／
ドレイン拡散領域４３ｂを形成する工程と、上記側壁ポ
リシリコン膜４４と上記露出された第１のポリシリコン
膜３６の側壁に側壁酸化膜４６を設ける工程とを含むの
で、ゲート−ドレイン重合長さの調節が容易であり、ま
た、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
【００４０】第４の発明は、前記第２のポリシリコン膜
４０の除去工程は、乾式エッチングにより実行されるの
で、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
４０の除去工程は、乾式エッチングにより実行されるの
で、良好な垂直構造を持つポリシリコン膜が異方性エッ
チングにより容易に形成できる。
【００４１】第５の発明は、上記酸化膜３８は、乾式あ
るいは湿式エッチングにより実行されるので、良好な垂
直構造を持つポリシリコン膜が異方性エッチングにより
容易に形成できる。
るいは湿式エッチングにより実行されるので、良好な垂
直構造を持つポリシリコン膜が異方性エッチングにより
容易に形成できる。
【００４２】第６の発明は、上記側壁ポリシリコン膜４
４の形成工程は、ポリシリコン膜を堆積する工程と、こ
の堆積されたポリシリコン膜に不純物イオンを注入する
工程及び、異方性エッチングを実行して上記側壁ポリシ
リコン膜４４を形成する工程とを包含するので、良好な
垂直構造を持つポリシリコン膜が異方性エッチングによ
り容易に形成できる。
４の形成工程は、ポリシリコン膜を堆積する工程と、こ
の堆積されたポリシリコン膜に不純物イオンを注入する
工程及び、異方性エッチングを実行して上記側壁ポリシ
リコン膜４４を形成する工程とを包含するので、良好な
垂直構造を持つポリシリコン膜が異方性エッチングによ
り容易に形成できる。
【００４３】第７の発明は、前記異方性エッチングを実
行する工程が行われる過程中に、上記側壁ポリシリコン
膜４４が設けられたゲート構造物以外の上記第１のポリ
シリコン膜３６が選択的に同時に除去されるので、良好
な垂直構造を持つポリシリコン膜が異方性エッチングに
より容易に形成できる。
行する工程が行われる過程中に、上記側壁ポリシリコン
膜４４が設けられたゲート構造物以外の上記第１のポリ
シリコン膜３６が選択的に同時に除去されるので、良好
な垂直構造を持つポリシリコン膜が異方性エッチングに
より容易に形成できる。
【００４４】第８の発明は、上記側壁酸化膜４６の形成
工程を実行する過程中に、上記第２のポリシリコン膜４
０上にある前記酸化膜４２と、上記構造物と上記素子隔
離用酸化膜３２との間のゲート酸化膜３４が選択的に同
時に除去されることを包含するので、良好な垂直構造を
持つポリシリコン膜が異方性エッチングにより容易に形
成できる。
工程を実行する過程中に、上記第２のポリシリコン膜４
０上にある前記酸化膜４２と、上記構造物と上記素子隔
離用酸化膜３２との間のゲート酸化膜３４が選択的に同
時に除去されることを包含するので、良好な垂直構造を
持つポリシリコン膜が異方性エッチングにより容易に形
成できる。
【００４５】第９の発明は、上記側壁酸化膜の形成工程
後、ソース／ドレイン領域とゲート領域上にコンタクト
用ケイ化物膜４８を設ける工程を包含するので、良好な
垂直構造を持つポリシリコン膜が異方性エッチングによ
り容易に形成できる。
後、ソース／ドレイン領域とゲート領域上にコンタクト
用ケイ化物膜４８を設ける工程を包含するので、良好な
垂直構造を持つポリシリコン膜が異方性エッチングによ
り容易に形成できる。
【図１】本発明の半導体装置の構造を示した断面図であ
る。
る。
【図２】図２（Ａ）ないし図２（Ｄ）は本発明の製造方
法により図１の半導体装置を製造する工程を示した順次
工程図である。
法により図１の半導体装置を製造する工程を示した順次
工程図である。
【図３】従来の半導体装置の構造を示した断面図であ
る。
る。
【図４】図４（Ａ）ないし図４（Ｂ）は従来の製造方法
により図３の半導体装置を製造する工程を示した順次工
程図である。
により図３の半導体装置を製造する工程を示した順次工
程図である。
【図５】図５（Ａ）ないし図５（Ｂ）は従来の製造方法
により図３の半導体装置を製造する工程を示した順次工
程図である。
により図３の半導体装置を製造する工程を示した順次工
程図である。
３０ 半導体基板 ３２ 素子分離用酸化膜 ３４ ゲート酸化膜 ３６ 第１のポリシリコン膜 ３８ 層間酸化膜 ４０ 第２のポリシリコン膜 ４２ 上部酸化膜 ４４ 側壁ポリシリコン膜 ４６ 側壁酸化膜 ４８ ケイ化物膜
Claims (9)
- 【請求項１】 ＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ ｏｖ
ｅｒｌａｐｐｅｄＬＤＤ）構造を持つ半導体装置におい
て、 活性領域とフィールド領域とが限定されていて、そし
て、上記活性領域に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｎ）領域４３ａと高濃度の拡散領域４３
ｂとからなっているソース／ドレイン領域が設けられて
いる半導体基板３０と、 上記半導体基板３０上にフィールド領域に設けられた素
子隔離用酸化膜３２と、 上記活性領域上に設けられたゲート酸化膜３４と、 上記ゲート酸化膜３４上に設けられていて、そしてその
間に所定厚さを持つ酸化膜３８が介挿されている第１及
び第２のポリシリコン膜３６，４０と、 上記第１のポリシリコン膜３６の上で、前記第２のポリ
シリコン膜４０と上記酸化膜３８との側壁に設けられ、
そして上記第１及び第２のポリシリコン膜３６，４０を
電気的に接続する側壁ポリシリコン膜４４と、 上記ゲート酸化膜３４上に、上側側壁ポリシリコン膜４
４と上記第１のポリシリコン膜３６との側壁に設けられ
た側壁酸化膜４６と、 上記ソース／ドレイン領域と上記第２のポリシリコン膜
の表面に設けられたコンタクト部４８と、 を含むことを特徴とする半導体装置。 - 【請求項２】 上記コンタクト部４８はケイ化物膜であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 ＧＯＬＤ（ｇａｔｅ−ｄｒａｉｎ ｏｖ
ｅｒｌａｐｐｅｄＬＤＤ）構造を持つ半導体装置の製造
方法において、 半導体基板３０上に活性領域（ａｎ ａｃｔｉｖｅ ｒ
ｅｇｉｏｎ）とフィールド領域（ａ ｆｉｅｌｄ ｒｅ
ｇｉｏｎ）を区画した後、上記フィールド領域に素子隔
離用酸化膜３２を形成する工程と、 上記素子隔離用酸化膜３２間の活性領域上にゲート酸化
膜３４を形成する工程と、 上記ゲート酸化膜３４と上記素子隔離用酸化膜３２の上
に導電型の第１のポリシリコン膜３６と層間酸化膜３８
とを順次設ける工程と、 上記酸化膜３８上に導電型の第２のポリシリコン膜４０
と上部酸化膜４２とを順次設ける工程と、 所定パターンのマスクを使用して、前記上部酸化膜４２
と上記第２のポリシリコン膜４０また／及び上記層間酸
化膜３８とを選択的に除去してゲート構造物を設ける工
程と、 上記ゲート構造物をマスクとして使用する不純物注入を
実行して、上記半導体基板３０にＬＤＤ領域４３ａを設
ける工程と、 上記ゲート構造物の側壁に導電型の側壁ポリシリコン膜
４４を設ける工程と、 上記側壁ポリシリコン膜４４が設けられた上記ゲート構
造物をマスクとして使用する不純物注入を実行して、高
濃度のソース／ドレイン拡散領域４３ｂを形成する工程
と、 上記側壁ポリシリコン膜４４と上記露出された第１のポ
リシリコン膜３６の側壁に側壁酸化膜４６を設ける工程
と、 を含むことを特徴する半導体装置の製造方法。 - 【請求項４】 前記第２のポリシリコン膜４０の除去工
程は、乾式エッチングにより実行されることを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項５】 上記酸化膜３８は、乾式あるいは湿式エ
ッチングにより実行されることを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項６】 上記側壁ポリシリコン膜４４の形成工程
は、ポリシリコン膜を堆積する工程と、この堆積された
ポリシリコン膜に不純物イオンを注入する工程及び、異
方性エッチングを実行して上記側壁ポリシリコン膜４４
を形成する工程とを包含することを特徴とする請求項３
に記載された半導体装置の製造方法。 - 【請求項７】 前記異方性エッチングを実行する工程が
行われる過程中に、上記側壁ポリシリコン膜４４が設け
られたゲート構造物以外の上記第１のポリシリコン膜３
６が選択的に同時に除去されることを特徴とする請求項
３に記載の半導体装置の製造方法。 - 【請求項８】 上記側壁酸化膜４６の形成工程を実行す
る過程中に、上記第２のポリシリコン膜４０上にある前
記酸化膜４２と、上記構造物と上記素子隔離用酸化膜３
２との間のゲート酸化膜３４が選択的に同時に除去され
ることを包含することを特徴とする請求項３記載の半導
体装置の製造方法。 - 【請求項９】 上記側壁酸化膜の形成工程後、ソース／
ドレイン領域とゲート領域上にコンタクト用ケイ化物膜
４８を設ける工程を包含することを特徴とする請求項３
に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033418A KR0170515B1 (ko) | 1995-09-30 | 1995-09-30 | Gold구조를 갖는 반도체장치 및 그의 제조방법 |
| KR1995-33418 | 1995-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116150A true JPH09116150A (ja) | 1997-05-02 |
Family
ID=19428841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170063A Pending JPH09116150A (ja) | 1995-09-30 | 1996-06-28 | Ｇｏｌｄ構造を持つ半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09116150A (ja) |
| KR (1) | KR0170515B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104037084A (zh) * | 2013-03-05 | 2014-09-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104103505A (zh) * | 2013-04-10 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
| CN104183473A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极晶体管的形成方法及半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567047B1 (ko) * | 1999-06-28 | 2006-04-04 | 주식회사 하이닉스반도체 | 모스 트랜지스터 제조방법 |
| JP4429036B2 (ja) | 2004-02-27 | 2010-03-10 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-09-30 KR KR1019950033418A patent/KR0170515B1/ko not_active IP Right Cessation
-
1996
- 1996-06-28 JP JP8170063A patent/JPH09116150A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104037084A (zh) * | 2013-03-05 | 2014-09-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104103505A (zh) * | 2013-04-10 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
| CN104183473A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极晶体管的形成方法及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0170515B1 (ko) | 1999-02-01 |
| KR970018685A (ko) | 1997-04-30 |
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