JP3408437B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ(Semicon
ductor on Insulator)基板上に形成されたリセス構造を
有するＭＯＳトランジスタ等の半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＳＯＩ基板を用いて形成されたトランジ
スタは、従来のバルク半導体基板を用いて形成されたト
ランジスタに比べて、しきい値電圧が低く、サブスレシ
ョルド特性が良好で、寄生バイポーラ効果がない等の電
気的特性が優れた素子として注目され、研究が活発に行
われている。
【０００３】上記ＳＯＩ基板は、シリコン基板上に絶縁
層を形成し、その絶縁層上にシリコン層(以下、ＳＯＩ
層という)を形成した構造をしている。このようなＳＯ
Ｉ基板上に形成されるＭＯＳトランジスタは、一般に図
１１に示す構造をしており、シリコン基板１０１上に絶
縁層１０２およびＳＯＩ層１０３が形成されたＳＯＩウ
ェハにおいて、ＳＯＩ層１０３上にゲート酸化膜１１２
を介してゲート電極１１４を形成した後、ゲート電極１
１４をマスクにして低濃度不純物イオンを注入して、チ
ャネル領域１１９の両側部にＬＤＤ(lightly doped dra
in)領域１１５,１１５を形成する。さらに、上記ゲート
電極１１４の側壁側に酸化膜スペーサ１１６,１１６を
形成した後、ゲート電極１１４および酸化膜スペーサ１
１６,１１６をマスクとして高濃度イオン注入を行い、
ソース接合領域１１７とドレイン接合領域１１８とを形
成する。このようにして形成されたＭＯＳトランジスタ
は、キャリアの移動度を向上させるためにチャネル領域
１１９を５０〜１５０ｎｍの薄い厚さに形成するから、
ソース接合領域１１７,ドレイン接合領域１１８の厚さ
も同様に薄くなる。その結果、ソース接合領域１１７,
ドレイン接合領域１１８自体の抵抗が増加するため、Ｍ
ＯＳトランジスタの動作速度が低下して、素子の特性が
低下するという問題がある。
【０００４】そこで、このような問題を解決するため
に、従来、次の(１),(２)の半導体装置の製造方法が提
案されている。
【０００５】(１) 特開平９−８３０８号公報に記載さ
れた半導体装置の製造方法 図１２は特開平９−８３０８号公報に記載された半導体
装置の製造方法を説明する工程図を示しており、シリコ
ン基板２０１,絶縁層２０２およびＳＯＩ層２０３から
なるＳＯＩ基板において、ＳＯＩ層２０３の厚さを３０
０〜５００ｎｍとし、チャネル領域およびＬＤＤ領域が
形成される部分のＳＯＩ層を感光膜２２２をマスクとし
てエッチングして、所定の厚みまでＳＯＩ層２０３を薄
膜化し、トレンチ２２３を形成する(図１２(a))。続い
て、ＳＯＩ基板全体にゲート酸化膜２１２およびポリシ
リコン層２１３を堆積し、感光膜２２４をマスクとして
ポリシリコン層２１３およびゲート酸化膜２１２を順次
エッチングした後、ゲート酸化膜２１２とゲート電極２
１４とを形成する(図１２(b),(c))。その後、上記ゲー
ト電極２１４をマスクとして低濃度不純物イオンをＳＯ
Ｉ層２０３に注入して、ＬＤＤ領域２１５を形成する
(図１２(d))。続いて、ゲート電極２１４の両側壁側に
酸化膜スペーサ２１６,２１６を形成し、最後にゲート
電極２１４, 酸化膜スペーサ２１６をマスクとして高濃
度不純物イオンを注入して、ソース接合領域２１７,ド
レイン接合領域２１８を形成する(図１２(e))。
【０００６】(２) ロコス工程を用いた半導体装置の製
造方法 図１４はロコス工程を用いた半導体装置の製造方法を説
明する工程図を示しており、まず、図１４(a),(b)に示
すように、シリコン基板４０１,絶縁層４０２およびＳ
ＯＩ層４０３からなるＳＯＩ基板において、チャンネル
部にロコス工程を適用した後、窒化膜４０５をマスクと
してロコス酸化膜を全て除去して、凹部を形成する。次
いで、図１４(c)に示すように、ゲート酸化膜４１２を
形成した後、ＳＯＩ基板全体にＣＶＤ法により多結晶シ
リコン膜４１３を堆積する。次いで、窒化膜４０５表面
までエッチバックし、ゲート電極４１４を形成し、窒化
膜を除去した後、ゲート電極４１４をマスクとして自己
整合的に、ＳＯＩ層４０３にソース接合領域,ドレイン
接合領域を形成する。
【０００７】このような図１２,図１４に示す従来技術
で製造されたＳＯＩ層に形成されたトランジスタは、チ
ャネル領域またはＬＤＤ領域が形成される部分が所定の
深さに設定されると共に、ソース接合領域,ドレイン接
合領域の厚さを厚くできるため、接合領域の抵抗を減少
させる効果を有している。
【０００８】
【発明が解決しようとする課題】しかしながら、図１
２,図１４に示す半導体装置の製造方法によりＳＯＩ層
に形成されたトランジスタでは、次のような問題があ
る。
【０００９】(１)の半導体装置の製造方法について 図１２に示された半導体装置の製造方法では、ゲート電
極２１４が感光膜２２４をマスクとしてエッチングによ
り形成されるが、塗布・露光・現像の工程により形成さ
れるマスクとなる感光膜２２４の位置は、露光機の精度
の範囲内でばらつくため、マスクとなる感光膜２２４を
トレンチ領域２２３の中央に常に形成できるとは限らな
い。
【００１０】図１３(a)〜(d)はマスクとなる感光膜の位
置がずれた場合の工程図を示している。図１３(a)に示
すように、感光膜３２４がトレンチ中央からソース領域
側(図３中左側)にずれた場合、ゲート電極３１４を形成
する(図１３(b))。その結果、次工程のＬＤＤ領域への
低濃度不純物イオンの注入は、ソース側のＬＤＤ領域３
１５ａとドレイン側ＬＤＤ領域３１５ｂの構造が非対称
になる(図１３(c))。次に、ソース接合領域３１７,ドレ
イン接合領域３１８に高濃度不純物イオンを注入する
と、トランジスタの構造はチャネル領域３１９から見
て、ソース側とドレイン側で非対称となる(図１３
(d))。この非対称の程度は露光機の精度に依存し、常に
トレンチ領域の中央にゲート電極を形成することはでき
ない。このため、ゲート電極の位置を所定の位置に再現
性よく形成することは非常に困難となり、その結果、ト
ランジスタの電気的特性のばらつきが大きくなるという
問題がある。
【００１１】その対策として、図１３(e)に示すよう
に、ソース側とドレイン側でＬＤＤ領域が同じになるよ
うにトレンチ幅を広くした場合には、トランジスタのサ
イズが大きくなり、集積化する上で不利となる。さら
に、ＬＤＤ領域３１５a,３１５bの外側のソース接合領
域３２５,ドレイン接合領域３２６の厚さが薄くなるた
め、接合領域での抵抗が大きくなり、トランジスタの動
作速度の減少にもつながる。
【００１２】(２)の半導体装置の製造方法について 図１４に示された半導体装置の製造方法では、リセス構
造形成用のロコス酸化膜４０４を全てウェットエッチン
グで除去した後(図１４(b))、ゲート酸化膜４１２とゲ
ート電極４１４とを形成している。その結果、ゲート電
極４１４がＳＯＩ層４０３のロコス端とオーバーラップ
する構造となり(図１４(d))、ＳＯＩ層４０３のロコス
端での結晶欠陥に起因するリーク電流が発生するという
問題がある。
【００１３】また、ゲート電極４１４の側壁形状が、制
御が困難なバーズビーク形状となるため、ソース接合領
域,ドレイン接合領域の注入およびチャネル領域への不
純物注入の制御が困難となる。その結果、所望のトラン
ジスタ構造を得ることができなくなり、安定した特性が
得られないという問題がある。
【００１４】さらに、ゲート電極４１４またはＳＯＩ層
４０３のソース接合領域,ドレイン接合領域の表面に低
抵抗シリサイドを形成するサリサイド技術においては、
ゲート電極４１４がＳＯＩ層４０３のロコス端とオーバ
ーラップする構造であるため、ゲート電極４１４とＳＯ
Ｉ層４０３のソース接合領域,ドレイン接合領域との間
でシリサイド化によるブリッジショートが発生する場合
がある。
【００１５】そこで、この発明の目的は、電気的特性の
ばらつきを低減できると共に、サリサイド工程において
ブリッジショートを防止できる高速動作可能な半導体装
置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体装置の製造方法は、シリコン基
板,絶縁層およびＳＯＩ層からなるＳＯＩ基板上に第１
の酸化膜と窒化膜とを順次形成する工程と、上記ＳＯＩ
層のチャネル領域となる部分上の上記窒化膜を除去する
ことにより上記窒化膜に開口部を形成する工程と、上記
開口部が形成された上記窒化膜をマスクとして、上記Ｓ
ＯＩ層の上記チャネル領域となる部分の厚さが所定の厚
さになるように上記ＳＯＩ層を選択酸化して、上記ＳＯ
Ｉ層上に選択酸化膜を形成する工程と、上記選択酸化膜
の形成後、上記開口部が形成された上記窒化膜をマスク
として、上記ＳＯＩ層が露出するまで上記選択酸化膜を
上記ＳＯＩ基板に対して略垂直方向にエッチングする工
程と、上記選択酸化膜のエッチングにより露出した上記
ＳＯＩ層上にゲート酸化膜を形成する工程と、上記ゲー
ト酸化膜が形成された上記ＳＯＩ基板上全体にポリシリ
コン層を形成して、上記ポリシリコン層をエッチバック
することによって、上記窒化膜の上記開口部内にポリシ
リコンからなるゲート電極を形成する工程と、上記ゲー
ト電極の形成後、上記窒化膜,上記選択酸化膜および上
記第１の酸化膜を除去して、上記ゲート電極をマスクと
して低濃度不純物イオンを上記ＳＯＩ層に注入すること
によって、上記ゲート電極の下側の領域の外側の上記Ｓ
ＯＩ層にＬＤＤ領域となる部分を形成する工程と、上記
ＳＯＩ層に上記ＬＤＤ領域となる部分が形成された上記
ＳＯＩ基板上全体に第２の酸化膜を形成し、上記第２の
酸化膜を異方性エッチングすることにより上記ゲート電
極の両側壁側に酸化膜スペーサを形成する工程と、上記
酸化膜スペーサの形成後、上記ゲート電極および上記酸
化膜スペーサをマスクとして高濃度不純物イオンを上記
ＳＯＩ層に注入することによって、上記ゲート電極およ
び上記酸化膜スペーサの下側の領域の外側の上記ＳＯＩ
層にソース接合領域,ドレイン接合領域を形成すること
を特徴としている。
【００１７】上記請求項１の半導体装置の製造方法によ
れば、まず、シリコン基板,絶縁層およびＳＯＩ層から
なるＳＯＩ基板上に第１の酸化膜と窒化膜とを順次形成
し、上記ＳＯＩ層のチャネル領域となる部分上の窒化膜
を除去することにより窒化膜に開口部を形成する。次
に、上記開口部が形成された窒化膜をマスクとして、Ｓ
ＯＩ層のチャネル領域となる部分の厚さが所定の厚さに
なるようにＳＯＩ層を選択酸化して、両側の断面形状が
外側に向かって徐々に細くなるバーズビーク形状を有す
る選択酸化膜をＳＯＩ層上に形成すると、ＳＯＩ層は、
上記窒化膜の開口部の下側(チャネル領域となる部分)が
平坦で、その平坦な部分の両側が外側に向かって徐々に
厚くなるように上記選択酸化膜のバーズビーク形状に沿
って連続的に厚さが変化する。その後、上記開口部が形
成された窒化膜をマスクとして、選択酸化膜をＳＯＩ基
板に対して略垂直方向にエッチングして、上記窒化膜の
開口部の下側のＳＯＩ層のチャネル領域となる部分を露
出させる。そうして、上記選択酸化膜のエッチングによ
り露出したＳＯＩ層上にゲート酸化膜を形成し、そのゲ
ート酸化膜が形成されたＳＯＩ基板上全体にポリシリコ
ン層を形成して、そのポリシリコン層をエッチバックす
ることにより窒化膜の開口部内すなわちＳＯＩ層の薄膜
化されたチャネル領域となる部分上にポリシリコンから
なるゲート電極を形成する。上記ゲート電極の形成後、
窒化膜,選択酸化膜および第１の酸化膜を除去して、ゲ
ート電極をマスクとして低濃度不純物イオンを上記ＳＯ
Ｉ層に注入することによって、ゲート電極の下側の領域
の外側のＳＯＩ層にＬＤＤ領域となる部分を形成する。
そして、上記ＳＯＩ層にＬＤＤ領域となる部分が形成さ
れたＳＯＩ基板上全体に第２の酸化膜を形成し、上記第
２の酸化膜を異方性エッチングすることにより上記ゲー
ト電極の両側壁側に酸化膜スペーサを形成した後、ゲー
ト電極および酸化膜スペーサをマスクとして高濃度不純
物イオンをＳＯＩ層に注入することによって、ゲート電
極および酸化膜スペーサの下側の領域の外側のＳＯＩ層
にソース接合領域,ドレイン接合領域を形成する。この
とき、上記酸化膜スペーサの下側のＳＯＩ層は、不純物
濃度が低く保たれて、ＬＤＤ領域となり、上記酸化膜ス
ペーサをＳＯＩ層の厚さが連続的に変化する部分上に形
成することによって、ＬＤＤ領域の厚さがチャネル領域
側からソース接合領域側およびドレイン接合領域側に向
かって夫々徐々に厚くなるように連続的に変化する。こ
のようにして製造された半導体装置は、ＬＤＤ領域の外
側のソース接合領域,ドレイン接合領域の位置に対して
ゲート電極の位置が決められるため、電気的特性のばら
つきを小さくできると共に、上記ＳＯＩ層のソース接合
領域,ドレイン接合領域をチャネル領域よりも厚いの
で、ソース／ドレイン接合領域自体の抵抗を低減し、上
記ＳＯＩ層のＬＤＤ領域の厚さがチャネル領域側からソ
ース接合領域側およびドレイン接合領域側に向かってチ
ャネル領域の厚さから夫々徐々に厚くなるように連続的
に変化しているため、ゲート電極とＬＤＤ領域との間,
ゲート電極とソース／ドレイン接合領域との間の容量増
加が抑えられて、トランジスタの動作速度を著しく向上
させることが可能となる。さらに、上記ゲート電極の側
壁形状をＳＯＩ基板に対して略垂直に形成しているの
で、ゲート電極がソース／ドレイン接合領域にオーバー
ラップすることがなく、サリサイドプロセスを適用した
場合において、ゲート電極とソース／ドレイン接合領域
との間のブリッジショートを防止できる。
【００１８】また、請求項２の半導体装置の製造方法
は、シリコン基板,絶縁層およびＳＯＩ層からなるＳＯ
Ｉ基板上に第１の酸化膜と第１の窒化膜とを順次形成す
る工程と、上記第１の窒化膜の所定の領域を除去するこ
とにより上記第１の窒化膜に開口部を形成する工程と、
上記開口部が形成された上記第１の窒化膜をマスクとし
て、上記ＳＯＩ層の上記チャネル領域となる部分の厚さ
が所定の厚さになるように上記ＳＯＩ層を選択酸化し
て、上記ＳＯＩ層上に選択酸化膜を形成する工程と、上
記選択酸化膜が形成された上記ＳＯＩ基板全体に第２の
窒化膜を形成して、上記第２の窒化膜を異方性エッチン
グにより上記選択酸化膜が露出するまでエッチバックす
ることによって、上記第１の窒化膜の上記開口部の両側
壁側に窒化膜スペーサを形成する工程と、上記窒化膜ス
ペーサの形成後、上記第１の窒化膜および上記窒化膜ス
ペーサをマスクとして、上記ＳＯＩ層が露出するまで上
記選択酸化膜を上記ＳＯＩ基板に対して略垂直方向にエ
ッチングする工程と、上記選択酸化膜のエッチングによ
り露出した上記ＳＯＩ層上にゲート酸化膜を形成する工
程と、上記ゲート酸化膜が形成された上記ＳＯＩ基板上
全体にポリシリコン層を形成して、上記ポリシリコン層
をエッチバックすることによって、上記第１の窒化膜の
上記開口部内にポリシリコンからなるゲート電極を形成
する工程と、上記ゲート電極の形成後、上記第１の窒化
膜,上記窒化膜スペーサ,上記選択酸化膜および上記第１
の酸化膜を除去し、上記ゲート電極をマスクとして低濃
度不純物イオンを上記ＳＯＩ層に注入し、上記ゲート電
極の下側の領域の外側の上記ＳＯＩ層にＬＤＤ領域とな
る部分を形成する工程と、上記ＳＯＩ層に上記ＬＤＤ領
域となる部分が形成された上記ＳＯＩ基板上全体に第２
の酸化膜を形成して、上記第２の酸化膜を異方性エッチ
ングすることにより上記ゲート電極の両側壁側に酸化膜
スペーサを形成する工程と、上記酸化膜スペーサの形成
後、上記ゲート電極および上記酸化膜スペーサをマスク
として高濃度不純物イオンを上記ＳＯＩ層に注入するこ
とによって、上記ゲート電極および上記酸化膜スペーサ
の下側の領域の外側の上記ＳＯＩ層にソース接合領域,
ドレイン接合領域を形成する工程とを有することを特徴
としている。
【００１９】上記請求項２の半導体装置の製造方法によ
れば、まず、シリコン基板,絶縁層およびＳＯＩ層から
なるＳＯＩ基板上に第１の酸化膜と第１の窒化膜とを順
次形成し、上記第１の窒化膜の所定の領域を除去するこ
とにより第１の窒化膜に開口部を形成する。次に、上記
開口部が形成された第１の窒化膜をマスクとして、ＳＯ
Ｉ層のチャネル領域となる部分の厚さが所定の厚さにな
るようにＳＯＩ層を選択酸化して、両側の断面形状が外
側に向かって徐々に細くなるバーズビーク形状を有する
選択酸化膜をＳＯＩ層上に形成すると、ＳＯＩ層は、上
記第１の窒化膜の開口部の下側が平坦で、その平坦な部
分の両側が外側に向かって徐々に厚くなるように上記選
択酸化膜のバーズビーク形状に沿って連続的に厚さが変
化する。その後、上記選択酸化膜が形成されたＳＯＩ基
板全体に第２の窒化膜を形成して、第２の窒化膜を異方
性エッチングにより上記選択酸化膜が露出するまでエッ
チバックすることによって、第１の窒化膜の開口部の両
側壁側に窒化膜スペーサを形成した後、上記第１の窒化
膜および窒化膜スペーサをマスクとして、ＳＯＩ層が露
出するまで選択酸化膜をＳＯＩ基板に対して略垂直方向
にエッチングして、上記窒化膜スペーサの下側を除く第
１の窒化膜の開口部の下側のＳＯＩ層の部分を露出させ
る。そうして、上記選択酸化膜のエッチングにより露出
したＳＯＩ層上にゲート酸化膜を形成し、そのゲート酸
化膜が形成された上記ＳＯＩ基板上全体にポリシリコン
層を形成して、そのポリシリコン層をエッチバックする
ことにより第１の窒化膜の開口部内にポリシリコンから
なるゲート電極を形成する。上記ゲート電極の形成後、
第１の窒化膜,窒化膜スペーサ,選択酸化膜および第１の
酸化膜を除去し、ゲート電極をマスクとして低濃度不純
物イオンをＳＯＩ層に注入することによって、ゲート電
極の下側の領域の外側のＳＯＩ層にＬＤＤ領域となる部
分を形成する。そして、上記ＳＯＩ層にＬＤＤ領域とな
る部分が形成されたＳＯＩ基板上全体に第２の酸化膜を
形成して、上記第２の酸化膜を異方性エッチングするこ
とによりゲート電極の両側壁側に酸化膜スペーサを形成
した後、ゲート電極および酸化膜スペーサをマスクとし
て高濃度不純物イオンをＳＯＩ層に注入することによっ
て、上記ゲート電極および酸化膜スペーサの下側の領域
の外側のＳＯＩ層にソース接合領域,ドレイン接合領域
を形成する。このとき、上記酸化膜スペーサの下側のＳ
ＯＩ層は、不純物濃度が低く保たれて、ＬＤＤ領域とな
り、上記酸化膜スペーサをＳＯＩ層の薄膜化された平坦
な部分上に形成することによって、ＬＤＤ領域は、チャ
ネル領域と同じ厚さとなる一方、ソース接合領域および
ドレイン接合領域のＬＤＤ領域近傍がＬＤＤ領域側から
外側に向かって夫々徐々に厚くなるように連続的に変化
する。このようにして製造された半導体装置は、ＬＤＤ
領域の外側のソース接合領域,ドレイン接合領域の位置
に対してゲート電極の位置が決められるため、電気的特
性のばらつきを小さくできると共に、上記ＳＯＩ層のソ
ース接合領域,ドレイン接合領域をチャネル領域よりも
厚いので、ソース／ドレイン接合領域自体の抵抗を低減
し、上記ＳＯＩ層のＬＤＤ領域が膜厚の薄いチャネル領
域と同じ厚さとなるため、ゲート電極とＬＤＤ領域との
間,ゲート電極とソース／ドレイン接合領域との間の容
量増加が抑えられて、トランジスタの動作速度を著しく
向上できる。さらに、上記ゲート電極の側壁形状をＳＯ
Ｉ基板に対して略垂直に形成しているので、ゲート電極
がソース／ドレイン接合領域にオーバーラップすること
がなく、サリサイドプロセスを適用した場合において、
ゲート電極とソース／ドレイン接合領域との間のブリッ
ジショートを防止できる。
【００２０】また、請求項３の半導体装置の製造方法
は、シリコン基板,絶縁層およびＳＯＩ層からなるＳＯ
Ｉ基板上に第１の酸化膜および第１の窒化膜を順次形成
する工程と、上記第１の窒化膜の所定の領域を除去する
ことにより上記第１の窒化膜に開口部を形成する工程
と、上記開口部が形成された上記第１の窒化膜をマスク
として、上記ＳＯＩ層の上記チャネル領域となる部分の
厚さが所定の厚さになるように上記ＳＯＩ層を選択酸化
して、上記ＳＯＩ層上に選択酸化膜を形成する工程と、
上記選択酸化膜の形成後、上記開口部が形成された第１
の窒化膜をマスクとして、上記ＳＯＩ層が露出するまで
上記選択酸化膜を上記ＳＯＩ基板に対して略垂直方向に
エッチングする工程と、上記選択酸化膜のエッチングに
より露出した上記ＳＯＩ層上に第２の酸化膜を形成する
工程と、上記第２の酸化膜が形成された上記ＳＯＩ基板
全体に第２の窒化膜を形成し、上記第２の窒化膜を異方
性エッチングにより上記第２の酸化膜が露出するまでエ
ッチバックすることによって、上記第１の窒化膜の上記
開口部の両側壁側に窒化膜スペーサを形成する工程と、
上記窒化膜スペーサの形成後、上記第２の酸化膜の露出
領域を除去して、上記第２の酸化膜の除去により露出し
た上記ＳＯＩ層上にゲート酸化膜を形成する工程と、上
記ゲート酸化膜が形成された上記ＳＯＩ基板上全体にポ
リシリコン層を形成して、上記ポリシリコン層をエッチ
バックすることにより、上記第１の窒化膜の上記開口部
内にポリシリコンからなるゲート電極を形成する工程
と、上記ゲート電極の形成後、上記第１の窒化膜,上記
窒化膜スペーサ,上記選択酸化膜および上記第１の酸化
膜を除去して、上記ゲート電極をマスクとして低濃度不
純物イオンを上記ＳＯＩ層に注入することによって、上
記ゲート電極の下側の領域の外側の上記ＳＯＩ層にＬＤ
Ｄ領域となる部分を形成する工程と、上記ＳＯＩ層に上
記ＬＤＤ領域となる部分が形成された上記ＳＯＩ基板上
全体に第２の酸化膜を形成して、上記第２の酸化膜を異
方性エッチングすることにより上記ゲート電極の両側壁
側に酸化膜スペーサを形成する工程と、上記酸化膜スペ
ーサの形成後、上記ゲート電極および上記酸化膜スペー
サをマスクとして高濃度不純物イオンを上記ＳＯＩ層に
注入することによって、上記ゲート電極および上記酸化
膜スペーサの下側の領域の外側の上記ＳＯＩ層にソース
接合領域,ドレイン接合領域を形成する工程とを有する
ことを特徴としている。
【００２１】上記請求項３の半導体装置の製造方法によ
れば、まず、シリコン基板,絶縁層およびＳＯＩ層から
なるＳＯＩ基板上に第１の酸化膜および第１の窒化膜を
順次形成し、上記第１の窒化膜の所定の領域を除去する
ことにより第１の窒化膜に開口部を形成する。次に、上
記開口部が形成された第１の窒化膜をマスクとして、Ｓ
ＯＩ層のチャネル領域となる部分の厚さが所定の厚さに
なるようにＳＯＩ層を選択酸化して、両側の断面形状が
外側に向かって徐々に細くなるバーズビーク形状を有す
る選択酸化膜をＳＯＩ層上に形成すると、ＳＯＩ層は、
上記第１の窒化膜の開口部の下側が平坦で、その平坦な
部分の両側が外側に向かって徐々に厚くなるように上記
選択酸化膜のバーズビーク形状に沿って連続的に厚さが
変化する。その後、上記開口部が形成された第１の窒化
膜をマスクとして、選択酸化膜をＳＯＩ基板に対して略
垂直方向にエッチングして、第１の窒化膜の開口部の下
側のＳＯＩ層の部分を露出させる。そうして、上記選択
酸化膜のエッチングにより露出したＳＯＩ層上に第２の
酸化膜を形成し、その第２の酸化膜が形成されたＳＯＩ
基板全体に第２の窒化膜を形成し、異方性エッチングに
より第２の酸化膜が露出するまで第２の窒化膜をエッチ
バックして、第１の窒化膜の開口部の両側壁側に窒化膜
スペーサを形成する。上記窒化膜スペーサの形成後、第
２の酸化膜の露出領域を除去して、第２の酸化膜の除去
により露出したＳＯＩ層上にゲート酸化膜を形成し、そ
のゲート酸化膜が形成されたＳＯＩ基板上全体にポリシ
リコン層を形成して、そのポリシリコン層をエッチバッ
クすることにより、第１の窒化膜の開口部内にポリシリ
コンからなるゲート電極を形成する。上記ゲート電極の
形成後、第１の窒化膜,窒化膜スペーサ,選択酸化膜およ
び第１の酸化膜を除去して、ゲート電極をマスクとして
低濃度不純物イオンをＳＯＩ層に注入することによっ
て、ゲート電極の下側の領域の外側のＳＯＩ層にＬＤＤ
領域となる部分を形成する。そして、上記ＳＯＩ層にＬ
ＤＤ領域となる部分が形成されたＳＯＩ基板上全体に第
２の酸化膜を形成して、上記第２の酸化膜を異方性エッ
チングすることによりゲート電極の両側壁側に酸化膜ス
ペーサを形成した後、ゲート電極および酸化膜スペーサ
をマスクとして高濃度不純物イオンをＳＯＩ層に注入す
ることによって、ゲート電極および酸化膜スペーサの下
側の領域の外側のＳＯＩ層にソース接合領域,ドレイン
接合領域を形成する。このとき、上記酸化膜スペーサの
下側のＳＯＩ層は、不純物濃度が低く保たれて、ＬＤＤ
領域となり、上記酸化膜スペーサをＳＯＩ層の薄膜化さ
れた平坦な部分上に形成することによって、ＬＤＤ領域
は、チャネル領域と同じ厚さとなる一方、ソース接合領
域およびドレイン接合領域のＬＤＤ領域近傍がＬＤＤ領
域側から外側に向かって夫々徐々に厚くなるように連続
的に変化する。このようにして製造された半導体装置
は、ＬＤＤ領域の外側のソース接合領域,ドレイン接合
領域の位置に対してゲート電極の位置が決められるた
め、電気的特性のばらつきを小さくできると共に、上記
ＳＯＩ層のソース接合領域,ドレイン接合領域をチャネ
ル領域よりも厚いので、ソース／ドレイン接合領域自体
の抵抗を低減し、上記ＳＯＩ層のＬＤＤ領域が膜厚の薄
いチャネル領域と同じ厚さとなるため、ゲート電極とＬ
ＤＤ領域との間,ゲート電極とソース／ドレイン接合領
域との間の容量増加が抑えられて、トランジスタの動作
速度を著しく向上できる。さらに、上記ゲート電極の側
壁形状をＳＯＩ基板に対して略垂直に形成しているの
で、ゲート電極がソース／ドレイン接合領域にオーバー
ラップすることがなく、サリサイドプロセスを適用した
場合において、ゲート電極とソース／ドレイン接合領域
との間のブリッジショートを防止できる。
【００２２】また、請求項４の半導体装置の製造方法
は、シリコン基板,絶縁層およびＳＯＩ層からなるＳＯ
Ｉ基板上に第１の酸化膜と第１の窒化膜とを順次形成す
る工程と、上記第１の窒化膜の所定の領域を除去するこ
とにより上記第１の窒化膜に開口部を形成する工程と、
上記開口部が形成された上記第１の窒化膜をマスクとし
て、上記ＳＯＩ層の上記チャネル領域となる部分の厚さ
が所定の厚さになるように上記ＳＯＩ層を選択酸化し
て、上記ＳＯＩ層上に選択酸化膜を形成する工程と、上
記選択酸化膜が形成された上記ＳＯＩ基板全体に第２の
窒化膜を形成し、上記第２の窒化膜を異方性エッチング
により上記選択酸化膜が露出するまでエッチバックし、
上記第１の窒化膜の上記開口部の両側壁側に第１の窒化
膜スペーサを形成する工程と、上記第１の窒化膜スペー
サの形成後、上記第１の窒化膜と上記第１の窒化膜スペ
ーサとをマスクとして、上記ＳＯＩ層が露出するまで上
記選択酸化膜を上記ＳＯＩ基板に対して略垂直方向にエ
ッチングする工程と、上記選択酸化膜のエッチングによ
り露出した上記ＳＯＩ層上に第２の酸化膜を形成する工
程と、上記第２の酸化膜を形成した後、上記ＳＯＩ基板
全体に第３の窒化膜を形成し、上記第３の窒化膜を異方
性エッチングにより上記第２の酸化膜が露出するまでエ
ッチバックして、上記第１の窒化膜の上記開口部の上記
第１の窒化膜スペーサの両側壁側に第２の窒化膜スペー
サを形成する工程と、上記第２の窒化膜スペーサの形成
後、上記第２の酸化膜の露出領域を除去して、上記第２
の酸化膜の除去により露出した上記ＳＯＩ層上にゲート
酸化膜を形成する工程と、上記ゲート酸化膜が形成され
た上記ＳＯＩ基板上全体にポリシリコン層を形成して、
上記ポリシリコン層をエッチバックすることによって、
上記第１の窒化膜の上記開口部内にポリシリコンからな
るゲート電極を形成する工程と、上記ゲート電極の形成
後、上記第１の窒化膜,上記第１の窒化膜スペーサ,上記
第２の窒化膜スペーサ,上記選択酸化膜および上記第１
の酸化膜を除去して、上記ゲート電極をマスクとして低
濃度不純物イオンを上記ＳＯＩ層に注入することによっ
て、上記ゲート電極の下側の領域の外側の上記ＳＯＩ層
にＬＤＤ領域となる部分を形成する工程と、上記ＳＯＩ
層に上記ＬＤＤ領域となる部分が形成された上記ＳＯＩ
基板上全体に第２の酸化膜を形成して、上記第２の酸化
膜を異方性エッチングすることにより上記ゲート電極の
両側壁側かつ上記ＳＯＩ層の上記ＬＤＤ領域となる部分
上に酸化膜スペーサを形成する工程と、上記酸化膜スペ
ーサの形成後、上記ゲート電極および上記酸化膜スペー
サをマスクとして高濃度不純物イオンを上記ＳＯＩ層に
注入することによって、上記ゲート電極および上記酸化
膜スペーサの下側の領域の外側の上記ＳＯＩ層にソース
接合領域,ドレイン接合領域を形成する工程とを有する
ことを特徴としている。
【００２３】上記請求項４の半導体装置の製造方法によ
れば、まず、シリコン基板,絶縁層およびＳＯＩ層から
なるＳＯＩ基板上に第１の酸化膜と第１の窒化膜とを順
次形成し、上記第１の窒化膜の所定の領域を除去するこ
とにより第１の窒化膜に開口部を形成する。次に、上記
開口部が形成された第１の窒化膜をマスクとして、ＳＯ
Ｉ層のチャネル領域となる部分の厚さが所定の厚さにな
るようにＳＯＩ層を選択酸化して、両側の断面形状が外
側に向かって徐々に細くなるバーズビーク形状を有する
選択酸化膜をＳＯＩ層上に形成すると、ＳＯＩ層は、上
記第１の窒化膜の開口部の下側が平坦で、その平坦な部
分の両側が外側に向かって徐々に厚くなるように上記選
択酸化膜のバーズビーク形状に沿って連続的に厚さが変
化する。その後、上記選択酸化膜が形成されたＳＯＩ基
板全体に第２の窒化膜を形成し、第２の窒化膜を異方性
エッチングにより選択酸化膜が露出するまでエッチバッ
クし、第１の窒化膜の開口部の両側壁側に第１の窒化膜
スペーサを形成する。そして、上記第１の窒化膜スペー
サの形成後、第１の窒化膜と第１の窒化膜スペーサとを
マスクとして、上記選択酸化膜をＳＯＩ基板に対して略
垂直方向にエッチングして、上記第１の窒化膜スペーサ
の下側を除く第１の窒化膜の開口部の下側のＳＯＩ層の
部分を露出させる。上記選択酸化膜のエッチングにより
露出したＳＯＩ層上に第２の酸化膜を形成した後、ＳＯ
Ｉ基板全体に第３の窒化膜を形成し、第３の窒化膜を異
方性エッチングにより第２の酸化膜が露出するまでエッ
チバックして、第１の窒化膜の上記開口部の第１の窒化
膜スペーサの両側壁側に第２の窒化膜スペーサを形成す
る。上記第２の窒化膜スペーサの形成後、第２の酸化膜
の露出領域を除去して、上記第２の酸化膜の除去により
露出したＳＯＩ層上にゲート酸化膜を形成し、そのゲー
ト酸化膜が形成されたＳＯＩ基板上全体にポリシリコン
層を形成して、そのポリシリコン層をエッチバックする
ことによって、第１の窒化膜の開口部内にポリシリコン
からなるゲート電極を形成する。上記ゲート酸化膜の形
成後、第１の窒化膜,第１の窒化膜スペーサ,第２の窒化
膜スペーサ,選択酸化膜および第１の酸化膜を除去し
て、ゲート電極をマスクとして低濃度不純物イオンをＳ
ＯＩ層に注入することによって、ゲート電極の下側の領
域の外側のＳＯＩ層にＬＤＤ領域となる部分を形成す
る。そして、上記ＳＯＩ層にＬＤＤ領域となる部分が形
成されたＳＯＩ基板上全体に第２の酸化膜を形成して、
上記第２の酸化膜を異方性エッチングすることによりゲ
ート電極の両側壁側かつ上記ＳＯＩ層の上記ＬＤＤ領域
となる部分上に酸化膜スペーサを形成した後、ゲート電
極および酸化膜スペーサをマスクとして高濃度不純物イ
オンをＳＯＩ層に注入することによって、ゲート電極お
よび酸化膜スペーサの下側の領域の外側のＳＯＩ層にソ
ース接合領域,ドレイン接合領域を形成する。このと
き、上記酸化膜スペーサの下側のＳＯＩ層は、不純物濃
度が低く保たれて、ＬＤＤ領域となり、上記酸化膜スペ
ーサをＳＯＩ層の薄膜化された平坦な部分上に形成する
ことによって、ＬＤＤ領域は、チャネル領域と同じ厚さ
となる一方、ソース接合領域およびドレイン接合領域の
ＬＤＤ領域近傍がＬＤＤ領域側から外側に向かって夫々
徐々に厚くなるように連続的に変化する。このようにし
て製造された半導体装置は、ＬＤＤ領域の外側のソース
接合領域,ドレイン接合領域の位置に対してゲート電極
の位置が決められるため、電気的特性のばらつきを小さ
くできると共に、上記ＳＯＩ層のソース接合領域,ドレ
イン接合領域をチャネル領域よりも厚いので、ソース／
ドレイン接合領域自体の抵抗を低減し、上記ＳＯＩ層の
ＬＤＤ領域が膜厚の薄いチャネル領域と同じ厚さとなる
ため、ゲート電極とＬＤＤ領域との間,ゲート電極とソ
ース／ドレイン接合領域との間の容量増加が抑えられ
て、トランジスタの動作速度を著しく向上できる。さら
に、上記ゲート電極の側壁形状をＳＯＩ基板に対して略
垂直に形成しているので、ゲート電極がソース／ドレイ
ン接合領域にオーバーラップすることがなく、サリサイ
ドプロセスを適用した場合において、ゲート電極とソー
ス／ドレイン接合領域との間のブリッジショートを防止
できる。
【００２４】また、請求項５の半導体装置の製造方法
は、請求項１乃至４のいずれか１つの半導体装置の製造
方法において、上記ＳＯＩ層の上記チャネル領域の厚さ
を５〜１００ｎｍとし、上記ＳＯＩ層の上記ソース接合
領域,ドレイン接合領域の厚さを５０〜５００ｎｍとし
たことを特徴としている。
【００２５】上記請求項５の半導体装置の製造方法によ
れば、上記ＳＯＩ層のチャネル領域は、厚さ５〜５０ｎ
ｍでは完全空乏型となってキャリアの移動度が向上し、
厚さ５０〜１００ｎｍでは部分空乏型となるが、実用
上、十分なキャリアの移動度が得られる。また、上記チ
ャネル領域が厚さ５ｎｍ未満では、膜厚の制御が難しく
電気的特性のばらつきが大きくなるため、好ましくな
い。一方、上記チャネル領域が厚さ１００ｎｍを越える
場合は、キャリアの移動度の低下が問題となる。また、
上記ＳＯＩ層のソース接合領域,ドレイン接合領域は、
厚さ５０〜５００ｎｍで低抵抗化できるが、厚さ５０ｎ
ｍ未満では、抵抗が高くなり好ましくない。一方、上記
ＳＯＩ層のソース接合領域,ドレイン接合領域が厚さ５
００ｎｍを越える場合は、ＳＯＩ層の形成に時間を要
し、製造工程の時間短縮が容易でない。
【００２６】また、請求項６の半導体装置の製造方法
は、請求項１乃至４のいずれか１つの半導体装置の製造
方法において、上記ＳＯＩ基板の上記絶縁層は、酸化膜
または窒化膜のいずれか一方であることを特徴としてい
る。
【００２７】上記請求項６の半導体装置の製造方法によ
れば、上記ＳＯＩ層の絶縁層に、その絶縁層の上に形成
されるＳＯＩ層の半導体材料の酸化膜または窒化膜を用
いることによって、下地となる絶縁層上にＳＯＩ層とし
て単結晶薄膜を容易に形成できる。
【００２８】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法を図示の実施の形態により詳細に説明する。
【００２９】（第１実施形態） 図１(a)〜(d),図２(a)〜(d)はこの発明の第１実施形態
の半導体装置の製造方法を説明するための工程図であ
る。
【００３０】はじめに、図１(a)に示すように、シリコ
ン基板１,絶縁層２およびＳＯＩ層３からなるＳＯＩ基
板において、ＳＯＩ層３上に第１の酸化膜４,窒化膜５
を順次形成する。そして、上記窒化膜５上にレジストマ
スク６をパターニングして開口部７を形成し、窒化膜５
をエッチングして、窒化膜５に開口部７Ａを形成する。
なお、上記ＳＯＩ層３の膜厚は１５０ｎｍとする。
【００３１】次に、図１(b)に示すように、レジストマ
スク６(図１(a)に示す)を除去した後、ＳＯＩ層３のチ
ャネル領域となる部分８が所定の膜厚(例えば５０ｎｍ)
になるようにロコス(ＬＯＣＯＳ；Local Oxidation of
Silicon)酸化し、選択酸化膜９を形成する。このとき、
ＳＯＩ層３のソース接合領域となる部分１０およびドレ
イン接合領域となる部分１１は、窒化膜５で覆われてい
るために酸化されず、厚さは変化しない。
【００３２】次に、図１(c)に示すように、窒化膜５を
マスクとして、ＳＯＩ層３のチャネル領域となる部分８
が露出するまで選択酸化膜９(図１(b)に示す)をＳＯＩ
基板に対して略垂直方向にエッチングした後、露出した
ＳＯＩ層３のチャネル領域となる部分８上にゲート酸化
膜１２を形成する。なお、このロコス酸化された選択酸
化膜９のエッチングにおいて、図１４の従来の半導体装
置の製造方法とは異なり、選択酸化膜９の両側のバーズ
ビーク部分(断面が外側に向かって徐々に細くなってい
る部分)はエッチングしない。
【００３３】その結果、後工程で形成されるゲート電極
４(図２(a)に示す)は、ＳＯＩ層３のソース接合領域と
なる部分１０およびドレイン接合領域となる部分１１の
ロコス端とオーバーラップすることが抑制され、ロコス
端での結晶欠陥に起因するリーク電流を低減する。
【００３４】なお、上記選択酸化膜９のエッチングによ
るＳＯＩ層表面のダメージ層を除去するため、ＳＯＩ層
表面の犠牲酸化膜を形成し、その犠牲酸化膜をＨＦ等ウ
ェット処理で除去した後、ＳＯＩ層上にゲート酸化膜を
形成してもよい。この状態で、エッチングされた選択酸
化膜の側壁形状は略垂直に形成される。
【００３５】次に、図１(d)に示すように、ＳＯＩ基板
上全体にポリシリコン層１３を形成する。
【００３６】続いて、図２(a)に示すように、窒化膜５
上のポリシリコン層１３(図１(d)に示す)がなくなるま
でエッチバックし、ＳＯＩ層３のチャネル領域となる部
分８の上部のみにポリシリコン層を残して、ポリシリコ
ンからなるゲート電極１４を形成する。したがって、上
記ゲート電極１４の形成にアライメント工程が省略され
ると共に、このゲート電極１４がチャンネル領域に転写
されることになり、ゲート電極１４の側壁形状は、ＳＯ
Ｉ基板に対して略垂直になる。
【００３７】次に、図２(b)に示すように、窒化膜５(図
２(a)に示す)を除去し、続いてゲート電極１４両側のバ
ーズビーク形状の選択酸化膜９aと第１の酸化膜４とを
除去する。なお、この第１の酸化膜４は、ロコス酸化時
にダメージを受けているため、除去しておく必要があ
る。
【００３８】次に、図２(c)に示すように、ゲート電極
１４をマスクにして低濃度不純物イオンをＳＯＩ層３に
注入して、ＳＯＩ層３のチャネル領域となる部分８の外
側にＬＤＤ領域となる部分１５,１５を形成する。そし
て、上記ゲート電極１４の下側のＳＯＩ層３の領域がチ
ャネル領域１９となる。
【００３９】次に、図２(d)に示すように、ＳＯＩ基板
上部全体に第２の酸化膜を形成して、その第２の酸化膜
を異方性エッチングすることにより、ゲート電極１４の
両側壁側に酸化膜スペーサ１６,１６を形成し、最後に
ゲート電極１４および酸化膜スペーサ１６,１６をマス
クにして高濃度不純物イオンをＳＯＩ層３に注入して、
ＳＯＩ層３のチャネル領域１９(図２(c)のチャネル領域
となる部分８)の両側にＬＤＤ領域１５a,１５aを形成
し、そのＬＤＤ領域１５a,１５aの外側にソース接合領
域１７,ドレイン接合領域１８を形成する。
【００４０】上記半導体装置の製造方法によってＳＯＩ
層に形成されたトランジスタは、ソース接合領域１７,
ドレイン接合領域１８の位置に対してゲート電極１４の
位置が自動的に決められるため、露光機の精度に依存せ
ず、所望のトランジスタ構造を容易に形成でき、かつ、
電気的特性のばらつきを低減できる。
【００４１】また、上記トランジスタでは、ソース接合
領域１７,ドレイン接合領域１８をチャネル領域１９よ
りも厚く形成するので、接合領域自体の抵抗を低減し、
また、ＬＤＤ領域１５a,１５aの厚さがチャネル領域１
９側からソース接合領域１７側およびドレイン接合領域
１８側に向かって夫々徐々に厚くなるように連続的に変
化し、ゲート電極１４とＬＤＤ領域１５a,１５a間の距
離が離れているため、ゲート電極１４とＬＤＤ領域１５
a,１５a間との間の容量が増加せず、ゲート電極１４の
容量がほとんど変わらない。したがって、トランジスタ
の動作速度の低下を抑えることができる。
【００４２】また、上記ゲート電極１４の側壁をＳＯＩ
基板に対して略垂直に形成し、そのゲート電極１４の両
側壁側にサイドウォールとしての酸化膜スペーサ１６,
１６を形成するため、ソース／ドレイン領域１７,１８
が形成されるＳＯＩ層部分への高濃度不純物イオンの注
入の制御性が改善されると共に、サリサイド工程でゲー
ト電極１４とソース／ドレイン領域１７,１８との間の
ブリッジショートも防止することができる。
【００４３】（第２実施形態） 図３(a)〜(d),図４(a)〜(d)および図５(a),(b)はこの発
明の第２実施形態の半導体装置の製造方法を説明するた
めの工程図である。なお、第１実施形態と同一の構成部
は同一参照番号を付している。
【００４４】はじめに、図３(a)に示すように、シリコ
ン基板１,絶縁層２およびＳＯＩ層３からなるＳＯＩ基
板において、ＳＯＩ層３上に第１の酸化膜４,第１の窒
化膜５を順次形成する。そして、上記第１の窒化膜５上
にレジストマスク６をパターニングして開口部７を形成
し、第１の窒化膜５をエッチングして、第１の窒化膜５
に開口部７Ａを形成する。なお、上記ＳＯＩ層３の膜厚
は１５０ｎｍとする。
【００４５】次に、図３(b)に示すように、レジストマ
スク６(図３(a)に示す)を除去した後、ＳＯＩ層３のチ
ャネル領域,ＬＤＤ領域となる部分８が所定の膜厚(例え
ば５０ｎｍ)になるようにロコス酸化し、選択酸化膜９
を形成する。このとき、ＳＯＩ層３のソース接合領域と
なる部分１０およびドレイン接合領域となる部分１１
は、第１の窒化膜５で覆われているために酸化されず、
厚さは変化しない。以上の工程は第１実施形態と同一で
ある。
【００４６】続いて、図３(c)に示すように、ＳＯＩ基
板上全体に第２の窒化膜２０を形成する。
【００４７】次に、図３(d)に示すように、異方性エッ
チングにより、ＳＯＩ層３のチャネル領域,ＬＤＤ領域
となる部分８上の選択酸化膜９が露出するまで第２の窒
化膜２０をエッチバックする。そうすることによって、
先に形成した第１の窒化膜５の開口部７Ａの内壁側に窒
化膜スペーサ２１,２１を形成する。
【００４８】続いて、図４(a)に示すように、第１の窒
化膜５,窒化膜スペーサ２１,２１をマスクとして、ＳＯ
Ｉ層３のチャネル領域となる部分８の深さまで選択酸化
膜９をＳＯＩ基板に対して略垂直方向にエッチングした
後、ゲート酸化膜１２を形成する。
【００４９】この選択酸化膜９のエッチングにおいて
は、第１実施形態に対して、さらに窒化膜スペーサ２１
分だけロコス端とのマージンを有することになり、後工
程で形成されるゲート電極２４(図４(c)に示す)とＳＯ
Ｉ層３のロコス端とのオーバーラップを抑制することが
可能となり、ロコス端での結晶欠陥に起因するリーク電
流をさらに低減する。
【００５０】次に、図４(b)に示すように、ＳＯＩ基板
上全体にポリシリコン層２３を形成する。
【００５１】続いて、図４(c)に示すように、第１の窒
化膜５上のポリシリコン層２３がなくなるまでエッチバ
ックし、ＳＯＩ層３のチャネル領域,ＬＤＤ領域となる
部分８の上部のみにポリシリコン層を残して、ポリシリ
コンからなるゲート電極２４を形成する。
【００５２】次に、図４(d)に示すように、第１の窒化
膜５(図４(c)に示す)およびゲート電極２４の両側の窒
化膜スペーサ２１,２１(図４(c)に示す)を除去する。
【００５３】続いて、図５(a)に示すように、バーズビ
ーク形状の選択酸化膜９aおよび酸化膜４(図４(d)に示
す)を除去する。次に、ゲート電極２４をマスクにして
低濃度不純物イオンをＳＯＩ層３に注入して、ゲート電
極２４の下側の領域の外側のＳＯＩ層３にＬＤＤ領域と
なる部分２５,２５を形成する。そして、上記ゲート電
極２４の下側のＳＯＩ層３の領域がチャネル領域２９と
なる。
【００５４】次に、図５(b)に示すように、ＳＯＩ基板
上部全体に第２の酸化膜を形成して、その第２の酸化膜
を異方性エッチングすることにより、ゲート電極２４の
両側壁側に酸化膜スペーサ２６,２６を形成し、最後に
ゲート電極２４および酸化膜スペーサ２６,２６をマス
クにして高濃度不純物イオンをＳＯＩ層３に注入し、Ｓ
ＯＩ層３のチャネル領域２９の両側にＬＤＤ領域２５a,
２５aを形成し、そのＬＤＤ領域２５a,２５aの外側にソ
ース接合領域２７,ドレイン接合領域２８を形成する。
【００５５】上記半導体装置の製造方法によってＳＯＩ
層に形成されたトランジスタは、ソース接合領域２７,
ドレイン接合領域２８の位置に対してゲート電極２４の
位置が自動的に決められるため、露光機の精度に依存せ
ず、所望のトランジスタ構造を容易に形成できる。ま
た、上記窒化膜スペーサ２１,２１を形成することによ
りＬＤＤ領域２５a,２５aの厚さをチャネル領域２９と
同一の厚さで形成できるため、さらに電気的特性のばら
つきを小さくできる。
【００５６】また、上記トランジスタでは、ソース接合
領域２７,ドレイン接合領域２８をチャネル領域２９お
よびＬＤＤ領域２５a,２５aよりも厚く形成しているの
で、接合領域自体の抵抗を低減し、また、ソース接合領
域２７およびドレイン接合領域２８のＬＤＤ領域２５a,
２５a近傍の厚さがＬＤＤ領域２５a,２５a側から外側に
向かって夫々徐々に厚くなるように連続的に変化し、ゲ
ート電極２４とソース／ドレイン接合領域２７,２８と
の間の距離が離れているため、ゲート電極２４とソース
／ドレイン接合領域２７,２８との間の容量が増加せ
ず、ゲート電極２４の容量がほとんど変化しない。した
がって、トランジスタの動作速度の低下を抑えることが
できる。
【００５７】また、上記ゲート電極２４の側壁をＳＯＩ
基板に対して略垂直に形成し、そのゲート電極２４の両
側壁側にサイドウォールとしての酸化膜スペーサ２６,
２６を形成するため、ソース／ドレイン領域２７,２８
が形成されるＳＯＩ層部分への高濃度不純物イオンの注
入の制御性が改善されると共に、サリサイド工程でゲー
ト電極２４とソース／ドレイン領域２７,２８との間の
ブリッジショートも防止することができる。
【００５８】（第３実施形態） 図６(a)〜(d),図７(a)〜(e)はこの発明の第３実施形態
の半導体装置の製造方法を説明するための工程図であ
る。なお、第１実施形態と同一の構成部は同一参照番号
を付している。
【００５９】はじめに、図６(a)に示すように、シリコ
ン基板１,絶縁層２およびＳＯＩ層３からなるＳＯＩ基
板において、ＳＯＩ層３上に第１の酸化膜４,第１の窒
化膜５を順次形成する。そして、上記第１の窒化膜５上
にレジストマスク６をパターニングして開口部７を形成
し、第１の窒化膜５をエッチングして、第１の窒化膜５
に開口部７Ａを形成する。なお、上記ＳＯＩ層３の膜厚
は１５０ｎｍとする。
【００６０】次に、図６(b)に示すように、レジストマ
スク６(図６(a)を示す)を除去した後、ＳＯＩ層３のチ
ャネル領域,ＬＤＤ領域となる部分８が所定の膜厚(例え
ば５０ｎｍ)になるようにロコス酸化し、選択酸化膜９
を形成する。このとき、ＳＯＩ層３のソース接合領域と
なる部分１０およびドレイン接合領域となる部分１１が
形成される部分は、第１の窒化膜５で覆われているため
に酸化されず、厚さは変化しない。上記図６(a),(b)に
示す工程までは、第１実施形態と同一である。
【００６１】続いて、図６(c)に示すように、第１の窒
化膜５をマスクとして、ＳＯＩ層３のチャネル領域,Ｌ
ＤＤ領域となる部分８が露出するまで選択酸化膜９(図
６(b)に示す)をＳＯＩ基板に対して略垂直方向にエッチ
ングした後、露出したＳＯＩ層３上に第２の酸化膜１２
Ａを形成する。
【００６２】続いて、図６(d)に示すように、ＳＯＩ基
板上全体に第２の窒化膜３１を形成する。
【００６３】次に、図７(a)に示すように、異方性エッ
チングにより、ＳＯＩ層３のチャネル領域,ＬＤＤ領域
となる部分８上の第２の酸化膜１２Ａ(図６(d)に示す)
が露出するまで第２の窒化膜３１(図６(d)に示す)をエ
ッチバックする。このとき、先に形成した第１の窒化膜
５の開口部７Ａおよびそれに連なる選択酸化膜９の開口
の内壁側に窒化膜スペーサ３２,３２を形成する。続い
て、ＨＦ等ウェット処理で第２の酸化膜１２Ａを除去す
る。その後、ＳＯＩ層３のチャネル領域となる部分８の
上部にゲート第２の酸化膜１２Ｂを形成する。
【００６４】この第２の酸化膜１２の除去工程におい
て、窒化膜スペーサ３２の存在により横方向のサイドエ
ッチが抑えられ、ゲート長の制御性の向上が図れるとい
う効果を有する。
【００６５】また、第１実施形態に対して、窒化膜スペ
ーサ３２分だけロコス端とのマージンを有することにな
り、ゲート電極３４とＳＯＩ層３のロコス端とのオーバ
ーラップを抑制することが可能となり、ロコス端での結
晶欠陥に起因するリーク電流をさらに低減する。
【００６６】次に、図７(b)に示すように、ＳＯＩ基板
上全体にポリシリコン層３３を形成する。
【００６７】続いて、図７(c)に示すように、第１の窒
化膜５上のポリシリコン層３３がなくなるまでエッチバ
ックし、ＳＯＩ層３のチャネル領域,ＬＤＤ領域となる
部分８の上部のみにポリシリコン層を残して、ポリシリ
コンからなるゲート電極３４を形成する。
【００６８】次に、図７(d)に示すように、第１の窒化
膜５(図７(c)に示す)を除去した後、バーズビーク形状
の選択酸化膜９aおよび酸化膜４(図７(c)に示す)を除去
する。続いて、ゲート電極３４をマスクにして低濃度不
純物イオンをＳＯＩ層３に注入して、ゲート電極３４の
下側の領域の外側のＳＯＩ層３にＬＤＤ領域となる部分
３５,３５を形成する。そして、上記ゲート電極３４の
下側のＳＯＩ層３の領域がチャネル領域３９となる。
【００６９】次に、図７(e)に示すように、ＳＯＩ基板
上部全体に第２の酸化膜を形成して、その第２の酸化膜
を異方性エッチングすることにより、ゲート電極３４の
両側壁側に酸化膜スペーサ３６,３６を形成し、最後に
ゲート電極３４および酸化膜スペーサ３６,３６をマス
クにして高濃度不純物イオンをＳＯＩ層３に注入し、Ｓ
ＯＩ層３のチャネル領域３９の両側にＬＤＤ領域３５a,
３５aを形成し、そのＬＤＤ領域３５a,３５aの外側にソ
ース接合領域３７,ドレイン接合領域３８を形成する。
【００７０】上記半導体装置の製造方法によってＳＯＩ
層に形成されたトランジスタは、ソース接合領域３７,
ドレイン接合領域３８の位置に対してゲート電極３４の
位置が自動的に決められるため、露光機の精度に依存せ
ず、所望のトランジスタ構造を容易に形成できる。ま
た、上記第２実施形態と同様、窒化膜スペーサ３６,３
６を形成することにより、ＬＤＤ領域３５a,３５aの厚
さをチャネル領域３９と同一の厚さで形成できるため、
電気的特性のばらつきを小さくできる。
【００７１】また、上記トランジスタでは、ソース接合
領域３７,ドレイン接合領域３８をチャネル領域３９お
よびＬＤＤ領域３５a,３５aよりも厚く形成しているの
で、接合領域自体の抵抗を低減し、また、ソース接合領
域３７およびドレイン接合領域３８のＬＤＤ領域３５a,
３５a近傍の厚さがＬＤＤ領域３５a,３５a側から外側に
向かって夫々徐々に厚くなるように連続的に変化し、ゲ
ート電極３４とソース／ドレイン接合領域３７,３８と
の間の距離が離れているため、ゲート電極３４とソース
／ドレイン接合領域３７,３８との間の容量が増加せ
ず、ゲート電極３４の容量がほとんど変化しない。した
がって、トランジスタの動作速度の低下を抑えることが
できる。
【００７２】また、上記ゲート電極３４の側壁をＳＯＩ
基板に対して略垂直に形成し、そのゲート電極３４の両
側壁側にサイドウォールとしての酸化膜スペーサ３６,
３６を形成するため、ソース／ドレイン領域３７,３８
が形成されるＳＯＩ層部分への高濃度不純物イオンの注
入の制御性が改善されると共に、サリサイド工程でゲー
ト電極３４とソース／ドレイン領域３７,３８との間の
ブリッジショートも防止することができる。
【００７３】（第４実施形態） 図８(a)〜(d),図９(a)〜(d)および図１０(a),(b)はこの
発明の第４実施形態の半導体装置の製造方法を説明する
ための工程図である。なお、第１実施形態と同一の構成
部は同一参照番号を付している。
【００７４】はじめに、図８(a)に示すように、シリコ
ン基板１,絶縁層２およびＳＯＩ層３からなるＳＯＩ基
板において、ＳＯＩ層３上に第１の酸化膜４,第１の窒
化膜５を順次形成する。そして、上記第１の窒化膜５上
にレジストマスク６をパターニングして開口部７を形成
し、第１の窒化膜５をエッチングして、第１の窒化膜５
に開口部７Ａを形成する。なお、上記ＳＯＩ層３の膜厚
は１５０ｎｍとする。
【００７５】次に、図８(b)に示すように、レジストマ
スク６(図８(a)に示す)を除去した後、ＳＯＩ層３のチ
ャネル領域,ＬＤＤ領域となる部分８が所定の膜厚(例え
ば５０ｎｍ)になるようにロコス酸化し、選択酸化膜９
を形成する。このとき、ＳＯＩ層３のソース接合領域と
なる部分１０およびドレイン接合領域となる部分１１
は、第１の窒化膜５で覆われているため酸化されず、厚
さは変化しない。
【００７６】続いて、図８(c)に示すように、ＳＯＩ基
板上全体に第２の窒化膜４０を形成する。
【００７７】次に、図８(d)に示すように、異方性エッ
チングにより選択酸化膜９が露出するまで第２の窒化膜
４０をエッチバックする。そうすることによって、先に
形成した第１の窒化膜５の開口部７Ａの内壁側に第１の
窒化膜スペーサ４１,４１を形成する。
【００７８】続いて、図９(a)に示すように、第１の窒
化膜５,第１の窒化膜スペーサ４１,４１をマスクとし
て、ＳＯＩ層３のチャネル領域,ＬＤＤ領域となる部分
８が露出するまで選択酸化膜９(図８(d)に示す)をＳＯ
Ｉ基板に対して略垂直方向にエッチングする。これまで
は第２実施形態と同一工程である。続いて、ＳＯＩ層３
のチャネル領域となる部分８のチャネル領域上に酸化膜
５１を形成した後、ＳＯＩ基板上全体に第３の窒化膜５
０を形成する。
【００７９】次に、図９(b)に示すように、異方性エッ
チングにより、ＳＯＩ層３のチャネル領域,ＬＤＤ領域
となる部分８のチャネル領域が露出するまで第３の窒化
膜５０(図９(a)を示す)をエッチバックする。このと
き、先に形成した第１の窒化膜スペーサ４１,４１およ
びそれに連なる選択酸化膜９の開口の内壁側に第２の窒
化膜スペーサ４２,４２を形成する。その後、ＨＦ等ウ
ェット処理で酸化膜５１(図９(a)に示す)を除去する。
その後、ＳＯＩ層３のチャネル領域,ＬＤＤ領域となる
部分８の上部にゲート酸化膜５２を形成する。
【００８０】このとき、第３実施形態と同様に、第２の
窒化膜スペーサ４２,４２の存在により横方向のサイド
エッチが抑えられ、ゲート長の制御性が向上する。
【００８１】また、第２の窒化膜スペーサ４２,４２が
形成されているため、第２実施形態,第３実施形態に比
べて、ゲート電極４４とＳＯＩ層３のロコス端とのオー
バーラップは、さらにマージンを有することになり、ロ
コス端での結晶欠陥に起因するリーク電流をさらに低減
する。
【００８２】次に、図９(c)に示すように、ＳＯＩ基板
上全体にポリシリコン層４３を形成する。
【００８３】続いて、図９(d)に示すように、第１の窒
化膜５上のポリシリコン層４３(図９(c)に示す)がなく
なるまでエッチバックし、ＳＯＩ層３のチャネル領域,
ＬＤＤ領域となる部分８のチャネル領域の上部のみにポ
リシリコン層を残して、ポリシリコンからなるゲート電
極４４を形成する。
【００８４】次に、図１０(a)に示すように、第１の窒
化膜５(図９(d)に示す)を除去した後、バーズビーク形
状の選択酸化膜９aおよび第１の酸化膜４(図９(d)に示
す)を除去する。続いて、ゲート電極４４をマスクにし
て低濃度不純物イオンをＳＯＩ層３に注入して、ゲート
電極４４の下側の領域の外側のＳＯＩ層３にＬＤＤ領域
となる部分４５,４５を形成する。そして、上記ゲート
電極４４,ゲート酸化膜５２の下側のＳＯＩ層３の領域
がチャネル領域４９となる。
【００８５】次に、図１０(b)に示すように、ＳＯＩ基
板上部全体に第２の酸化膜を形成して、第２の酸化膜を
異方性エッチングすることにより、ゲート電極４４の両
側壁側に酸化膜スペーサ４６,４６を形成し、最後にゲ
ート電極４４および酸化膜スペーサ４６,４６をマスク
にして高濃度不純物イオンをＳＯＩ層３に注入し、ＳＯ
Ｉ層３のチャネル領域２９の外側にＬＤＤ領域４５a,４
５aを形成し、そのＬＤＤ領域４５a,４５aの外側にソー
ス接合領域４７,ドレイン接合領域４８を形成する。
【００８６】上記半導体装置の製造方法によってＳＯＩ
層に形成されたトランジスタは、ソース接合領域４７,
ドレイン接合領域４８の位置に対してゲート電極４４の
位置が自動的に決められるため、露光機の精度に依存せ
ず、所望のトランジスタ構造を容易に形成できる。ま
た、第２,第３実施形態と同様、第１の窒化膜スペーサ
４１,４１と第２の窒化膜スペーサ４２,４２とを形成す
ることにより、ＬＤＤ領域４５a,４５aの厚さをチャネ
ル領域４９と同一の厚さで形成できるため、電気的特性
のばらつきを小さくできる。
【００８７】また、上記トランジスタでは、ソース接合
領域４７,ドレイン接合領域４８をチャネル領域４９お
よびＬＤＤ領域４５a,４５aよりも厚く形成しているの
で、接合領域自体の抵抗を低減し、また、ソース接合領
域４７およびドレイン接合領域４８のＬＤＤ領域４５a,
４５a近傍の厚さがＬＤＤ領域４５a,４５a側から外側に
向かって夫々徐々に厚くなるように連続的に変化し、ゲ
ート電極４４とソース／ドレイン接合領域４７,４８と
の間の距離が離れているため、ゲート電極４４とソース
／ドレイン接合領域４７,４８との間の容量が増加せ
ず、ゲート電極４４の容量がほとんど変化しない。した
がって、トランジスタの動作速度の低下を抑えることが
できる。
【００８８】また、上記ゲート電極４４の側壁をＳＯＩ
基板に対して略垂直に形成し、そのゲート電極４４の両
側壁側にサイドウォールとしての酸化膜スペーサ４６,
４６を形成するため、ソース／ドレイン領域４７,４８
が形成されるＳＯＩ層部分への高濃度不純物イオンの注
入の制御性が改善されると共に、サリサイド工程でゲー
ト電極４４とソース／ドレイン領域４７,４８との間の
ブリッジショートも防止することができる。
【００８９】なお、第２実施形態乃至第４実施形態で
は、窒化膜スペーサ２１,３２,４１,４２を用いて説明
したが、スペーサに窒酸化膜(ＳｉＯＮ)等の材料を用い
てもよい。
【００９０】上記第１〜第４実施形態では、ＳＯＩ層３
のチャネル領域１９(２９,３９,４９)の膜厚を５０ｎｍ
としたが、ＳＯＩ層のチャネル領域の膜厚は５〜１００
ｎｍの範囲内であればよい。上記ＳＯＩ層のチャネル領
域は、厚さ５〜５０ｎｍでは完全空乏型となってキャリ
アの移動度が向上し、厚さ５０〜１００ｎｍでは部分空
乏型となるが、実用上、十分なキャリアの移動度が得ら
れる。また、上記チャネル領域が厚さ５ｎｍ未満では、
膜厚の制御が難しく電気的特性のばらつきが大きくなる
ため、好ましくない。一方、上記チャネル領域が厚さ１
００ｎｍを越える場合は、キャリアの移動度の低下が問
題となる。
【００９１】また、上記ＳＯＩ層３のソース／ドレイン
接合領域１７,１８(２７,２８,３７,３８,４７,４８)の
膜厚を１５０ｎｍとしたが、ソース／ドレイン接合領域
の厚さがチャネル領域よりも厚く、かつ、ＳＯＩ層のソ
ース／ドレイン接合領域の膜厚が５０〜５００ｎｍの範
囲内であればよい(例えば、ソース／ドレイン接合領域
の膜厚を５０ｎｍとした場合は、チャネル領域の膜厚は
５ｎｍ以上５０ｎｍ未満の範囲内となる)。上記ＳＯＩ
層のソース接合領域,ドレイン接合領域は、厚さ５０〜
５００ｎｍにすることにより低抵抗化できるが、厚さ５
０ｎｍ未満では、抵抗が高くなり好ましくない。一方、
上記ソース接合領域,ドレイン接合領域が厚さ５００ｎ
ｍを越える場合は、ＳＯＩ層の形成に時間を要し、製造
工程の時間短縮が容易にできない。
【００９２】また、上記第１〜第４実施形態では、ＳＯ
Ｉ基板の絶縁層２は酸化膜または窒化膜のいずれか一方
であるのが好ましい。その場合、絶縁層上に形成される
ＳＯＩ層の半導体材料の酸化膜または窒化膜を用いるこ
とによって、下地となる絶縁層上にＳＯＩ層として単結
晶薄膜を容易に形成することができる。
【００９３】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体装置の製造方法は、不純物イオン注入工程に
おいてゲート電極とＬＤＤ領域とをマスクとすることに
よって、ＬＤＤ領域の外側のソース接合領域,ドレイン
接合領域の位置に対してゲート電極の位置が決められる
ため、電気的特性のばらつきを低減することができる。
また、上記ＳＯＩ層のソース接合領域,ドレイン接合領
域がチャネル領域よりも厚いので、ソース／ドレイン接
合領域自体の抵抗を低減すると共に、ゲート電極とＬＤ
Ｄ領域との間の距離が離れ、ゲート電極とＬＤＤ領域と
の間,ゲート電極とソース／ドレイン接合領域との間の
容量増加が抑えられて、トランジスタの動作速度を著し
く向上することができる。さらに、上記ゲート電極の側
壁形状をＳＯＩ基板に対して略垂直に形成しているの
で、ゲート電極がソース／ドレイン接合領域にオーバー
ラップすることがなく、サリサイドプロセスを適用した
場合において、ゲート電極とソース／ドレイン接合領域
との間のブリッジショートを防止することができる。
【００９４】また、請求項２の発明の半導体装置の製造
方法は、不純物イオン注入工程においてゲート電極とＬ
ＤＤ領域とをマスクとすることによって、ＬＤＤ領域の
外側のソース接合領域,ドレイン接合領域の位置に対し
てゲート電極の位置が決められるため、電気的特性のば
らつきを低減することができる。また、上記ＳＯＩ層の
ソース接合領域,ドレイン接合領域がチャネル領域より
も厚いので、ソース／ドレイン接合領域自体の抵抗を低
減すると共に、ゲート電極とＬＤＤ領域との間の距離が
離れ、ゲート電極とＬＤＤ領域との間,ゲート電極とソ
ース／ドレイン接合領域との間の容量増加が抑えられ
て、トランジスタの動作速度を著しく向上することがで
きる。さらに、上記ゲート電極の側壁形状をＳＯＩ基板
に対して略垂直に形成しているので、ゲート電極がソー
ス／ドレイン接合領域にオーバーラップすることがな
く、サリサイドプロセスを適用した場合において、ゲー
ト電極とソース／ドレイン接合領域との間のブリッジシ
ョートを防止することができる。
【００９５】また、請求項３の発明の半導体装置の製造
方法は、不純物イオン注入工程においてゲート電極とＬ
ＤＤ領域とをマスクとすることによって、ＬＤＤ領域の
外側のソース接合領域,ドレイン接合領域の位置に対し
てゲート電極の位置が決められるため、電気的特性のば
らつきを低減することができる。また、上記ＳＯＩ層の
ソース接合領域,ドレイン接合領域がチャネル領域より
も厚いので、ソース／ドレイン接合領域自体の抵抗を低
減すると共に、ゲート電極とＬＤＤ領域との間の距離が
離れ、ゲート電極とＬＤＤ領域との間,ゲート電極とソ
ース／ドレイン接合領域との間の容量増加が抑えられ
て、トランジスタの動作速度を著しく向上することがで
きる。さらに、上記ゲート電極の側壁形状をＳＯＩ基板
に対して略垂直に形成しているので、ゲート電極がソー
ス／ドレイン接合領域にオーバーラップすることがな
く、サリサイドプロセスを適用した場合において、ゲー
ト電極とソース／ドレイン接合領域との間のブリッジシ
ョートを防止することができる。
【００９６】また、請求項４の発明の半導体装置の製造
方法は、不純物イオン注入工程においてゲート電極とＬ
ＤＤ領域とをマスクとすることによって、ＬＤＤ領域の
外側のソース接合領域,ドレイン接合領域の位置に対し
てゲート電極の位置が決められるため、電気的特性のば
らつきを低減することができる。また、上記ＳＯＩ層の
ソース接合領域,ドレイン接合領域がチャネル領域より
も厚いので、ソース／ドレイン接合領域自体の抵抗を低
減すると共に、ゲート電極とＬＤＤ領域との間の距離が
離れ、ゲート電極とＬＤＤ領域との間,ゲート電極とソ
ース／ドレイン接合領域との間の容量増加が抑えられ
て、トランジスタの動作速度を著しく向上することがで
きる。さらに、上記ゲート電極の側壁形状をＳＯＩ基板
に対して略垂直に形成しているので、ゲート電極がソー
ス／ドレイン接合領域にオーバーラップすることがな
く、サリサイドプロセスを適用した場合において、ゲー
ト電極とソース／ドレイン接合領域との間のブリッジシ
ョートを防止することができる。
【００９７】また、請求項５の発明の半導体装置の製造
方法は、請求項１乃至４のいずれか１つの半導体装置の
製造方法において、上記ＳＯＩ層の上記チャネル領域の
厚さを５〜１００ｎｍとすることによって、キャリアの
移動度が向上することができる。また、上記ＳＯＩ層の
上記ソース接合領域,ドレイン接合領域の厚さを５０〜
５００ｎｍとすることによって、ＳＯＩ層のソース接合
領域,ドレイン接合領域を低抵抗化することができる。
【００９８】また、請求項６の発明の半導体装置の製造
方法は、請求項１乃至４のいずれか１つの半導体装置の
製造方法において、上記ＳＯＩ基板の上記絶縁層は、酸
化膜または窒化膜のいずれか一方であるので、ＳＯＩ層
の下地となる絶縁層をＳＯＩ層の半導体材料の酸化膜ま
たは窒化膜とすることによって、下地となる絶縁層上に
ＳＯＩ層として単結晶薄膜を容易に形成することができ
る。
【図面の簡単な説明】
【図１】 図１(a)〜(d)はこの発明の第１実施形態の半
導体装置の製造方法を説明する工程図である。
【図２】 図２(a)〜(d)は図１に続く上記半導体装置の
製造方法を説明する工程図である。
【図３】 図３(a)〜(d)はこの発明の第２実施形態の半
導体装置の製造方法を説明する工程図である。
【図４】 図４(a)〜(d)は図３に続く上記半導体装置の
製造方法を説明する工程図である。
【図５】 図５(a),(b)は図４に続く上記半導体装置の
製造方法を説明する工程図である。
【図６】 図６(a)〜(d)はこの発明の第３実施形態の半
導体装置の製造方法を説明する工程図である。
【図７】 図７(a)〜(e)は図６に続く上記半導体装置の
製造方法を説明する工程図である。
【図８】 図８(a)〜(d)はこの発明の第４実施形態の半
導体装置の製造方法を説明する工程図である。
【図９】 図９(a)〜(d)は図８に続く上記半導体装置の
製造方法を説明する工程図である。
【図１０】 図１０(a),(b)は図９に続く上記半導体装
置の製造方法を説明する工程図である。
【図１１】 図１１は一般的なＳＯＩ基板上に形成した
半導体素子の製造方法を説明するための断面図である。
【図１２】 図１２(a)〜(e)は上記半導体装置の製造方
法を説明する工程図である。
【図１３】 図１３(a)〜(e)は従来の半導体装置の製造
方法を説明する工程図である。
【図１４】 図１４は(a)〜(d)は従来の他の半導体装置
の製造方法を説明する工程図である。
【符号の説明】
１…シリコン基板、 ２…絶縁層、 ３…ＳＯＩ層、 ４…酸化膜、 ５…窒化膜、 ９…選択酸化膜、 １０…ソース接合領域が形成される部分、 １１…ドレイン接合領域が形成される部分、 １２,１２Ｂ,５２…ゲート酸化膜、 １３,２３,３３,４３…ポリシリコン層、 １４,２４,３４,４４…ゲート電極、 １５a,２５a,３５a,４５a…ＬＤＤ領域、 １６,２６,３６,４６…酸化膜スペーサ、 １７,２７,３７,４７…ソース接合領域、 １８,２８,３８,４８…ドレイン接合領域、 ２１,３２,４１,４２…窒化膜スペーサ。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板,絶縁層およびＳＯＩ層か
    らなるＳＯＩ基板上に第１の酸化膜と窒化膜とを順次形
    成する工程と、 上記ＳＯＩ層のチャネル領域となる部分上の上記窒化膜
    を除去することにより上記窒化膜に開口部を形成する工
    程と、 上記開口部が形成された上記窒化膜をマスクとして、上
    記ＳＯＩ層の上記チャネル領域となる部分の厚さが所定
    の厚さになるように上記ＳＯＩ層を選択酸化して、上記
    ＳＯＩ層上に選択酸化膜を形成する工程と、 上記選択酸化膜の形成後、上記開口部が形成された上記
    窒化膜をマスクとして、上記ＳＯＩ層が露出するまで上
    記選択酸化膜を上記ＳＯＩ基板に対して略垂直方向にエ
    ッチングする工程と、 上記選択酸化膜のエッチングにより露出した上記ＳＯＩ
    層上にゲート酸化膜を形成する工程と、 上記ゲート酸化膜が形成された上記ＳＯＩ基板上全体に
    ポリシリコン層を形成して、上記ポリシリコン層をエッ
    チバックすることによって、上記窒化膜の上記開口部内
    にポリシリコンからなるゲート電極を形成する工程と、 上記ゲート電極の形成後、上記窒化膜,上記選択酸化膜
    および上記第１の酸化膜を除去して、上記ゲート電極を
    マスクとして低濃度不純物イオンを上記ＳＯＩ層に注入
    することによって、上記ゲート電極の下側の領域の外側
    の上記ＳＯＩ層にＬＤＤ領域となる部分を形成する工程
    と、 上記ＳＯＩ層に上記ＬＤＤ領域となる部分が形成された
    上記ＳＯＩ基板上全体に第２の酸化膜を形成し、上記第
    ２の酸化膜を異方性エッチングすることにより上記ゲー
    ト電極の両側壁側に酸化膜スペーサを形成する工程と、 上記酸化膜スペーサの形成後、上記ゲート電極および上
    記酸化膜スペーサをマスクとして高濃度不純物イオンを
    上記ＳＯＩ層に注入することによって、上記ゲート電極
    および上記酸化膜スペーサの下側の領域の外側の上記Ｓ
    ＯＩ層にソース接合領域,ドレイン接合領域を形成する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 シリコン基板,絶縁層およびＳＯＩ層か
    らなるＳＯＩ基板上に第１の酸化膜と第１の窒化膜とを
    順次形成する工程と、 上記第１の窒化膜の所定の領域を除去することにより上
    記第１の窒化膜に開口部を形成する工程と、 上記開口部が形成された上記第１の窒化膜をマスクとし
    て、上記ＳＯＩ層の上記チャネル領域となる部分の厚さ
    が所定の厚さになるように上記ＳＯＩ層を選択酸化し
    て、上記ＳＯＩ層上に選択酸化膜を形成する工程と、 上記選択酸化膜が形成された上記ＳＯＩ基板全体に第２
    の窒化膜を形成して、上記第２の窒化膜を異方性エッチ
    ングにより上記選択酸化膜が露出するまでエッチバック
    することによって、上記第１の窒化膜の上記開口部の両
    側壁側に窒化膜スペーサを形成する工程と、 上記窒化膜スペーサの形成後、上記第１の窒化膜および
    上記窒化膜スペーサをマスクとして、上記ＳＯＩ層が露
    出するまで上記選択酸化膜を上記ＳＯＩ基板に対して略
    垂直方向にエッチングする工程と、 上記選択酸化膜のエッチングにより露出した上記ＳＯＩ
    層上にゲート酸化膜を形成する工程と、 上記ゲート酸化膜が形成された上記ＳＯＩ基板上全体に
    ポリシリコン層を形成して、上記ポリシリコン層をエッ
    チバックすることによって、上記第１の窒化膜の上記開
    口部内にポリシリコンからなるゲート電極を形成する工
    程と、 上記ゲート電極の形成後、上記第１の窒化膜,上記窒化
    膜スペーサ,上記選択酸化膜および上記第１の酸化膜を
    除去し、上記ゲート電極をマスクとして低濃度不純物イ
    オンを上記ＳＯＩ層に注入し、上記ゲート電極の下側の
    領域の外側の上記ＳＯＩ層にＬＤＤ領域となる部分を形
    成する工程と、 上記ＳＯＩ層に上記ＬＤＤ領域となる部分が形成された
    上記ＳＯＩ基板上全体に第２の酸化膜を形成して、上記
    第２の酸化膜を異方性エッチングすることにより上記ゲ
    ート電極の両側壁側に酸化膜スペーサを形成する工程
    と、 上記酸化膜スペーサの形成後、上記ゲート電極および上
    記酸化膜スペーサをマスクとして高濃度不純物イオンを
    上記ＳＯＩ層に注入することによって、上記ゲート電極
    および上記酸化膜スペーサの下側の領域の外側の上記Ｓ
    ＯＩ層にソース接合領域,ドレイン接合領域を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 シリコン基板,絶縁層およびＳＯＩ層か
    らなるＳＯＩ基板上に第１の酸化膜および第１の窒化膜
    を順次形成する工程と、 上記第１の窒化膜の所定の領域を除去することにより上
    記第１の窒化膜に開口部を形成する工程と、 上記開口部が形成された上記第１の窒化膜をマスクとし
    て、上記ＳＯＩ層の上記チャネル領域となる部分の厚さ
    が所定の厚さになるように上記ＳＯＩ層を選択酸化し
    て、上記ＳＯＩ層上に選択酸化膜を形成する工程と、 上記選択酸化膜の形成後、上記開口部が形成された第１
    の窒化膜をマスクとして、上記ＳＯＩ層が露出するまで
    上記選択酸化膜を上記ＳＯＩ基板に対して略垂直方向に
    エッチングする工程と、 上記選択酸化膜のエッチングにより露出した上記ＳＯＩ
    層上に第２の酸化膜を形成する工程と、 上記第２の酸化膜が形成された上記ＳＯＩ基板全体に第
    ２の窒化膜を形成し、上記第２の窒化膜を異方性エッチ
    ングにより上記第２の酸化膜が露出するまでエッチバッ
    クすることによって、上記第１の窒化膜の上記開口部の
    両側壁側に窒化膜スペーサを形成する工程と、 上記窒化膜スペーサの形成後、上記第２の酸化膜の露出
    領域を除去して、上記第２の酸化膜の除去により露出し
    た上記ＳＯＩ層上にゲート酸化膜を形成する工程と、 上記ゲート酸化膜が形成された上記ＳＯＩ基板上全体に
    ポリシリコン層を形成して、上記ポリシリコン層をエッ
    チバックすることにより、上記第１の窒化膜の上記開口
    部内にポリシリコンからなるゲート電極を形成する工程
    と、 上記ゲート電極の形成後、上記第１の窒化膜,上記窒化
    膜スペーサ,上記選択酸化膜および上記第１の酸化膜を
    除去して、上記ゲート電極をマスクとして低濃度不純物
    イオンを上記ＳＯＩ層に注入することによって、上記ゲ
    ート電極の下側の領域の外側の上記ＳＯＩ層にＬＤＤ領
    域となる部分を形成する工程と、 上記ＳＯＩ層に上記ＬＤＤ領域となる部分が形成された
    上記ＳＯＩ基板上全体に第２の酸化膜を形成して、上記
    第２の酸化膜を異方性エッチングすることにより上記ゲ
    ート電極の両側壁側に酸化膜スペーサを形成する工程
    と、 上記酸化膜スペーサの形成後、上記ゲート電極および上
    記酸化膜スペーサをマスクとして高濃度不純物イオンを
    上記ＳＯＩ層に注入することによって、上記ゲート電極
    および上記酸化膜スペーサの下側の領域の外側の上記Ｓ
    ＯＩ層にソース接合領域,ドレイン接合領域を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 シリコン基板,絶縁層およびＳＯＩ層か
    らなるＳＯＩ基板上に第１の酸化膜と第１の窒化膜とを
    順次形成する工程と、 上記第１の窒化膜の所定の領域を除去することにより上
    記第１の窒化膜に開口部を形成する工程と、 上記開口部が形成された上記第１の窒化膜をマスクとし
    て、上記ＳＯＩ層の上記チャネル領域となる部分の厚さ
    が所定の厚さになるように上記ＳＯＩ層を選択酸化し
    て、上記ＳＯＩ層上に選択酸化膜を形成する工程と、 上記選択酸化膜が形成された上記ＳＯＩ基板全体に第２
    の窒化膜を形成し、上記第２の窒化膜を異方性エッチン
    グにより上記選択酸化膜が露出するまでエッチバック
    し、上記第１の窒化膜の上記開口部の両側壁側に第１の
    窒化膜スペーサを形成する工程と、 上記第１の窒化膜スペーサの形成後、上記第１の窒化膜
    と上記第１の窒化膜スペーサとをマスクとして、上記Ｓ
    ＯＩ層が露出するまで上記選択酸化膜を上記ＳＯＩ基板
    に対して略垂直方向にエッチングする工程と、 上記選択酸化膜のエッチングにより露出した上記ＳＯＩ
    層上に第２の酸化膜を形成する工程と、 上記第２の酸化膜を形成した後、上記ＳＯＩ基板全体に
    第３の窒化膜を形成し、上記第３の窒化膜を異方性エッ
    チングにより上記第２の酸化膜が露出するまでエッチバ
    ックして、上記第１の窒化膜の上記開口部の上記第１の
    窒化膜スペーサの両側壁側に第２の窒化膜スペーサを形
    成する工程と、 上記第２の窒化膜スペーサの形成後、上記第２の酸化膜
    の露出領域を除去して、上記第２の酸化膜の除去により
    露出した上記ＳＯＩ層上にゲート酸化膜を形成する工程
    と、 上記ゲート酸化膜が形成された上記ＳＯＩ基板上全体に
    ポリシリコン層を形成して、上記ポリシリコン層をエッ
    チバックすることによって、上記第１の窒化膜の上記開
    口部内にポリシリコンからなるゲート電極を形成する工
    程と、 上記ゲート電極の形成後、上記第１の窒化膜,上記第１
    の窒化膜スペーサ,上記第２の窒化膜スペーサ,上記選択
    酸化膜および上記第１の酸化膜を除去して、上記ゲート
    電極をマスクとして低濃度不純物イオンを上記ＳＯＩ層
    に注入することによって、上記ゲート電極の下側の領域
    の外側の上記ＳＯＩ層にＬＤＤ領域となる部分を形成す
    る工程と、 上記ＳＯＩ層に上記ＬＤＤ領域となる部分が形成された
    上記ＳＯＩ基板上全体に第２の酸化膜を形成して、上記
    第２の酸化膜を異方性エッチングすることにより上記ゲ
    ート電極の両側壁側かつ上記ＳＯＩ層の上記ＬＤＤ領域
    となる部分上に酸化膜スペーサを形成する工程と、 上記酸化膜スペーサの形成後、上記ゲート電極および上
    記酸化膜スペーサをマスクとして高濃度不純物イオンを
    上記ＳＯＩ層に注入することによって、上記ゲート電極
    および上記酸化膜スペーサの下側の領域の外側の上記Ｓ
    ＯＩ層にソース接合領域,ドレイン接合領域を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
    半導体装置の製造方法において、 上記ＳＯＩ層の上記チャネル領域の厚さを５〜１００ｎ
    ｍとし、上記ＳＯＩ層の上記ソース接合領域,ドレイン
    接合領域の厚さを５０〜５００ｎｍとしたことを特徴と
    する半導体装置の製造方法。
  6. 【請求項６】 請求項１乃至４のいずれか１つに記載の
    半導体装置の製造方法において、 上記ＳＯＩ基板の上記絶縁層は、酸化膜または窒化膜の
    いずれか一方であることを特徴とする半導体装置の製造
    方法。
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