JP6186758B2

JP6186758B2 - 半導体装置の製造方法

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Publication number: JP6186758B2
Application number: JP2013044738A
Authority: JP
Inventors: 勝之桜野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2017-08-30
Anticipated expiration: 2033-03-06
Also published as: JP2014175373A

Description

本発明は、半導体装置の製造方法に関するものである。

絶縁層上の半導体層が形成された基板としてＳＯＩ（Silicon on Insulator）基板が知られている。ＳＯＩ基板を用いた半導体装置において、完全空乏型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）と、部分空乏型ＭＯＳＦＥＴが知られている。

チャネル領域の空乏化がＢＯＸ（buried oxide）層まで到達する場合を完全空乏型と呼び、空乏化が到達せずにＢＯＸ層上部に中性領域が残る場合を部分空乏型と呼ぶ。両者は電気的特性が異なるが、ともにソース領域及びドレイン領域の寄生容量が少ないというＳＯＩデバイスの特徴がある。

チャネル領域に限って見れば、部分空乏型は一般的なＭＯＳＦＥＴとほぼ同様の特性を示し、完全空乏型は部分空乏型よりも低しきい値化がやりやすく、ドレイン−ソース間電圧（ＶＤＳ）の耐圧が低いという特徴がある。

完全空乏型、部分空乏型は、どちらも適用すべき用途があり、回路内容に応じて使い分ける必要があるため、同一基板上に完全空乏型，部分空乏型の両者を作り分ける手法が考案されている。

完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴは、それぞれに一長一短があるが、作り込むＳＯＩ層膜厚が異なる。そこで、それぞれの長所を生かすために、完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴを同一基板上に作り込む方法が知られている（例えば特許文献１を参照。）。

しかし、完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴを同一のＳＯＩ基板上に作り込む従来の方法は、半導体装置の製造工程が大幅に増えてしまうという問題があった。

従来の方法として、例えば、部分空乏型ＭＯＳＦＥＴを作り込むためのＳＯＩ層膜厚のＳＯＩ基板に対して所定の領域に酸素イオン注入を行って、完全空乏型ＭＯＳＦＥＴのチャネル領域に対応する領域の埋込み酸化膜厚のみを分厚くする手法がある。

また、部分空乏型ＭＯＳＦＥＴを作り込むためのＳＯＩ層膜厚のＳＯＩ基板に対して完全空乏型ＭＯＳＦＥＴの領域のＳＯＩ層膜厚を局所的に薄くする手法がある（例えば特許文献１を参照。）。特許文献１では、ＳＯＩ層の表面側をＬＯＣＯＳ（local oxidation of silicon）酸化し、そのＬＯＣＯＳ酸化膜を除去することで、完全空乏型ＭＯＳＦＥＴの領域のＳＯＩ層膜厚を薄くしている。

図７及び図８は、従来の半導体装置の製造方法を説明するための概略的な断面図である。以下に説明する各工程のかっこ数字は図７及び図８の中のかっこ数字に対応している。

（１）支持基板１０１上に埋込み酸化膜１０２とＳＯＩ層１０３がその順に形成されたＰ型ＳＯＩ基板を用いる。ＳＯＩ層１０３の膜厚は例えば４００ｎｍ（ナノメートル）程度である。ＳＯＩ層１０３上にバッファ酸化膜を形成し、さらにその上に、ＣＶＤ（化学気相成長）法によってシリコン窒化膜を形成する。該バッファ酸化膜及び該シリコン窒化膜をパターニングして、部分空乏型ＭＯＳＦＥＴの素子領域を覆うバッファ酸化膜パターン１０４及びシリコン窒化膜パターン１０５を形成する。

（２）バッファ酸化膜パターン１０４及びシリコン窒化膜パターン１０５をマスクにしてＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化膜１０６を形成する。ＬＯＣＯＳ酸化膜１０６は、酸化時間が調整されることによって、埋込み酸化膜１０２まで到達しない厚みで形成される。ＬＯＣＯＳ酸化膜１０６の膜厚は例えば６００ｎｍ程度である。ＬＯＣＯＳ酸化膜１０６下のＳＯＩ層１０３の膜厚は例えば１００ｎｍ程度である。

（３）バッファ酸化膜パターン１０４、シリコン窒化膜パターン１０５及びＬＯＣＯＳ酸化膜１０６を除去する。完全空乏型ＭＯＳＦＥＴの素子領域のＳＯＩ層１０３の膜厚は、部分空乏型ＭＯＳＦＥＴの素子領域のＳＯＩ層１０３の膜厚よりも薄くなっている。

（４）バッファ酸化膜を形成した後、ＣＶＤ法によってシリコン窒化膜を形成する。該バッファ酸化膜及び該シリコン窒化膜をパターニングして、完全空乏型ＭＯＳＦＥＴの素子領域及び部分空乏型ＭＯＳＦＥＴの素子領域をそれぞれ覆うバッファ酸化膜パターン１０７及びシリコン窒化膜パターン１０８を形成する。

バッファ酸化膜パターン１０７及びシリコン窒化膜パターン１０８をマスクにしてＬＯＣＯＳ酸化を行ってＬＯＣＯＳ酸化膜１０９を形成する。ＬＯＣＯＳ酸化膜１０９は、埋込み酸化膜１０２に到達する厚みで形成される。

（５）寄生トランジスタを抑制するためのフィールドドーズを行うために、レジストパターン１１０を形成する。レジストパターン１１０をマスクにしてボロン注入を行って、ＳＯＩ層１０３にＰ型領域１１１を形成する。

（６）レジストパターン１１０、シリコン窒化膜パターン１０８及びバッファ酸化膜１０７を除去する。一般的なＭＯＳＦＥＴの製造工程に沿って、ゲート酸化膜１１２、ゲート電極１１３、ＬＤＤ（Lightly Doped Drain）領域１１４（Ｎ−）、サイドウォール１１５、ソース領域及びドレイン領域１１６を形成する。これにより、完全空乏型ＭＯＳＦＥＴの素子領域と部分空乏型ＭＯＳＦＥＴの素子領域にそれぞれＮｃｈ（Negative Channel）ＭＯＳＦＥＴが形成される。

従来の製造方法は、完全空乏型ＭＯＳＦＥＴの素子領域のＳＯＩ層（半導体層）を薄くするために、マスクパターンの形成工程、ＬＯＣＯＳ酸化膜の形成工程、ＬＯＣＯＳ酸化膜及びマスクパターンの除去工程を必要としていた。このように、従来の製造方法は、ＭＯＳＦＥＴの素子領域の半導体層を薄くするために多くの工程が必要であり、半導体装置の製造工程が大幅に増加し、ひいては製造コストが増大するという問題があった。

本発明は、製造工程をなるべく増やさずに製造コストの増大を抑えながら、ＭＯＳＦＥＴの素子領域の半導体層を薄くすることを目的とする。

本発明にかかる半導体装置の製造方法は、絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に形成されたＭＯＳＦＥＴを備えた半導体装置の製造方法であって、上記ＬＯＣＯＳ酸化膜を熱酸化処理によって形成する工程であって、上記素子領域に対応する領域に形成され、上記ＭＯＳＦＥＴのチャネル領域に対応する領域に凹部領域形成用隙間を有し、かつ上記凹部領域形成用隙間は上記熱酸化処理によって上記凹部領域形成用隙間内に形成される凹部領域形成用酸化膜が上記絶縁層に到達しない程度の寸法で形成されている耐酸化性膜パターンを用いて、上記熱酸化処理を行って、上記絶縁層に到達した上記ＬＯＣＯＳ酸化膜を形成して上記素子領域を形成するのと同時に、上記絶縁層に到達していない上記凹部領域形成用酸化膜、及び上記素子領域内で上記半導体層の厚みが他の領域よりも薄くされた凹部領域を上記凹部領域形成用酸化膜の下に形成するＬＯＣＯＳ酸化膜形成工程と、上記凹部領域形成用酸化膜を除去する凹部領域形成用酸化膜除去工程と、上記凹部領域上に上記ＭＯＳＦＥＴのゲート絶縁膜を形成するゲート絶縁膜工程と、上記ゲート絶縁膜上に上記ＭＯＳＦＥＴのゲート電極を形成するゲート電極形成工程と、をその順に含むことを特徴とする。

本発明にかかる半導体装置の製造方法は、製造工程をなるべく増やさずに製造コストの増大を抑えながら、ＭＯＳＦＥＴの素子領域の半導体層を薄くすることができる。

半導体装置の一実施例を説明するための概略的な平面図及び断面図である。半導体装置の製造方法の一実施例を説明するための概略的な断面図である。同実施例を説明するための概略的な断面図であって、図２の続きの工程を説明するための図である。半導体装置の他の実施例を説明するための概略的な平面図及び断面図である。半導体装置の製造方法の他の実施例を説明するための概略的な断面図である。同実施例を説明するための概略的な断面図であって、図５の続きの工程を説明するための図である。従来の半導体装置の製造方法を説明するための概略的な断面図である。従来の半導体装置の製造方法を説明するための概略的な断面図であって、図７の続きの工程を説明するための図である。

本発明の半導体装置の製造方法において、例えば、上記凹部領域形成用隙間の幅寸法及び長さ寸法のうち少なくとも一方の寸法は０.６μｍ以下である。

本発明の半導体装置の製造方法において、例えば、上記耐酸化性膜パターンにおいて、上記チャネル領域に対応する領域に複数の上記凹部領域形成用隙間が形成されているようにしてもよい。

また、上記ＬＯＣＯＳ酸化膜形成工程において、例えば、上記耐酸化性膜パターンは、上記素子領域とは異なる位置で上記ＬＯＣＯＳ酸化膜によって囲まれた、第２ＭＯＳＦＥＴを形成するための第２素子領域に対応する領域にも形成されており、上記熱酸化処理を行って上記ＬＯＣＯＳ酸化膜、上記素子領域、上記凹部領域形成用酸化膜及び上記凹部領域を形成するのと同時に、上記凹部領域を含んでいない上記第２素子領域を形成するようにしてもよい。

また、上記ゲート絶縁膜形成工程において、例えば、上記ゲート絶縁膜の形成と同時に、上記第２素子領域の上記半導体層上に上記第２ＭＯＳＦＥＴのゲート絶縁膜を形成するようにしてもよい。

また、上記ゲート電極形成工程において、例えば、上記ゲート電極の形成と同時に、上記第２素子領域の上記半導体層上にゲート絶縁膜を介して上記第２ＭＯＳＦＥＴのゲート電極を形成するようにしてもよい。

本発明にかかる半導体装置は、絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に形成されたＭＯＳＦＥＴを備えた半導体装置であって、上記ＭＯＳＦＥＴのチャネル領域の少なくとも一部は、上記素子領域内で上記半導体層の厚みが他の領域よりも薄くされた領域を含むことを特徴とするものである。

本発明の半導体装置において、上記ＭＯＳＦＥＴは、例えば完全空乏型ＭＯＳＦＥＴとして機能するものである。

本発明の半導体装置において、例えば、上記素子領域とは異なる位置で上記ＬＯＣＯＳ酸化膜によって囲まれた第２素子領域の上記半導体層に形成された第２ＭＯＳＦＥＴを備えているようにしてもよい。ここで、上記第２ＭＯＳＦＥＴのチャネル領域は、上記薄くされた領域を含んでいない上記半導体層に形成されている。

さらに、上記第２ＭＯＳＦＥＴは、例えば部分空乏型ＭＯＳＦＥＴとして機能するものである。

本発明は、ＬＯＣＯＳ酸化を行うためのマスクとして用いられる耐酸化性膜パターンの間隔の大きさに起因して、成膜されるＬＯＣＯＳ酸化膜厚が異なることを利用する。本来、埋込み酸化膜（絶縁層）までＬＯＣＯＳ酸化膜が達するところを、耐酸化性膜パターンに凹部領域形成用隙間を設けて、凹部領域形成用隙間においてＳＯＩ層の途中まででＬＯＣＯＳ酸化膜を止める。これにより、凹部領域形成用隙間の位置に対応して、素子領域内で半導体層の厚みが他の領域よりも薄くされた凹部領域が形成される。

以下に、図面を用いて本発明の実施例を説明する。
図１は、半導体装置の一実施例を説明するための概略的な平面図及び断面図である。図１において、断面図は平面図のＡ−Ａ’位置に対応している。

ＳＯＩ基板１は支持基板３、埋込み酸化膜５（絶縁層）及びＳＯＩ層７（半導体層）によって構成される。ＳＯＩ層７に素子分離用のＬＯＣＯＳ酸化膜９が形成されている。

ＬＯＣＯＳ酸化膜９によって囲まれた素子領域１１ａ，１３ａが形成されている。素子領域１１ａに、完全空乏型ＭＯＳＦＥＴ１１が形成されている。素子領域１３ａ（第２素子領域）に部分空乏型ＭＯＳＦＥＴ１３（第２ＭＯＳＦＥＴ）が形成されている。

完全空乏型ＭＯＳＦＥＴ１１及び部分空乏型ＭＯＳＦＥＴ１３は例えばＮｃｈＭＯＳＦＥＴである。これらのＮｃｈＭＯＳＦＥＴは、一対のＮ型のソース領域及びドレイン領域１５，１５（Ｎ＋）、一対のＬＤＤ領域１７，１７（Ｎ−）、Ｐ型のチャネル領域１９、ゲート絶縁膜２１、ゲート電極２３、及びサイドウォール２５をそれぞれ備えている。

素子領域１１ａ，１３ａのＳＯＩ層７にそれぞれ一対のソース領域及びドレイン領域１５，１５が互いに間隔をもって形成されている。ソース領域及びドレイン領域１５，１５の間のＳＯＩ層７にチャネル領域１９が形成されている。ソース領域及びドレイン領域１５とチャネル領域１９との間のＳＯＩ層７にＬＤＤ領域１７が形成されている。

完全空乏型ＭＯＳＦＥＴ１１の素子領域１１ａにおいて、完全空乏型ＭＯＳＦＥＴ１１のチャネル領域１９は、素子領域１１ａ内でＳＯＩ層７の厚みが他の領域よりも薄くされた凹部領域７ａを含む領域に形成されている。

凹部領域７ａは、ＬＯＣＯＳ酸化膜９と同時に、チャネル領域１９のＳＯＩ層７の表面側に形成された凹部領域形成用酸化膜が除去されることによって形成されたものである。したがって、製造工程をなるべく増やさずに製造コストの増大を抑えながら、完全空乏型ＭＯＳＦＥＴ１１の素子領域１１ａのＳＯＩ層７を薄くすることができる。

部分空乏型ＭＯＳＦＥＴ１３のチャネル領域１９は、完全空乏型ＭＯＳＦＥＴ１１の動作時に完全には空乏化されない。
完全空乏型ＭＯＳＦＥＴ１１のチャネル領域１９は、凹部領域７ａによってＳＯＩ層７が薄くされているので、完全空乏型ＭＯＳＦＥＴ１１の動作時に完全に空乏化する。

したがって、この実施例は、製造工程をなるべく増やさずに製造コストの増大を抑えながら、同一のＳＯＩ層７に、完全空乏型ＭＯＳＦＥＴ１１と部分空乏型ＭＯＳＦＥＴ１３を作り込むことができる。

また、この実施例では、完全空乏型ＭＯＳＦＥＴ１１と部分空乏型ＭＯＳＦＥＴ１３において、ソース領域及びドレイン領域１５におけるＳＯＩ層７の膜厚は同じである。これに対し、例えば図８に示されるように、一般的な完全空乏型ＭＯＳＦＥＴは、ソース領域及びドレイン領域を構成するＳＯＩ層の膜厚の減少により、ソース領域及びドレイン領域の抵抗値が増加する。

この実施例では完全空乏型ＭＯＳＦＥＴ１１と部分空乏型ＭＯＳＦＥＴ１３においてソース領域及びドレイン領域１５におけるＳＯＩ層７の膜厚は同じなので、従来技術のような完全空乏型ＭＯＳＦＥＴ１１のソース領域及びドレイン領域１５の抵抗値増加はない。

なお、完全空乏型ＭＯＳＦＥＴ１１及び部分空乏型ＭＯＳＦＥＴ１３はＮｃｈＭＯＳＦＥＴであるが、Ｎ型とＰ型を入れ替えれば、完全空乏型ＭＯＳＦＥＴ及び部分空乏型ＭＯＳＦＥＴがＰｃｈＭＯＳＦＥＴである場合にも同様の作用及び効果が得られる。

図２及び図３は、半導体装置の製造方法の一実施例を説明するための概略的な断面図である。この製造方法の実施例は、図１に示された半導体装置の実施例を形成するための製造方法例の一例である。図２及び図３の断面は、図１の平面図のＡ−Ａ’位置に対応している。以下に説明する各工程のかっこ数字は図２及び図３の中のかっこ数字に対応している。

（１）例えば、Ｐ型のＳＯＩ基板１を用いる。ＳＯＩ基板１は、支持基板３と、支持基板３上に形成された埋込み酸化膜５と、埋込み酸化膜５上に形成されたＳＯＩ層７を備えている。埋込み酸化膜５の膜厚は例えば３００ｎｍ程度である。ＳＯＩ層７の膜厚は例えば４００ｎｍ程度である。

ＳＯＩ層７の表面にバッファ酸化膜を形成する。さらにその上に、ＣＶＤ法によって、例えば膜厚が１００ｎｍ程度のシリコン窒化膜を形成する。該バッファ酸化膜及び該シリコン窒化膜をパターニングして、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９（耐酸化性膜パターン）を形成する。

図１も参照して説明すると、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９は、完全空乏型ＭＯＳＦＥＴ１１の素子領域１１ａ及び部分空乏型ＭＯＳＦＥＴ１３の素子領域１３ａに対応する領域に形成されている。

完全空乏型ＭＯＳＦＥＴ１１の素子領域１１ａに対応する領域において、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９は、完全空乏型ＭＯＳＦＥＴ１１のチャネル領域１９に対応する領域に凹部領域形成用隙間２９ａを有している。凹部領域形成用隙間２９ａは、後工程で行われる熱酸化処理によって凹部領域形成用隙間２９ａ内に形成される凹部領域形成用酸化膜９ａが埋込み酸化膜５に到達しない程度の寸法で形成されている。

例えば、凹部領域形成用隙間２９ａの幅寸法（チャネル長方向の寸法）は、０.６μｍ以下である。なお、凹部領域形成用隙間２９ａの幅寸法は、凹部領域形成用隙間２９ａ内に形成される凹部領域形成用酸化膜９ａが埋込み酸化膜５に到達しない程度の寸法であれば、０.６μｍよりも大きくてもよい。

部分空乏型ＭＯＳＦＥＴ１３の素子領域１３ａに対応する領域において、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９は該領域を覆っている。該領域において、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９に凹部領域形成用隙間２９ａは形成されていない。

（２）ＬＯＣＯＳ酸化（熱酸化処理）を行って、ＬＯＣＯＳ酸化膜９及び凹部領域形成用酸化膜９ａを形成する。ＬＯＣＯＳ酸化は、例えば、１０００℃のウェット酸化により、形成される酸化膜の膜厚換算で８００ｎｍ程度行う。埋込み酸化膜５に到達したＬＯＣＯＳ酸化膜９が形成され、素子領域１１ａ，１３ａ（図１を参照。）が形成される。

ＬＯＣＯＳ酸化膜９の形成と同時に、凹部領域形成用隙間２９ａ内に、埋込み酸化膜５に到達していない凹部領域形成用酸化膜９ａが形成される。凹部領域形成用酸化膜９ａの形成に起因して、完全空乏型ＭＯＳＦＥＴ１１の素子領域内１１ａでＳＯＩ層７の厚みが他の領域よりも薄くされた凹部領域７ａが凹部領域形成用酸化膜９ａの下に形成される。

このＬＯＣＯＳ酸化において、凹部領域形成用酸化膜９ａが埋込み酸化膜５まで到達しないことが重要である。凹部領域形成用酸化膜９ａの下の凹部領域７ａにおけるＳＯＩ層７の膜厚が例えば１００ｎｍ程度になるように酸化時間が調整される。

（３）寄生トランジスタを抑制するためのフィールドドーズを行うために、レジストパターン３１を形成する。レジストパターン３１をマスクにして、例えば２０ｋｅＶ、８×１０₁₂ｃｍ^-2の条件でボロン注入を行って、ＳＯＩ層７にＰ型領域３３を形成する。

（４）レジストパターン３１を除去する。シリコン窒化膜パターン２９及びバッファ酸化膜パターン２７を除去する。完全空乏型ＭＯＳＦＥＴのチャネル領域に対応する領域に開口をもつレジストパターン３５を形成する。レジストパターン３５をマスクにして酸化膜ウェットエッチを行って、凹部領域形成用酸化膜９ａを除去する。

（５）レジストパターン３５を除去する。一般的なＭＯＳＦＥＴの製造工程に沿って、ゲート絶縁膜２１、ゲート電極２３、ＬＤＤ領域１７、サイドウォール２５、ソース領域及びドレイン領域１５を形成する。これにより、完全空乏型ＭＯＳＦＥＴ１１と部分空乏型ＭＯＳＦＥＴ１３が形成される。

例えば、凹部領域７ａの表面を含むＳＯＩ層７の表面に、９２０℃のウェット酸化により、シリコン酸化膜からなるゲート絶縁膜２１を１５ｎｍ程度の膜厚で形成する。ＬＰ−ＣＶＤ（減圧ＣＶＤ）法により、膜厚が３５０ｎｍ程度のポリシリコン膜を成膜する。写真製版技術及びエッチング技術により、ポリシリコン膜をパターニングしてゲート電極２３を形成する。ポリシリコン膜のエッチングは、例えば、ＨＢｒとＨＣｌガスを混合したドライエッチング法によって行う。

ゲート電極２３を形成した後、ＳＯＩ層７に対して、例えば７０ｋｅＶ、２.５×１０¹³ｃｍ^-2のドーズ量の条件でＮ型不純物であるリンの注入を行って、ＬＤＤ領域１７を形成する。例えばＨＴＯ（high temperature oxide）膜を２５０ｎｍ程度の膜厚で形成する。ＨＴＯ膜に対してエッチバック処理を行って、サイドウォール２５を形成する。

ＳＯＩ層７に対して、例えば３０ｋｅＶ、５.８×１０¹⁵ｃｍ^-2のドーズ量の条件でＮ型不純物であるリンの注入を行って、ソース領域及びドレイン領域１５を形成する。このとき、ゲート電極２３を構成するポリシリコンパターンにもＮ型不純物が同時に導入される。

ここでは、完全空乏型ＭＯＳＦＥＴ１１のゲート絶縁膜２１と部分空乏型ＭＯＳＦＥＴ１３のゲート絶縁膜を同時に形成しているが、これらのゲート絶縁膜を別々に形成してもよい。
また、完全空乏型ＭＯＳＦＥＴ１１のゲート電極２３と部分空乏型ＭＯＳＦＥＴ１３のゲート電極２３を同時に形成しているが、これらのゲート電極を別々に形成してもよい。

また、Ｎ型とＰ型を入れ替えれば、ＰｃｈＭＯＳＦＥＴからなる完全空乏型ＭＯＳＦＥＴ及び部分空乏型ＭＯＳＦＥＴを形成することができる。

このように、一般的なプロセスに対して完全空乏型ＭＯＳＦＥＴのＳＯＩ層の膜厚調整のために別途拡散工程を増やすことなく、凹部領域形成用酸化膜除去工程（上記工程（４））を追加するだけで、ＭＯＳＦＥＴの素子領域のＳＯＩ層７を薄くすることができる。ひいては、同一のＳＯＩ層７に、製造工程をなるべく増やさずに製造コストの増大を抑えながら、完全空乏型ＭＯＳＦＥＴ１１と部分空乏型ＭＯＳＦＥＴ１３を作り分けることができる。

図４は、半導体装置の他の実施例を説明するための概略的な平面図及び断面図である。図４において、断面図は平面図のＢ−Ｂ’位置に対応している。図４において、図１と同じ機能を果たす部分には同じ符号が付されている。

この実施例の完全空乏型ＭＯＳＦＥＴ１１は、図１に示された完全空乏型ＭＯＳＦＥＴ１１に比べて、チャネル領域１９のチャネル長の寸法、及びＳＯＩ層７の凹部領域７ａのチャネル方向の長さ寸法が長く形成されている。

図４において図示されていないが、図１に示された実施例と同様に、完全空乏型ＭＯＳＦＥＴ１１の素子領域１１ａとは異なる位置の素子領域１３ａに部分空乏型ＭＯＳＦＥＴ１３が形成されていてもよい。

図５及び図６は、半導体装置の製造方法の他の実施例を説明するための概略的な断面図である。この製造方法の実施例は、図４に示された半導体装置の実施例を形成するための製造方法例の一例である。図５及び図６の断面は、図４の平面図のＢ−Ｂ’位置に対応している。以下に説明する各工程のかっこ数字は図２及び図３の中のかっこ数字に対応している。

（１）図２を参照して説明した上記工程（１）と同様の工程によって、ＳＯＩ層７上にバッファ酸化膜パターン２７及びシリコン窒化膜パターン２９を形成する。図４も参照して説明すると、バッファ酸化膜パターン２７及びシリコン窒化膜パターン２９は、完全空乏型ＭＯＳＦＥＴ１１のチャネル領域１９に対応する領域に複数の凹部領域形成用隙間２９ａを有している。

各凹部領域形成用隙間２９ａは、後工程で行われる熱酸化処理によって凹部領域形成用隙間２９ａ内に形成される凹部領域形成用酸化膜９ａが埋込み酸化膜５に到達しない程度の寸法で形成されている。

また、隣り合う凹部領域形成用隙間２９ａ，２９ａの間のバッファ酸化膜パターン２７及びシリコン窒化膜パターン２９も、後工程で形成される凹部領域形成用酸化膜９ａが埋込み酸化膜５に到達しない程度の寸法で形成されている。

また、隣り合う凹部領域形成用隙間２９ａ，２９ａの間のバッファ酸化膜パターン２７及びシリコン窒化膜パターン２９の寸法は、後工程で形成される凹部領域形成用酸化膜９ａの底面に凹凸が形成されない程度であることが好ましい。

なお、隣り合う凹部領域形成用隙間２９ａ，２９ａの間のバッファ酸化膜パターン２７及びシリコン窒化膜パターン２９に起因して凹部領域形成用酸化膜９ａの底面に凹凸が形成されてもよい。この場合、凹部領域形成用酸化膜９ａの底面の凹凸に起因して、ＳＯＩ層７の凹部領域７ａに凹凸が形成される。凹部領域形成用酸化膜９ａの底面の凹凸、ひいてはＳＯＩ層７の凹部領域７ａは、完全空乏型ＭＯＳＦＥＴ１１の動作時に、チャネル領域１９に空乏化されない領域が形成されない程度であることが好ましい。

（２）図２を参照して説明した上記工程（２）と同様にして、ＬＯＣＯＳ酸化（熱酸化処理）を行って、ＬＯＣＯＳ酸化膜９、凹部領域形成用酸化膜９ａ、及びＳＯＩ層７の凹部領域７ａを形成する。

（３）図２を参照して説明した上記工程（３）と同様にして、レジストパターン３１を形成し、ＳＯＩ層７にＰ型領域３３を形成する。

（４）図３を参照して説明した上記工程（４）と同様にして、レジストパターン３１を除去した後、レジストパターン３５を形成し、凹部領域形成用酸化膜９ａを除去する。

（５）図３を参照して説明した上記工程（５）と同様にして、レジストパターン３５を除去した後、ゲート絶縁膜２１、ゲート電極２３、ＬＤＤ領域１７、サイドウォール２５、ソース領域及びドレイン領域１５を形成する。これにより、完全空乏型ＭＯＳＦＥＴ１１が形成される。

なお、Ｎ型とＰ型を入れ替えれば、ＰｃｈＭＯＳＦＥＴからなる完全空乏型ＭＯＳＦＥＴを形成することができる。

この実施例も、図２及び図３を参照して説明した実施例と同様に、一般的なプロセスに対して凹部領域形成用酸化膜除去工程（上記工程（４））を追加するだけで、ＭＯＳＦＥＴの素子領域のＳＯＩ層７を薄くすることができる。

さらに、この実施例は、図２及び図３を参照して説明した実施例に比べて、完全空乏型ＭＯＳＦＥＴ１１のチャネル長を長くすることができる。

この実施例では、完全空乏型ＭＯＳＦＥＴ１１の形成工程について説明したが、図２及び図３を参照して説明した実施例と同様に、完全空乏型ＭＯＳＦＥＴ１１の素子領域とは異なる位置の素子領域に部分空乏型ＭＯＳＦＥＴ１３を同時に形成してもよい。

以上、本発明の実施例が説明されたが、上記実施例で示された寸法、材料、配置、形状等は一例であり、本発明は上記実施例に限定されるものではない。本発明は特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

例えば、上記実施例ではＳＯＩ層７としてＰ型シリコンが用いられているが、本発明はこれに限定されるものではない。本発明において、半導体層は、Ｎ型シリコンであってもよいし、ノンドープであってもよいし、シリコン以外の半導体層であってもよい。

また、製造方法の上記実施例では、凹部領域形成用隙間２９ａは、チャネル幅方向に長手方向をもつ矩形で形成されているが、本発明の製造方法において、凹部領域形成用隙間の形状はこれに限定されない。例えば、凹部領域形成用隙間は、チャネル長方向に長手方向をもつ矩形であってもよいし、矩形以外の形状であってもよい。

また、上記実施例ではゲート絶縁膜２１としてシリコン酸化膜が用いられているが、本発明はこれに限定されるものではない。本発明において、ゲート絶縁膜は、例えばＯＮＯ膜とよばれる、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜など、他の材料からなるものであってもよい。

また、上記実施例ではＳＯＩ基板１が用いられているが、本発明における絶縁層上の半導体層の構成はこれに限定されるものではない。本発明において、絶縁層上の半導体層の構成は、例えばサファイア基板上に形成された半導体層など、他の構成であってもよい。

また、上記実施例ではゲート電極２３の材料としてポリシリコンが用いられているが、本発明はこれに限定されるものではない。本発明において、ゲート電極の材料はアモルファスシリコンであってもよい。ゲート電極の材料としてアモルファスシリコンが用いられた場合であっても、ポリシリコンが用いられた場合と同じ作用及び効果が得られる。

５埋込み酸化膜（絶縁層）
７ＳＯＩ層（半導体層）
７ａ凹部領域（薄くされた領域）
９ＬＯＣＯＳ酸化膜
９ａ凹部領域形成用酸化膜
１１完全空乏型ＭＯＳＦＥＴ（ＭＯＳＦＥＴ）
１１ａ素子領域
１３部分空乏型ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ）
１３ａ素子領域（第２素子領域）
１９チャネル領域
２１ゲート絶縁膜
２３ゲート電極
２９耐酸化性膜パターン
２９ａ凹部領域形成用隙間

特開２００２−１１８２６３号公報

Claims

絶縁層上の半導体層に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜によって囲まれた素子領域の半導体層に形成されたＭＯＳＦＥＴを備えた半導体装置の製造方法において、
前記ＬＯＣＯＳ酸化膜を熱酸化処理によって形成する工程であって、前記素子領域に対応する領域に形成され、前記ＭＯＳＦＥＴのチャネル領域に対応する領域に凹部領域形成用隙間を有し、かつ前記凹部領域形成用隙間は前記熱酸化処理によって前記凹部領域形成用隙間内に形成される凹部領域形成用酸化膜が前記絶縁層に到達しない程度の寸法で形成されている耐酸化性膜パターンを用いて、前記熱酸化処理を行って、前記絶縁層に到達した前記ＬＯＣＯＳ酸化膜を形成して前記素子領域を形成するのと同時に、前記絶縁層に到達していない前記凹部領域形成用酸化膜、及び前記素子領域内で前記半導体層の厚みが他の領域よりも薄くされた凹部領域を前記凹部領域形成用酸化膜の下に形成するＬＯＣＯＳ酸化膜形成工程と、
前記凹部領域形成用酸化膜を除去する凹部領域形成用酸化膜除去工程と、
前記凹部領域上に前記ＭＯＳＦＥＴのゲート絶縁膜を形成するゲート絶縁膜工程と、
前記ゲート絶縁膜上に前記ＭＯＳＦＥＴのゲート電極を形成するゲート電極形成工程と、をその順に含むことを特徴とする半導体装置の製造方法。
前記凹部領域形成用隙間の幅寸法及び長さ寸法のうち少なくとも一方の寸法は０.６μｍ以下である請求項１に記載の半導体装置の製造方法。
前記耐酸化性膜パターンにおいて、前記チャネル領域に対応する領域に複数の前記凹部領域形成用隙間が形成されている請求項１又は２に記載の半導体装置の製造方法。
前記ＬＯＣＯＳ酸化膜形成工程において、前記耐酸化性膜パターンは、前記素子領域とは異なる位置で前記ＬＯＣＯＳ酸化膜によって囲まれた、第２ＭＯＳＦＥＴを形成するための第２素子領域に対応する領域にも形成されており、前記熱酸化処理を行って前記ＬＯＣＯＳ酸化膜、前記素子領域、前記凹部領域形成用酸化膜及び前記凹部領域を形成するのと同時に、前記凹部領域を含んでいない前記第２素子領域を形成する請求項１から３のいずれか一項に記載の半導体装置の製造方法。
前記ゲート絶縁膜工程において、前記ゲート絶縁膜の形成と同時に、前記第２素子領域の前記半導体層上に前記第２ＭＯＳＦＥＴのゲート絶縁膜を形成する請求項４に記載の半導体装置の製造方法。
前記ゲート電極形成工程において、前記ゲート電極の形成と同時に、前記第２素子領域の前記半導体層上にゲート絶縁膜を介して前記第２ＭＯＳＦＥＴのゲート電極を形成する請求項５に記載の半導体装置の製造方法。