KR101544509B1 - 트랜지스터를 갖는 반도체소자의 제조방법 - Google Patents

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Abstract

트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하는 것을 포함한다. 상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성한다. 제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성한다.

Description

트랜지스터를 갖는 반도체소자의 제조방법{Method of fabricating a semiconductor device having a transistor}
본 발명은 반도체소자에 관한 것으로, 특히 트랜지스터를 갖는 반도체소자의 제조방법에 관한 것이다.
일반적으로, 고전압 모스 트랜지스터들은 높은 내압(breakdown voltage)을 갖도록 설계되어야 하므로, 고전압 모스 트랜지스터들을 스케일 다운 시키는 것이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 향상시킬 수 있는 고전압 트랜지스터를 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하는 것을 포함한다. 상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성한다. 제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 이온 주입 공정을 진행하기 전에, 상기 제1 게이트 막을 갖는 기판의 전면 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 식각하여 상기 제1 게이트 트렌치의 상부 측벽 상에 제1 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
다른 실시예에서, 상기 제1 게이트 트렌치를 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하는 것을 더 포함할 수 있다. 여기서, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들 보다 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 게이트 막을 형성하는 것은 상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 막을 형성하되, 상기 게이트 막은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped Ge layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함하고, 상기 게이트 막을 식각하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)일 수 있다.
또 다른 실시예에서, 상기 제1 게이트 트렌치를 형성하는 동안에, 상기 반도체기판의 제2 활성영역에 제2 게이트 트렌치를 형성하고, 상기 제1 게이트 막을 형성하는 동안에, 상기 제2 게이트 트렌치를 부분적으로 채우는 제2 게이트 막을 형성하고, 상기 제1 이온주입 공정 이전 또는 이후에, 제2 이온 주입 공정을 진행하여 상기 제2 게이트 막을 상기 제1 게이트 전극과 다른 도전형의 제2 게이트 전극으로 형성함과 아울러 상기 제2 게이트 막 양 옆의 상기 제2 활성영역 내에 상기 제1 불순물 영역들과 다른 도전형의 제2 불순물 영역들을 형성하는 것을 더 포함할 수 있다.
더 나아가, 상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 및 제2 활성영역들을 한정하는 소자분리 영역을 형성하는 것을 더 포함할 수 있다.
또한, 상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들 과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖고, 상기 제1 버퍼 영역을 형성하기 전 또는 후에, 상기 제2 활성영역 내에 제2 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제2 버퍼 영역은 상기 제2 불순물 영역들과 같은 도전형이면서 상기 제2 불순물 영역들보다 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 게이트 막을 형성하기 전에, 상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 고전압 트랜지스터의 게이트 전극을 게이트 트렌치 내에 매립하여 형성할 수 있다. 이에 따라, 고전압 트랜지스터가 차지하는 면적을 최소화할 수 있기 때문에, 반도체소자의 집적도를 개선할 수 있다. 또한, 고농도의 소스/드레인 영역들과 게이트 전극은 동일한 이온 주입 공정을 이용하여 형성할 수 있다. 따라서, 앤모스 및 피모스 트랜지스터들의 게이트 전극들의 도전형들을 서로 다르게 하기 위한 별도의 공정 없이, 소스/드레인을 형성하기 위한 이온주입 공정을 이용하여 듀얼 게이트(dual gate)를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다. 도 1 내지 도 9에서, 참조부호 "A"로 표시된 부분은 제1 소자 영역을 나타내고, 참조부호 "B"로 표시된 부분은 제2 소자 영역을 나타내고, 참조부호 "C"로 표시된 부분은 제3 소자 영역을 나타낸다.
도 1을 참조하면, 기판(100)을 준비할 수 있다. 상기 기판(100)은 실리콘 등과 같은 반도체 웨이퍼일 수 있다. 상기 기판(100)은 제1 도전형일 수 있다. 상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)일 수 있다. 상기 제2 소자 영역(B)은 상기 제1 도전형과 다른 제2 도전형의 웰 영역(107)을 가질 수 있다.
상기 기판(100)의 활성영역들(105a, 105b, 105c)을 한정하는 소자분리 영역(105s)을 형성할 수 있다. 좀더 구체적으로, 상기 소자분리 영역(105s)은 상기 제1 소자영역(A)의 제1 활성영역(105a), 상기 제2 소자 영역(B)의 제2 활성영역(105b) 및 상기 제3 소자 영역(C)의 제3 활성영역(105c)을 한정할 수 있다. 상기 소자분리 영역(105s)은 트렌치 소자분리 기술을 이용하여 형성할 수 있다.
상기 제1 활성영역(105a) 내에 제1 버퍼 영역(110a)을 형성할 수 있다. 상기 제1 버퍼 영역(110a)은 상기 제1 활성영역(105a)과 다른 도전형일 수 있다. 예를 들어, 상기 제1 활성영역(105a)은 피형(P-type)이고, 상기 제1 버퍼 영역(110a)은 앤형(N-type)일 수 있다. 상기 제1 버퍼 영역(110a)을 형성하는 것은 상기 제1 활성영역(105a)을 노출시키며 상기 제2 및 제3 활성영역들(105b, 105c)을 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제1 활성영역(105a) 내에 불순물을 주입하는 것을 포함할 수 있다.
상기 제2 활성영역(105b) 내에 상기 웰 영역(107)과 다른 도전형의 제2 버퍼 영역(110b)을 형성할 수 있다. 상기 제2 버퍼 영역(110b)을 형성하는 것은 상기 제2 활성영역(105b)을 노출시키며 상기 제1 및 제3 활성영역들(105a, 105c)을 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 활성영역(105b) 내에 불순물을 주입하는 것을 포함할 수 있다. 상기 제2 버퍼 영역(110b)은 상기 제1 버퍼 영역(110a)을 형성한 후에 형성할 수 있다. 이와는 달리, 상기 제2 버퍼 영역(110b)은 상기 제1 버퍼 영역(110a)을 형성하기 전에 형성할 수도 있다.
도 2를 참조하면, 상기 제1 활성영역(105a)을 가로지르는 제1 게이트 트렌치(115a)를 형성함과 아울러 상기 제2 활성영역(105b)을 가로지르는 제2 게이트 트렌치(115b)를 형성할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 트렌치들(115a, 115b)을 형성하는 것은 상기 제1 및 제2 활성영역들(105a, 105b)의 소정영역들을 노출시키는 개구부들을 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 및 제2 활성영역들(105a, 105b)을 식각하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 게이트 트렌치들(115a, 115b)은 상기 제1 및 제2 버퍼 영역들(110a, 110b)을 관통하도록 형성할 수 있다. 즉, 상기 제1 및 제2 게이트 트렌치들(115a, 115b)의 바닥면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)보다 낮은 레벨에 위치할 수 있다.
도 3을 참조하면, 상기 제1 게이트 트렌치(115a)가 형성된 상기 제1 활성영역(105a) 상에 제1 게이트 유전막(120a)을 형성할 수 있다. 상기 제2 게이트 트렌치(115b)가 형성된 상기 제2 활성영역(105b) 상에 제2 게이트 유전막(120b)을 형성할 수 있다. 상기 제3 활성영역(105c) 상에 제3 게이트 유전막(120c)을 형성할 수 있다. 상기 제1 내지 제3 게이트 유전막들(120a, 120b, 120c)은 서로 동일한 유전체로 형성하거나, 이들 중 적어도 두 개의 유전막들을 서로 다른 유전체로 형성할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 유전막들(120a, 120b)은 제1 등가 산화막 두께로 형성하고, 상기 제3 게이트 유전막(120c)은 상기 제1 등가 산화막 두께 보다 작은 제2 등가산화막 두께로 형성할 수 있다.
상기 제1 내지 제3 게이트 유전막들(120a, 120b, 120c)을 갖는 기판 상에 게이트 막(125)을 형성할 수 있다. 예를 들어, 상기 게이트 막(125)은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped germanium layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 제3 소자 영역(C) 상의 상기 게이트 막(125)을 덮으며 상기 제1 및 제2 소자 영역들(A, B) 상의 상기 게이트 막을 노출시키는 게이트 마스크 패턴(130)을 형성할 수 있다. 상기 게이트 마스크 패턴(130)은 포토레지스트 물질로 형성할 수 있다.
상기 게이트 마스크 패턴(130)을 식각 마스크로 이용하여 상기 제1 및 제2 소자 영역들(A, B) 상의 상기 게이트 막을 식각하여 상기 제1 게이트 트렌치(115a)를 부분적으로 채우는 제1 게이트 막(125a)을 형성함과 아울러 상기 제2 게이트 트렌치(115b)를 부분적으로 채우는 제2 게이트 막(125b)을 형성할 수 있다. 상기 제1 및 제2 게이트 막들(125a, 125b)의 상부면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)의 바닥 영역들 보다 높은 레벨에 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 막들(125a, 125b)의 상부면들은 상기 제1 및 제2 버퍼 영역들(110a, 110b)의 바닥 영역들과 실질적으로 동일한 레벨에 형성될 수도 있다.
도 5를 참조하면, 상기 게이트 마스크 패턴(도 4의 130)을 제거할 수 있다. 상기 제3 소자 영역(C) 상의 상기 게이트 막(도 4의 125)을 패터닝하여 제3 게이트 막(125c)을 형성할 수 있다.
다른 실시예에서, 상기 제3 게이트 막(125c)을 형성하기 위한 포토레지스트 패턴을 형성함과 아울러, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 동시에 형성하기 위한 식각 공정을 진행할 수 있다. 즉, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 동시에 형성하기 위한 사진/식각 공정을 진행할 수도 있다.
도 6을 참조하면, 상기 제1 내지 제3 게이트 막들(125a, 125b, 125c)을 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 제1 내지 제3 스페이서들(130a, 130b, 130c)을 형성할 수 있다. 상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 스페이서 절연막은 차례로 적층된 MTO(Medium Temperature Deposition of Oxide)막 및 실리콘 질화막으로 형성할 수 있다.
상기 제1 스페이서(130a)는 상기 제1 게이트 막(125a)에 의해 채워지지 않은 상기 제1 게이트 트렌치(115a)의 측벽 상에 형성될 수 있다. 예를 들어, 상기 제1 스페이서(130a)는 상기 제1 게이트 트렌치(115a)의 상부 측벽 상에 형성될 수 있다. 이와 마찬가지로, 상기 제2 스페이서(130b)는 상기 제2 게이트 막(125b)에 의해 채워지지 않은 상기 제2 게이트 트렌치(115b)의 측벽 상에 형성될 수 있다. 상기 제3 스페이서(130c)는 상기 제3 게이트 막(125c)의 측벽 상에 형성될 수 있다.
도 7을 참조하면, 상기 제1 소자 영역(A)을 노출시키며 상기 제2 및 제3 소자 영역(B, C)을 덮는 제1 이온주입 마스크(133)를 형성할 수 있다. 상기 제1 이온주입 마스크(133)는 포토레지스트막을 이용하여 형성할 수 있다.
이어서, 제1 이온주입 공정(136)을 진행하여 상기 제1 이온주입 마스크(133)에 의해 노출된 상기 제1 게이트 막(도 6의 125a) 내에 그리고 상기 제1 활성영역(105a) 내에 제1 불순물들을 주입할 수 있다. 그 결과, 상기 제1 게이트 막(도 6의 125a) 양 옆의 상기 제1 활성영역(105a) 내에 제1 불순물 영역들(139)을 형성함과 아울러, 상기 제1 게이트 막(도 6의 125a)을 제1 게이트 전극(140)으로 형성할 수 있다. 즉, 상기 제1 불순물 영역들(139) 및 상기 제1 게이트 전극(140)은 상기 제1 이온 주입 공정(136)에 의해 동일한 도전형을 갖도록 형성될 수 있다. 또한, 상기 제1 게이트 막(도 6의 125a)은 고농도의 제1 게이트 전극(140)으로 형성될 수 있다.
상기 제1 불순물 영역들(139)의 바닥 영역들은 상기 제1 게이트 전극(140)의 상부면보다 높은 레벨에 형성될 수 있다. 상기 제1 불순물 영역들(139)은 상기 제1 버퍼 영역들(110a)과 같은 도전형을 가질 수 있다. 또한, 상기 제1 불순물 영역들(139)은 상기 제1 버퍼 영역들(110a) 보다 높은 불순물 농도를 가질 수 있다. 상기 제1 불순물 및 버퍼 영역들(139, 110a)은 앤형(N-type)의 도전형일 수 있다. 이와는 달리, 상기 제1 불순물 및 버퍼 영역들(139, 110a)은 피형(P-type)의 도전형일 수 있다. 상기 제1 불순물 영역들(139)은 트랜지스터의 소스/드레인으로 정의할 수 있으며, 상기 제1 버퍼 영역(110a)은 소스/드레인 연장부로 정의할 수 있다.
상기 제1 스페이서(130a)는, 상기 제1 이온 주입 공정(136) 동안에, 상기 제1 게이트 전극(140)과 상기 제1 활성영역(105a) 사이의 상기 제1 게이트 유전막(120a)이 손상되는 것을 방지할 수 있다.
도 8을 참조하면, 상기 제1 이온주입 마스크(도 7의 133)를 제거할 수 있다. 상기 제1 소자 영역(B)을 덮으며 상기 제2 및 제3 소자 영역들(B, C)을 노출시키는 제2 이온 주입 마스크(145)를 형성할 수 있다. 상기 제2 이온주입 마스크(145)는 포토레지스트막을 이용하여 형성할 수 있다.
제2 이온주입 공정(148)을 진행하여 상기 제2 이온주입 마스크(145)에 의해 노출된 상기 제2 및 제3 게이트 막들(도 7의 125b, 125c) 내에 그리고 상기 제2 및 제3 활성영역들(105b, 105c) 내에 제2 불순물들을 주입할 수 있다. 그 결과, 상기 제2 게이트 막(도 7의 125b) 양 옆의 상기 제2 활성영역(105b) 내에 제2 불순물 영역들(152)을 형성하고, 상기 제3 게이트 막(도 7의 125c) 양 옆의 상기 제3 활성영역(105c) 내에 제3 불순물 영역들(155)을 형성하고, 상기 제2 게이트 막(도 7의 125b)을 고농도의 제2 게이트 전극(153)으로 형성하고, 상기 제3 게이트 막(도 7의 125c)을 고농도의 제3 게이트 전극(156)으로 형성할 수 있다.
상기 제2 불순물 영역들(152) 및 상기 제2 게이트 전극(153)은 상기 제2 이온 주입 공정(148)에 의해 동일한 도전형을 갖도록 형성될 수 있다. 상기 제2 불순물 영역들(152)의 바닥 영역들은 상기 제2 게이트 전극(153)의 상부면보다 높은 레벨에 형성될 수 있다. 상기 제2 불순물 영역들(152)은 상기 제2 버퍼 영역들(110b)과 같은 도전형을 가질 수 있다. 또한, 상기 제2 불순물 영역들(152)은 상기 제2 버퍼 영역(110b) 보다 높은 불순물 농도를 가질 수 있다. 상기 제2 불순물 영역들(152)은 상기 제1 불순물 영역들(139)과 다른 도전형을 가질 수 있다. 상기 제2 불순물 영역들(152)은 트랜지스터의 소스/드레인으로 정의할 수 있으며, 상기 제2 버퍼 영역(110b)은 소스/드레인 연장부로 정의할 수 있다.
상기 제2 스페이서(130b)는, 상기 제2 이온 주입 공정(148) 동안에, 상기 제2 게이트 전극(153)과 상기 제1 활성영역(105b) 사이의 상기 제2 게이트 유전막(120b)이 손상되는 것을 방지할 수 있다.
상기 제2 이온주입 공정(148)은 상기 제1 이온 주입 공정(도 7의 136)을 수행한 후에 진행할 수 있다. 이와는 달리, 상기 제2 이온주입 공정(148)은 상기 제1 이온 주입 공정(도 7의 136)을 수행하기 전에 진행할 수도 있다. 즉, 상기 제1 및 제2 불순물 영역들(139, 152)은 순서에 상관없이 별도의 이온 주입 공정들을 이용하여 형성할 수 있다.
도 9를 참조하면, 상기 제2 이온주입 마스크(도 8의 145)를 제거할 수 있다. 따라서, 상기 제1 소자 영역(A)에, 상기 제1 불순물 영역들(139), 상기 제1 버퍼 영역(110a), 상기 제1 게이트 유전막(120a) 및 상기 제1 게이트 전극(140)을 포함하는 제1 모스 트랜지스터를 형성할 수 있다. 이와 마찬가지로, 상기 제2 소자 영역(B)에, 상기 제2 불순물 영역들(152), 상기 제2 버퍼 영역(110b), 상기 제2 게이트 유전막(120b) 및 상기 제2 게이트 전극(153)을 포함하는 제2 모스 트랜지스터를 형성할 수 있다. 상기 제1 모스 트랜지스터가 앤모스 트랜지스터로 형성되는 경우에, 상기 제2 모스 트랜지스터는 피모스 트랜지스터로 형성될 수 있다. 이와는 달리, 상기 제1 모스 트랜지스터가 피모스 트랜지스터로 형성되는 경우에, 상기 제1 모스 트랜지스터는 앤모스 트랜지스터로 형성될 수 있다.
상기 제1 및 제2 게이트 전극들(140, 153)은 상기 제1 및 제2 게이트 트렌치들(115a, 115b)을 부분적으로 채우는 상기 제1 및 제2 게이트 막들(125a, 125b) 내에 불순물들을 주입하므로써 형성할 수 있다. 따라서, 상기 제1 및 제2 소자 영역들(A, B)에 형성되는 상기 제1 및 제2 모스 트랜지스터들을 스케일 다운시키면서도 상기 제1 및 제2 모스 트랜지스터들의 채널 길이를 증가시킬 수 있다.
한편, 상기 제1 게이트 전극(140)의 상부면은, 도 9에 도시된 바와 같이, 상기 제1 불순물 영역(139)의 바닥 영역보다 낮은 레벨에 위치할 수 있다. 그리고, 상기 제1 불순물 영역(139)은 상기 제1 버퍼 영역(110a)과 같은 도전형이면서 상기 제1 버퍼 영역(110a)보다 높은 불순물 농도를 가질 수 있다. 또한, 상기 제1 불순물 영역(139)은 상기 제1 버퍼 영역(110a)보다 높은 레벨에 위치할 수 있다. 따라서, 상기 제1 소자 영역(A)에 형성된 상기 제1 모스 트랜지스터가 고전압 트랜지스터로 이용되는 경우에, 상기 제1 게이트 전극(140)이 상기 제1 불순물 영역(139) 보다 낮은 레벨에 위치하고 있으므로, 상기 제1 모스 트랜지스터의 GIDL(Gate Induced Drain Leake) 현상에 의한 누설전류를 억제할 수 있다. 또한, 고전압 트랜지스터로 이용되는 상기 제1 모스 트랜지스터의 내압, 예를 들어 드레인 내압(drain breakdown voltage)을 개선할 수 있다. 상기 제2 소자 영역(B)에 형성되는 상기 제2 모스 트랜지스터는, 상기 제1 모스 트랜지스터와 마찬가지로, 내압을 증가시킬 수 있는 고전압 모스 트랜지스터로 이용할 수 있다.
한편, 상기 제1 및 제2 소자 영역들(A, B)에 형성되는 상기 제1 및 제2 모스 트랜지스터들 중 하나는 앤모스 트랜지스터로 형성하고, 나머지 하나는 피모스 트랜지스터로 형성할 수 있다. 여기서, 상기 제1 및 제2 모스 트랜지스터들의 상기 제1 및 제2 게이트 전극들(140, 153)은 서로 다른 도전형으로 형성할 수 있다. 즉, 듀얼 게이트를 형성하기 위한 별도의 공정 없이, 소스/드레인들(139, 152)을 형성하기 위한 공정들을 이용하여 앤모스 트랜지스터의 게이트 전극은 앤형으로 형성하고, 피모스 트랜지스터의 게이트 전극은 피형으로 형성할 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.

Claims (10)

  1. 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하고,
    상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성하고,
    제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성하는 것을 포함하되,
    상기 제1 이온 주입 공정을 진행하기 전에,
    상기 제1 게이트 막을 갖는 기판의 전면 상에 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 식각하여 상기 제1 게이트 트렌치의 상부 측벽 상에 제1 스페이서를 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 스페이서 절연막은 실리콘 산화막, 실리콘산질화막(SiON layer) 및 실리콘 질화막 중 적어도 하나를 포함하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 게이트 트렌치를 형성하기 전에,
    상기 제1 활성영역 내에 제1 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 게이트 막을 형성하는 것은
    상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 막을 형성하되, 상기 게이트 막은 언도우프트 실리콘막(undoped Si layer), 언도우프트 저마늄막(undoped Ge layer) 및 언도우프트 실리콘-저마늄막(undoped SiGe layer) 중 적어도 하나를 포함하고,
    상기 게이트 막을 식각하는 것을 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 도전형은 앤형(N-type) 또는 피형(P-type)인 반도체소자의 제조방법.
  7. 반도체기판의 제1 활성영역에 제1 게이트 트렌치를 형성하고,
    상기 제1 게이트 트렌치를 부분적으로 채우는 제1 게이트 막을 형성하고,
    제1 이온주입 공정을 진행하여, 상기 제1 게이트 막을 제1 도전형의 제1 게이트 전극으로 형성함과 아울러 상기 제1 게이트 막 양 옆의 상기 제1 활성영역 내에 상기 제1 게이트 전극과 동일한 도전형의 제1 불순물 영역들을 형성하는 것을 포함하되,
    상기 제1 게이트 트렌치를 형성하는 동안에, 상기 반도체기판의 제2 활성영역에 제2 게이트 트렌치를 형성하고,
    상기 제1 게이트 막을 형성하는 동안에, 상기 제2 게이트 트렌치를 부분적으로 채우는 제2 게이트 막을 형성하고,
    상기 제1 이온주입 공정 이전 또는 이후에, 제2 이온 주입 공정을 진행하여 상기 제2 게이트 막을 상기 제1 게이트 전극과 다른 도전형의 제2 게이트 전극으로 형성함과 아울러 상기 제2 게이트 막 양 옆의 상기 제2 활성영역 내에 상기 제1 불순물 영역들과 다른 도전형의 제2 불순물 영역들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 트렌치들을 형성하기 전에,
    상기 제1 및 제2 활성영역들을 한정하는 소자분리 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 게이트 트렌치들을 형성하기 전에, 상기 제1 활성영역 내에 제1 버퍼 영역을 형성하되, 상기 제1 버퍼 영역은 상기 제1 불순물 영역들과 같은 도전형이면서 상기 제1 불순물 영역들보다 낮은 불순물 농도를 갖고,
    상기 제1 버퍼 영역을 형성하기 전 또는 후에, 상기 제2 활성영역 내에 제2 버퍼 영역을 형성하는 것을 더 포함하되, 상기 제2 버퍼 영역은 상기 제2 불순물 영역들과 같은 도전형이면서 상기 제2 불순물 영역들보다 낮은 불순물 농도를 갖는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 게이트 막을 형성하기 전에,
    상기 제1 게이트 트렌치를 갖는 반도체기판 상에 게이트 유전막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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