KR100532204B1 - 핀형 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자의 핀형 트랜지스터 및 이의 제조 방법이 개시되어 있다. 핀형 트랜지스터는 양측면에 그루브를 포함하여 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물과 액티브 구조물의 상면을 노출시키면서 실리콘 기판을 덮고, 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴과 수직 중앙부 상면에 위치하여 수직 중앙부의 전후 방향으로 연장되며, 날개부 상면을 노출시키면서 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 포함한다. 상술한 구조를 갖는 핀형 트랜지스터는 단-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스 및 접합 누설전류를 감소시킬 수 있는 특성을 가지고 있다.

Description

핀형 트랜지스터 및 이의 제조 방법{Transistor having the Fin structure and Method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 단-채널 효과(short channel effect)를 억제하고 소오스/드레인 접합 누설 전류 및 접한 커패시턴스를 감소시킬 수 있는 핀형 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 산업은 꾸준히 성장하여 양적 및 질적인 향상을 이루어 왔다. 그 핵심 기술은 반도체 트랜지스터의 소형화 및 집적화 기술이다. 반도체 트랜지스터의 소형화 및 집적화 기술은 반도체 소자를 구성하는 구조물들의 소형화에 의해 달성된다. 반도체 소자가 소형화 및 고집접화 됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다.
상술한 반도체 소자의 트랜지스터의 채널 길이가 작아지면, 채널 영역이 게이트 전압뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단 채널 효과(short channel effect)라 한다. 또한, 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다.
이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이러한 현상을 펀치쓰루우라 한다.
따라서, 반도체 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조, GAA(Gate All Around) 구조 등을 같은 수직형 트랜지스터(vertical transistor) 구조를 들 수 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 SOI 기판 상에 평행한 복수개의 얇은 채널 핀(fin)이 형성되어 있고, 상기 채널 핀은 소오스/드레인 영역 사이에 존재하고, 채기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 트랜지스터가 개시되어 있다. 상기 핀형 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 단채널 효과(short-channel effect)를 감소시킬 있다. 그러나, 핀형 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소오스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소오스/드레인 접합 커패시턴스(junction capacitance) 및 누설 전류가 증가하는 문제가 있다.
DELTA 구조의 트랜지스터 예는 미합중국 특허공보 제4,996,574호 등에 개시되어 있다. DELTA 구조에서는 채널을 형성하는 액티브층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층의 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양 면을 모두 이용할 수 있으므로, 채널의 폭이 두배가 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출 되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이때, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면에, 이러한 DELTA 구조의 트랜지스터를 SOI(Silicon-On-Insulator)형 기판에 형성할 경우에는 SOI층을 좁을 폭을 갖도록 식각하여 채널 영역을 형성하므로 벌크형 기판을 사용할 때의 과도한 산화로 인한 문제가 없어진다. 그러나, SOI형 기판을 사용하면 채널의 폭이 SOI층의 두께에 의해 제한되는데, 완전 공핍 방식(fully depletion type)의 SOI형 기판은 SOI층의 두께가 수백 Å에 불과하므로 사용에 제한이 따르게 된다.
또한, 형성되는 트랜지스터의 바디가 실리콘 기판과 직접 콘택(contact)하는 구조를 가지고 있지 않기 때문에 플로팅 바디(floating body)를 갖게 된다. 이에 따라, 축적된 정공(hole)이 SOI층의 뒤쪽 계면에 형성되어 기생 바이폴라-유도 브레이크다운(parasitic bipolar-induced breakdown) 및 래치업(latch-up)과 같은 플로팅 바디 효과(floating body effect)가 발생된다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 단-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스 및 접합 누설전류를 감소시킬 수 있는 구조를 갖는 핀형 트랜지스터를 제공하는데 있다.
또한, 상술한 문제점을 해결하기 위한 본 발명의 다른 목적은 단-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스 및 접합 누설전류를 감소시킬 수 있는 핀형 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 제1 특징에 따른 본 발명은, 실리콘 기판의 표면에 일체로 돌출 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물; 상기 그루브의 매몰 및 상기 액티브 구조물의 상면을 노출시키면서 상기 실리콘 기판을 덮고, 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴; 및 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 포함하는 반도체 소자의 핀형 트랜지스터를 제공하는데 있다.
상기 목적을 달성하기 위한 제2 특징에 따른 본 발명은, 실리콘 기판의 표면에 일체로 돌출 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물; 상기 액티브 구조물 상면을 노출시키면서 상기 실리콘 기판을 덮고, 상기 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴; 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물; 상기 액티브 구조물 날개부의 표면아래에 존재하는 소스/드레인 영역; 및 상기 그루부내에 존재하고, 상기 소오스/드레인 영역과 실리콘 기판을 선택적으로 절연시키는 차단 영역을 포함하는 반도체 소자의 핀형 트랜지스터를 제공하는데 있다.
상기 제2 목적을 달성하기 위한 제1 특성에 따른 본 발명은, (a) 제1 양측면에 그루브를 포함하는 액티브 구조물이 형성된 실리콘 기판을 마련하는 단계; (b) 상기 실리콘 기판 상에 상기 그루브 내에 존재하는 차단영역을 포함하고, 상기 액티브 구조물의 상면이 노출되는 절연층을 형성하는 단계; (c) 상기 절연층을 선택적으로 식각하여, 상기 그루브가 형성되지 않는 액티브 구조물의 제2 양측면을 노출시키는 트랜치를 형성하는 단계; (d) 상기 트랜치에 노출된 액티브 구조물의 제2 양측면 및 액티브 구조물의 상면 중앙를 감싸는 구조를 갖는 게이트 구조물을 형성하는 단계; 및 (e) 상기 게이트 구조물을 이온주입 마스크로 적용하여 노출된 액티브 구조물의 표면 아래로 불순물을 이온 주입함으로서, 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 핀형 트랜지스터 형성 방법을 제공하는데 있다.
상기 제2 목적을 달성하기 위한 제2 특성에 따른 본 발명은, (a) 실리콘 기판의 표면에 일체로 돌출 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물을 마련하는 단계; (b) 상기 실리콘 기판 상에 상기 그루브 내에 존재하는 차단영역을 포함하고, 상기 액티브 구조물의 상면을 노출시키는 절연층을 형성하는 단계; (c) 상기 절연층을 선택적으로 식각하여 상기 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 형성하는 단계; (d) 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 형성하는 단계; (e) 상기 게이트 구조물에 노출된 액티브 구조물의 날개부 표면 아래로 제1 불순물을 이온 주입하는 단계; (f) 상기 게이트 구조물의 측벽에 게이트 스페이서를 형성하는 단계; 및 (g) 상기 스페이서가 형성된 게이트 구조물에 노출된 액티브 구조물의 날개부 표면 아래로 제2 불순물을 이온주입함으로서, LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함한다.
상술한 구조를 갖는 핀형 트랜지스터는 게이트 선폭의 축소시에도 유효채널(effect channel)을 확장하여 단 채널 효과를 방지할 수 있을 뿐만 아니라 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다. 또한, 소오스 드레인 영역의 하부에 차단 영역의 존재함으로 인해 소오스/드레인의 접합 캐패시턴스(junction capacitance) 및 접합 누설 전류의 증가를 효과적으로 억제할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 핀형 트랜지스터를 나타내는 사시도이다.
도 1에 도시된 핀형 트랜지스터는 크게 패턴닝 공정이 수행된 실리콘 기판(200a), 양측면에 그루브가 형성된 액티브 구조물(220), 절연 패턴(226a), 게이트 구조물(246), 소오스/드레인 영역(250), 차단 영역(230)을 포함하는 구성을 갖는다.
액티브 구조물(220)은 액티브 영역에 해당하는 실리콘 기판(200a)과 수직한 방향으로 일체로 돌출되며, 사각형 형상의 패턴 양측면에 그루브가 형성된 구조를 갖는다. 보다 상세하게는 액티브 구조물(200)은 상기 그루브로 인해 채널 형성영역으로 제공되는 바(bar) 형상의 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부 및 수직 중앙부의 바닥으로부터 좌우 양측으로 연장된 하부 날개부를 포함하는 레일 형상의 구조를 갖는다.
도면에 도시하지 않았지만, 상기 액티브 구조물(200)에 포함된 그루브가 실리콘 기판(200a)과 면접되도록 형성될 경우 상기 액티브 구조물은 바(bar) 형상의 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 티(T)자 형상의 구조를 갖는다.
상기 수직 중앙부는 그루브와 그루브 사이에 해당하는 영역이고, 날개부는 그루브 상부에 존재하는 영역을 나타낸다.
여기서, 액티브 구조물(220)은 식각 공정이 수행된 실리콘 기판(200a)과 일체형으로 연결된 실리콘 패턴으로서, 벌크 실리콘 기판을 다마신 공정 및 등방성 식각함으로서 형성된다. 또한 상기 그루브 내에는 액티브 구조물을 보호하기 위한 측벽 산화막(222) 및 라이너막(224)이 형성되어 있고, 상기 그루브 내에는 차단 영역(230)이 존재한다.
절연 패턴(226a)은 상기 액티브 구조물(220)의 상면이 노출되도록 상기 실리콘 기판(200a)을 덮고, 상기 그루브가 형성되지 않는 액티브 구조물(220)의 양측면즉 상기 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 구조를 갖는다. 즉, 상기 절연 패턴(226a)은 상기 수직 중앙부의 전면과 후면을 노출시키면서, 상기 액티브 구조물(220)을 둘러싼 구조를 갖는다.
게이트 구조물(246)은 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되고, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는다. 또한, 게이트 구조물의 그 단부가 상기 절연 패턴(226a)의 트랜치에 삽입되어 있는 구조를 갖는다.
또한, 상기 게이트 구조물(246)은 도전성 패턴(234a) 및 금속 실리사이드 패턴(236a)이 적층된 구조를 갖는 게이트 전극과 하드 마스크(242)와, 게이트 스페이서(244)를 포함하는 구조를 갖는다. 그리고 절연 패턴(226a)의 트랜치에 삽입된 게이트 전극의 하단부의 선폭(A)은 액티브 구조물 상에 존재하는 게이트 전극 상단부 선폭(A') 보다 크다.
소오스/드레인 영역(250)은 상기 게이트 구조물(246)에 노출된 액티브 구조물 표면 아래로 불순물이 주입되어 형성되는 불순물 영역으로 액티브 구조물의 날개부 내에 존재한다. 즉, 그루부에 내에 포함된 차단 영역(230)상에 존재한다.
상기 소오스/드레인 영역은 저농도의 불순물이 도핑된 제1 불순물 영역(250a)과 고농도 불순물이 도핑된 제2 불순물 영역을 포함하는 LDD 구조를 갖는다.
차단 영역(230)은 액티브 구조물(220)에 형성된 그루브 내에 존재하는 영역으로 절연 패턴(226a)의 형성 공정시 절연물질이 매몰되어 형성된 절연물 패턴 또는 상기 그루브에 절연물질이 매몰지지 못함으로 인해 발생되는 보이드이다. 따라서, 차단 영역(230)에 의해 소오스/드레인 영역의 저면은 실리콘 기판과 선택적으로 절연(차단)된다.
이와 같은 구조를 갖는 핀형 트랜지스터는 게이트 전극의 선폭의 축소시에도 단 채널 효과를 효과적으로 방지할 수 있을 뿐만 아니라 상기 게이트 구조물이 액티브 구조물을 감싸는 구조를 갖음으로 인해 형성되는 트리플 채널로 캐리어의 이동도가 우수해 진다. 또한, 차단 영역의 형성됨으로 인해 채널의 증가로 초래되는 소오스/드레인 접합 캐패시턴스(junction capacitance) 및 접합 누설 전류의 증가를 효과적으로 억제할 수 있다.
상술한 구조를 갖는 핀형 트랜지스터는 실시예에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
실시예 1
도 2a 내지 도 2l는 본 발명의 제1 실시예에 따른 핀형 트랜지스터의 제조 방법을 나타내는 사시도들이다.
도 2a 및 도 2b를 참조하면, 패드 산화막(102)이 형성된 실리콘 기판(100) 상에 더미 패턴(108)을 형성한다. 이어서, 더미 패턴(108)을 이온 차단막으로 적용하여 노출된 실리콘 기판(100)의 표면아래에 이온 손상영역(110)을 형성한다.
상기 더미 패턴(118)은 실리콘 기판(100)의 표면 아래에 이온 손상영역(110)을 형성하는 이온주입 공정시 실리콘 기판(100)의 표면으로 주입되는 이온을 선택적으로 차단하는 이온 차단막이고, 상기 이온 손상영역(110)은 원자의 이온주입으로 인해 실리콘 기판(100)의 표면 아래 부위의 실리콘 격자 결합이 끊어진 영역이다.
이하, 더미 패턴(108) 및 이온 손상영역(110)의 형성 방법을 구체적으로 설명하기로 한다. 먼저 실리콘 기판(100)의 표면을 산화시켜 약 100Å의 두께를 갖는 패드 산화막(102)을 형성한 후 약 700Å의 두께를 갖는 더미층(도시하지 않음)을 형성한다. 도면에 도시하지 않았지만 상기 더미층은 실리콘(SiN layer)과 실리콘 산화막(SiO2 layer)이 적층된 구조를 갖는다. 패드 산화막(102)은 900℃ 내지 1200℃의 온도에서 산소를 공급하여 상기 실리콘 기판 표면을 산화시키는 건식 열산화법에 의해 형성된다.
이후 상기 더미층 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 포토레지스트 패턴에 노출된 더미층을 상기 패드 산화막(102) 표면이 노출될 때까지 건식식각한다. 상기 건식식각 공정으로 더미층은 더미 패턴(108)으로 형성된다. 이때 패드 산화막(102)은 더미 패턴(108) 형성 공정시 실리콘 기판(100)의 손상을 방지하는 식각저지막으로 이용된다. 이후, 상기 포토레지스트 패턴은 에싱 스트립 및 세정 공정을 통해 제거된다.
이어서, 상기 더미 패턴(108)에 의해 노출된 실리콘 기판의 표면 아래로 원자량이 작을 원자를 다량 이온주입(1 e16 ~1 e18/cm2)함으로서 이온 손상영역(110)을 형성한다. 상기 이온주입된 다량의 원자들은 실리콘 기판의 표면 아래 일정깊이 하에서 실리콘 격자들의 결함을 끊는 역할을 한다. 상기 원자들은 수소 원자 또는 헬륨 원자이다.
도 2c 및 도 2d에 도시된 바와 같이, 액티브 구조물의 형성 영역을 정하는 제1 하드마스크(114)를 형성한 후 제1 하드마스크(114)에 노출되는 벌크 실리콘 기판(100)을 패터닝하여 액티브 패턴(116)을 형성한다.
이하, 제1 하드마스크(114) 및 액티브 패턴(116)의 형성공정을 상세히 설명하기로 한다. 먼저 더미 패턴(108)이 형성된 벌크 실리콘 기판(100) 상에 약 700Å 이상의 질화물을 도포한 후 도포된 질화물에 평탄화 공정을 수행하여 더미 패턴(108)을 포함하는 질화막을 형성한다. 상기 평탄화 공정은 화학적 기계적 연마공정으로 상기 더미 패턴의 상면이 노출되도록 수행한다.
이후, 질화막 및 더미 패턴(108) 상에 포토레지스트를 도포한 후 포토리소그라피 공정을 수행하여 액티브 패턴의 형성영역을 정하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이후 포토레지스트 패턴에 노출된 질화막 및 더미 패턴(108)을 패터닝하여 제1 하드마스크(114)를 형성한다. 이렇게 형성된 제1 하드마스크(114)는 질화 패턴(112) 및 더미 패턴 조각(108a)을 포함한다. 이때, 패드 산화막(102)은 식각되어 패드 산화 패턴(102a)으로 형성된다.
이어서, 제1 하드마스크(114)에 노출되는 실리콘 기판(100)을 건식식각하여 액티브 패턴(116)을 형성한다. 여기서, 상기 액티브 패턴(116)은 식각된 실리콘 기판(100a)의 저면으로부터 약 2000Å 이상 수직 돌출된 일체형 구조를 갖고, 상기 실리콘 기판(100)의 식각으로 인해 이온 손상영역(110)의 일부가 노출된 상태를 갖는다.
도 2e 및 도 2f에 도시된 바와 같이, 상기 이온 손상 영역(110)이 노출된 액티브 패턴(116)이 형성된 실리콘 기판(100a)을 식각(Chemical) 용액에 함침시켜 상기 액티브 패턴(116)에 포함된 이온 손상영역(110)을 선택적으로 식각한다.
여기서, 이온 손상영역(110)은 실리콘 격자의 결함(Damage)을 가지고 있어 결함이 존재하지 않는 영역보다 빠르게 식각이 진행된다. 따라서, 액티브 패턴(116)에 포함된 이온 손상영역(100)만 선택적으로 제거됨으로 인해 제1 양측면에 그루브(118)를 포함하는 액티브 구조물(120)이 형성된다.
상술한 방법으로 형성된 액티브 구조물(120)은 채널 영역으로 제공되는 수직 중앙부(그루브와 그루브 사이에 해당하는 영역)와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부(그루브 상부에 위치한 영역) 및 상기 그루브 저부에 위치하고, 수직 중앙부의 바닥으로부터 좌우 양측으로 연장된 하부 날개부를 포함하 구조를 갖는다.
이어서, 식각공정으로 노출된 실리콘 기판(100a) 및 액티브 구조물(120)의 표면을 산화시켜 약 60Å이하의 두께를 갖는 측벽 산화막(122)을 형성한다. 상기 측벽 산화막(122)은 노출된 실리콘을 산화분위기 하에서 열처리함으로서 형성되는 실리콘 산화막이다.
이하에서 본 발명의 트랜지스터의 형성되는 구조를 보다 상세히 나타내기 위해 도 2H 내지 도 2l에 도시된 구조물의 일부를 절단하여 도시하였다.
도 2g 및 도 2h를 참조하면, 결과물 상에 상기 액티브 구조물(120)의 그루브(118)를 매립시킴과 동시에 상기 제1 하드마스크(114)를 노출시키면서 상기 결과물을 덮는 절연층(126)을 형성한다.
상기 절연층(126)은 HDP, USG, TOSZ, SOG 도포 공정등을 적용하여 절연물질을 도포한 후 평탄화 공정을 수행함으로서 형성할 수 있다. 여기서, 상기 액티브 구조물의 그루브에 존재하는 절연층의 일부는 이후 소오스/ 드레인 영역을 고립시키는 차단 영역(130)에 해당한다. 본 실시예의 평탄화 공정은 화학적 기계적 연마공정인 것이 바람직하다.
이어서, 결과물 상에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴에 노출된 절연층(126)을 패터닝함으로서, 상기 절연층(126)에 둘러싸인 액티브 구조물(120)의 제2 양측면을 노출시키는 트랜치(128)를 형성한다. 상기 트랜치(128)의 형성으로 인해 절연층(126)은 절연 패턴(126a)으로 형성된다. 이때, 제2 양측면은 그루브(118)가 형성되지 않은 액티브 구조물(120)의 양측면에 해당한다.
이어서, 트랜치(128)를 포함하는 절연 패턴(126) 형성한 이후 포토레지스트 패턴 및 액티브 구조물(120) 상에 존재하는 제1 하드마스크(114)를 제거한다. 이때, 상기 절연 패턴(126)의 상면이 일부 식각됨으로 인해 절연 패턴(126)은 액티브 구조물의 높이와 같게 된다.
도 2i에 도시된 바와 같이, 절연 패턴(126a)으로부터 노출된 액티브 구조물(120)표면에 게이트 산화막(132)을 형성한다. 상기 게이트 산화막(132)은 절연 패턴에 노출된 액티브 구조물(120)의 소정 영역을 둘러싼 구조를 갖고, 실리콘 산화물(SiO2), 실리콘 산화질화물(SiON), 하프늄산화물(HfO)로 이루어진 물질이 적용될 수 있다. 본 실시예 1의 게이트 산화막(132)은 노출된 액티브 구조물의 표면을 산소가 제공되는 분위기하에서 건식 열 산화시킴으로서 형성되는 실리콘 산화막이다.
도 2j에 도시된 바와 같이 상기 트랜치(128)의 매몰시키면서 상기 절연 패턴(126) 및 게이트 산화막이 형성된 액티브 구조물(120) 상면을 덮는 전극층(140)을 형성한 후 상기 전극층(140) 상에 형성하고자 하는 게이트 전극의 크기를 정의하는 제2 하드마스크(142)를 형성한다.
도 2k에 도시된 바와 같이, 상기 제2 하드마스크(142)에 노출된 전극층을 패터닝 하여 상기 액티브 구조물(120)을 감싸는 구조를 갖는 게이트 전극(140a)을 형성한다. 이하 게이트 전극을 보다 상세히 설명하기로 한다.
게이트 전극(140a)은 상기 액티브 패턴(120)의 상면 중앙부에 형성되고, 그 단부가 상기 절연 패턴(126a)의 트랜치(128)에 삽입된 구조를 갖는다. 즉, 게이트 전극(140a)은 상기 트랜치에 노출되고, 그루브가 형성되지 않은 액티브 구조물(120)의 제2 양측면 및 게이트 산화막이 형성된 액티브 구조물의 상면을 감싸는 구조를 가지고 있을 뿐만 아니라, 도 1에 도시된 바와 같이 트랜치(128)에 삽입된 게이트 전극의 저 단부의 선폭(A) 보다 게이트 상단부의 선폭(A')이 더 작은 구조를 가지고 있다.
도 2l에 도시된 바와 같이 상기 게이트 전극(140a)을 이온주입 마스크로 적용하여, 노출된 액티브 구조물 표면 아래로 이온을 주입한다.
상기 이온주입 공정은 불순물 이온을 주입하는 것으로, 상기 액티브 구조물 표면에 형성된 게이트 산화막을 이온들이 관통하여 액티브 패턴 구조물(120)의 표면 아래에 불순물 도핑 영역이 형성되기에 적합한 에너지로 불순물을 주입한다. 상기 이온의 주입에 의해 게이트 산화막이 형성된 액티브 패턴 구조물의 표면 아래에는 불순물 도핑 영역인 소스/드레인 영역(150)이 형성된다. 상기 이온주입 공정후 게이트 산화막은 제거된다.
상술한 방법에 의해 형성되는 소오스/드레인 영역(150)은 그루부 내에 존재하는 차단 영역(130)에 의해 실리콘 기판(100a)과 선택적으로 절연(차단)됨으로 인해 상기 소오스/드레인 영역에 고전압이 인가될 경우 공핍층의 확산 또는 펀치쓰루의 발생이 억제된다.
상술한 구조를 갖는 핀형 트랜지스터의 형성 방법은 실시예에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
실시예 2
도 3a 내지 도 3l은 본 발명의 제2 실시예에 따른 핀형 트랜지스터의 제조 방법을 도시한 사시도들이다.
도 3a에 도시된 바와 같이, 패드 산화막(202)이 형성된 실리콘 기판(200) 상에 더미 패턴(208)을 형성한 후 더미 패턴(208)을 이온 차단막으로 적용하여 노출된 실리콘 기판(200)의 표면아래에 이온 손상영역(210)을 형성한다.
상기 더미 패턴(208)의 형성 방법을 구체적으로 설명하면, 먼저 상기 실리콘 기판(200)의 표면을 산화시켜 약 100Å의 두께를 갖는 패드 산화막(202)을 형성한 후 400Å의 질화막(SiN layer;204)과 약 300Å의 두께를 갖는 실리콘 산화막(SiO2 layer;206) 순차자적으로 형성한다. 이후 상기 실리콘 산화막(206) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 포토레지스트 패턴에 노출된 실리콘 산화막(206) 및 실리콘 질화막(204)을 패드 산화막(202) 표면이 노출될 때까지 순차적으로 건식식각한다.
상기 건식식각 공정으로 질화 패턴 및 산화 패턴이 적층된 구조를 갖는 더미 패턴(208)이 형성된다. 이때 패드 산화막(202)은 더미 패턴(208)의 형성 공정시 실리콘 기판(200)의 손상을 방지하는 식각저지막으로 이용된다. 이후, 상기 포토레지스트 패턴은 에싱 스트립 및 세정 공정을 통해 제거된다. 상기 이온 손상 영역의 형성 방법 및 이에 대한 설명은 실시예 2에서 상세히 설명하였기 때문에 중복을 피하기 위해 생략하기로 한다.
도 3b 및 도 3c에 도시된 바와 같이, 액티브 구조물의 형성 영역을 정의하고, 더미 패턴 조각(208a) 및 질화 패턴(212)을 포함하는 제1 하드마스크(214)를 형성한 후 상기 제1 하드마스크(214)에 노출되는 실리콘 기판(200)을 건식식각하여 액티브 패턴(216)을 형성한다.
상기 제1 하드마스크(214) 및 액티브 패턴(216)의 형성방법과 이에 대한 설명은 실시예 2에서 상세히 설명하였기 때문에 중복을 피하기 위해 생략하기로 한다.
도 3d 및 도 3e에 도시된 바와 같이, 액티브 패턴(216)의 형성으로 인해 이온 손상영역(210)이 노출된 실리콘 기판(200a)을 식각(Chemical) 용액에 함침시켜 상기 액티브 패턴(216)에 포함된 이온 손상영역(210)을 선택적으로 식각한다.
여기서, 이온 손상영역(210)은 실리콘 격자의 결함(Damage)을 가지고 있어 결함이 존재하지 않는 영역 보다 빠르게 케미컬이 침투하여 식각이 빠르게 진행된다. 따라서, 액티브 패턴(216)에 포함된 이온 손상영역(210)만 선택적으로 제거되어 제1 양측면에 그루브(218)를 포함하는 액티브 구조물(220)이 형성된다.
이어서, 건식식각 공정 및 습식식각 공정으로 인해 식각된 실리콘 기판(200a) 및 액티브 구조물(220)의 표면을 산화시켜 약 60Å이하의 두께를 갖는 측벽 산화막(222)을 형성한다. 이후 형성된 측벽 산화막(222) 상에 약 60Å이하의 두께를 갖는 라이너막(224)을 연속적으로 형성한다.
여기서, 측벽 산화막(222)은 산화분위기 하에서 상기 실리콘 기판(220a)을 고온에서 열처리함으로서 형성되는 실리콘 산화막이다. 이때, 열처리 공정으로 인해 식각 공정시 손상 받은 실리콘 기판이 큐어링된다. 상기 라이너막(224)은 화학적 기상 증착 방법으로 형성되는 질화막(SiN)이다.
도 3f 및 3g를 참조하면, 측벽 산화막(222) 및 라이너막(224)이 형성된 결과물을 덮는 예비 절연층(도시하지 않음)을 형성한 후 화학적 기계적 연마를 통해 상기 하드마스크 표면을 노출시키는 평탄화 공정을 수행한다. 상기 예비 절연층은 상기 액티브 구조물의 그루브 내에는 절연물질이 매몰되지 않아 보이드(도시하지 않음)가 존재한다. 상기 그루브 내에 존재하는 보이드는 본 발명의 차단 영역에 해당한다. 상기 평탄화 공정으로 예비 절연층은 제1 하드마스크를 노출하는 절연층(226)으로 형성된다.
이후 절연층(226) 상에 포토레지스트 패턴을 형성한 후 포토레지스트 패턴에 노출된 절연층을 패터닝함으로서 액티브 구조물의 제2 양측면을 노출시키는 트랜치(228)를 형성한다. 상기 트랜치(228)의 형성으로 인해 절연층(226)은 절연 패턴(226a)으로 형성되고, 제2 양측면은 그루브가 형성되지 않은 액티브 구조물의 양측면을 나타낸다.
이어서, 트랜치(228)가 형성된 절연 패턴(226a)의 형성 이후 포토레지스트 패턴 및 액티브 구조물 상에 존재하는 제1 하드마스크(214)를 제거한다. 이때, 상기 절연 패턴의 상면이 일부 식각되어 상기 절연 패턴은 액티브 구조물의 높이와 같게 된다.
도 3h 내지 도 3j에 도시된 바와 같이, 절연 패턴(226a)으로부터 노출된 액티브 구조물(220) 표면에 균일한 두께를 갖는 게이트 산화막(232)을 형성한다. 상기 게이트 산화막(232)은 상기 액티브 구조물의 상면과 상기 트랜치에 노출된 액티브 구조물의 양측면에 형성된 실리콘 산화막이다.
이후 상기 트랜치(228)의 매몰시키고, 상기 절연 패턴(226a) 및 액티브 구조물(220)의 상면을 덮는 전극층(240)을 형성한다. 본 실시예 2의 전극층(240)은 텅스텐 금속막(234) 및 텅스텐 실리사이드막(236)이 적층된 구조를 갖는다.
이어서, 텅스텐 실리사이드막(236) 상에 게이트 전극의 크기를 정의하는 제2 하드마스크(242)를 형성한 후 제2 하드마스크(242)에 노출된 텅스텐 실리사이드막(236) 및 텅스텐 금속막(234)을 순차적으로 패터닝함으로서 상기 액티브 구조물(220)을 감싸는 구조를 갖는 게이트 전극(240a)을 형성한다. 이하 게이트 전극을 보다 상세히 설명하기로 한다.
게이트 전극(240a)은 상기 액티브 구조물(220)의 상면 중앙부에 형성되고, 단부가 상기 절연 패턴(226a)의 트랜치(228)에 삽입된 구조를 갖는다. 즉, 게이트 전극(140a)은 상기 트랜치에 노출되고, 그루브가 형성되지 않은 액티브 구조물(120)의 제2 양측면 및 게이트 산화막이 형성된 액티브 구조물의 상면을 감싸는 구조를 가지고 있을 뿐만 아니라, 도 1에 도시된 바와 같이, 상기 트랜치(228)에 삽입된 게이트 저 단부의 선폭(A) 보다 게이트 상단부의 선폭(A')이 더 작은 구조를 가지고 있다. 상기 게이트 전극은 텅스텐 금속 패턴(234a) 및 텅스텐 실리사이드 패턴(236a)이 적층된 구조를 갖는다.
도 3k에 도시된 바와 같이, 상기 제2 하드마스크(242) 및 게이트 전극(240a)을 포함하는 게이트 구조물을 이온주입 마스크로 적용하여 노출된 액티브 구조물 표면 아래로 저농도의 불순물 제1 이온주입한다.
상기 제1 이온주입 공정은 저농도의 불순물 이온을 주입하는 것으로, 상기 액티브 구조물 표면에 형성된 게이트 산화막(232)을 이온들이 관통하여 액티브 패턴 구조물(220)의 표면 아래에 불순물 영역이 형성되기에 적합한 에너지로 불순물을 주입한다. 상기 이온의 주입에 의해 게이트 산화막(132)이 형성된 액티브 패턴 구조물의 표면 아래에는 제1 불순물 영역(150a)이 형성된다. 여기서, 게이트 산화막은 도시하지 않았다.
도 3l에 도시된 바와 같이, 상기 제2 하드마스크(246)가 형성된 게이트 전극(240a)의 측면에 게이트 스페이서(244)를 형성한 후 노출된 액티브 구조물 표면 아래로 고농도의 불순물 제2 이온 주입한다.
상기 제2 이온주입 공정은 제1 불순물 영역보다 깊게 고농도의 불순물 이온을 주입하는 것으로, 상기 액티브 구조물 표면에 형성된 게이트 산화막(232)을 이온들이 관통하여 액티브 구조물(220)의 표면 아래에 존재하는 제1 불순물 영역보다 깊게 불순물을 주입한다. 따라서, 상기 제2 이온주입 공정으로 인해 제1 불순물 영역과 제2 불순물 영역이 중복된 구조를 갖는 소오스/드레인 영역이 형성된다.
상술한 구성 요소들을 포함하는 핀형 트랜지스터의 형성 방법은 실시예에 따라 디램 소자, 에스램 소자 또는 불휘발성 메모리 소자의 형성에 적용 가능하다.
상기와 같은 본 발명에 따른 핀형 트랜지스터는 게이트 선폭의 축소시에도 유효채널(effect channel)이 감소되지 않아 단 채널 효과를 방지할 수 있을 뿐만 아니라 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 얻을 수 있다.
또한, 상기 액티브 구조물은 실리콘 기판의 식각공정에 의해 형성되는 실리콘 기판과 일체된 구조를 가지고 있을 뿐만 아니라 소오스 드레인 영역의 하부에 차단 영역이 존재하여 소오스/드레인의 접합 캐패시턴스(junction capacitance) 및 접합 누설 전류의 증가를 효과적으로 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 핀형 트랜지스터를 나타내는 사시도이다.
도 2a 내지 도 2l은 본 발명의 제1 실시예에 따른 핀형 트랜지스터의 제조 방법을 도시한 사시도들이다.
도 3a 내지 도 3l은 본 발명의 제2 실시예에 따른 핀형 트랜지스터의 제조 방법을 도시한 사시도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
200a : 실리콘 기판 202 : 패드 산화막
208 : 버퍼 패턴 210 : 이온 손상영역
212 : 질화 패턴 214 : 제1 하드마스크
218 : 그루브 222 : 측벽 산화막
224 : 라이너막 226a : 절연 패턴
228 : 트랜치 230 : 차단 영역
240a : 게이트 전극 242 : 제2 하드마스크
244 : 게이트 스페이서 246 : 게이트 구조물
250 : 소오스/드레인 영역

Claims (21)

  1. 실리콘 기판의 표면에 일체로 돌출형성 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물;
    상기 그루브의 매몰 및 상기 액티브 구조물의 상면을 노출시키면서 상기 실리콘 기판을 덮고, 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴; 및
    상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 포함하는 반도체 소자의 핀형 트랜지스터.
  2. 제1항에 있어서, 상기 실리콘 기판은 상기 액티브 구조물을 형성하기 위한 식각공정이 수행된 벌크 실리콘 기판이며, 상기 액티브 구조물은 상기 수직 중앙부의 바닥으로부터 좌우 양측으로 연장된 하부 날개부를 더 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  3. 제1항에 있어서, 상기 절연 패턴은 액티브 구조물을 둘러싸고, 상기 그루브 내에 존재하는 차단 영역을 포함하는 구조를 갖는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 구조물은 그 단부가 상기 트랜치 내에 삽입된 구조를 갖는 것을 특징으로 하는 게이트 구조물을 포함하는 반도체 소자의 핀형 트랜지스터.
  5. 제4항에 있어서, 상기 트랜치 내에 삽입된 게이트 구조물의 저단부 선폭은 상기 액티브 구조물 상에 노출된 게이트 구조물의 상단부의 선폭 보다 큰 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 구조물은 게이트 산화막, 게이트 전극 및 하드마스크가 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  7. 제1항에 있어서, 상기 액티브 구조물, 절연 패턴 및 게이트 구조물을 포함하는 트랜지스터는 에스램의 트랜지스터 또는 디램의 트랜지스터인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  8. 실리콘 기판의 표면에 일체로 돌출형성 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물;
    상기 액티브 구조물 상면을 노출시키면서 상기 실리콘 기판을 덮고, 상기 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 포함하는 절연 패턴;
    상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물;
    상기 액티브 구조물 날개부의 표면아래에 존재하는 소스/드레인 영역; 및
    상기 그루부내에 존재하고, 상기 소오스/드레인 영역과 실리콘 기판을 선택적으로 절연시키는 차단 영역을 포함하는 반도체 소자의 핀형 트랜지스터.
  9. 제7항에 있어서, 상기 게이트 구조물은 그 단부가 상기 트랜치 내에 삽입된 구조를 갖고, 상기 트랜치에 삽입된 게이트 구조물의 단부의 선폭은 상기 액티브 구조물 상에 노출된 게이트 구조물의 상단부의 선폭 보다 큰 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  10. 제7항에 있어서, 상기 차단 영역은 그루브 내에 존재하는 산화물 패턴인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  11. 제7항에 있어서, 상기 차단 영역은 상기 그루브 내에 존재하는 보이드인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터.
  12. (a) 실리콘 기판의 표면에 일체로 돌출 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물을 마련하는 단계;
    (b) 상기 실리콘 기판 상에 상기 그루브 내에 존재하는 차단영역을 포함하고, 상기 액티브 구조물의 상면을 노출시키는 절연층을 형성하는 단계;
    (c) 상기 절연층을 선택적으로 식각하여, 상기 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 형성하는 단계;
    (d) 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 형성하는 단계;
    (e) 상기 게이트 구조물에 노출된 액티브 구조물의 날개부 표면 아래로 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  13. 제12항에 있어서, 상기 액티브 구조물의 형성은,
    벌크 실리콘 기판 상에 이온주입 마스크를 형성하는 단계;
    상기 이온주입 마스크가 형성된 벌크 실리콘 기판의 표면 아래로 원자 이온을 주입하여, 상기 원자 이온에 의해 실리콘 격자의 결합이 끊어진 이온 손상영역을 형성하는 단계;
    상기 액티브 구조물의 크기를 정의하는 하드마스크를 형성하는 단계;
    상기 하드마스크에 노출된 벌크 실리콘 기판을 패터닝하여, 실리콘 기판으로부터 수직 돌출된 구조를 갖는 액티브 패턴을 형성하는 단계; 및
    상기 액티브 패턴에 포함된 이온 손상영역을 선택적으로 제거하여 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  14. 제13항에 있어서, 상기 이온 손상영역은 이온 주입 마스크에 노출된 기판의 표면 아래로 1e16 내지 1e18/cm2의 수소 원자 또는 헬륨 원자를 이온 주입함으로서 형성되는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  15. 제13항에 있어서, 상기 하드마스크의 형성은,
    상기 이온주입 마스크가 형성된 실리콘 기판을 덮는 질화막을 형성하는 단계;
    상기 질화막을 이온주입 마스크 표면이 노출되도록 화학적 기계적 연마하는 단계;
    상기 액티브 구조물을 크기를 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 노출된 질화막 및 이온주입 마스크를 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  16. 제15항에 있어서, 상기 이온주입 마스크는 상기 질화막의 화학적 기계적 연마 공정시 적용되는 식각저지막인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  17. 제12항에 있어서, 상기 단계(a) 이후 상기 액티브 구조물의 표면에 측벽 산화막 및 라이너막을 순차적으로 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  18. 제12항에 있어서, 상기 차단 영역은 상기 소오스/드레인 영역 하부 그루브 내에 존재하는 산화물 패턴 또는 보이드인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  19. 제12항에 있어서, 상기 게이트 구조물의 형성 방법은,
    상기 트랜치에 노출된 수직 중앙부의 전 후면 및 액티브 구조물 상면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막이 형성된 액티브 구조물 및 절연 패턴을 덮는 전극층을 형성하는 단계;
    상기 전극층 상에 질화 패턴을 형성하는 단계; 및
    상기 질화 패턴에 노출된 전극층을 상기 게이트 산화막 표면이 노출되록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  20. 제12항에 있어서, 상기 트랜지스터는 에스램의 트랜지스터 또는 디램의 트랜지스터인 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 형성 방법.
  21. (a) 실리콘 기판의 표면에 일체로 돌출 및 그 양측면에 그루브를 포함하는 구조를 갖고, 상기 그루브로 인해 채널 영역으로 제공되는 수직 중앙부와, 소오스/드레인 영역으로 제공되고 상기 중앙부 상부 좌우측으로 연장된 날개부를 포함하는 액티브 구조물을 마련하는 단계;
    (b) 상기 실리콘 기판 상에 상기 그루브 내에 존재하는 차단영역을 포함하고, 상기 액티브 구조물의 상면을 노출시키는 절연층을 형성하는 단계;
    (c) 상기 절연층을 선택적으로 식각하여 상기 액티브 구조물 수직 중앙부의 전면과 후면을 선택적으로 노출시키는 트랜치를 형성하는 단계;
    (d) 상기 수직 중앙부 상면에 위치하여 상기 수직 중앙부의 전후 방향으로 연장되며, 상기 액티브 구조물의 날개부 상면을 노출시키면서 상기 수직 중앙부의 전면, 상면 및 후면을 감싸는 구조를 갖는 게이트 구조물을 형성하는 단계;
    (e) 상기 게이트 구조물에 노출된 액티브 구조물의 날개부 표면 아래로 제1 불순물을 이온 주입하는 단계;
    (f) 상기 게이트 구조물의 측벽에 게이트 스페이서를 형성하는 단계; 및
    (g) 상기 스페이서가 형성된 게이트 구조물에 노출된 액티브 구조물의 날개부 표면아래로 제2 불순물을 이온주입함으로서, LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 핀형 트랜지스터 형성 방법.
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