JPH0214578A - 半導体装置 - Google Patents

半導体装置

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JPH0214578A
JPH0214578A JP63164152A JP16415288A JPH0214578A JP H0214578 A JPH0214578 A JP H0214578A JP 63164152 A JP63164152 A JP 63164152A JP 16415288 A JP16415288 A JP 16415288A JP H0214578 A JPH0214578 A JP H0214578A
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silicon
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Masahiro Shirasaki
白崎　正弘
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Fujitsu Ltd
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    • H01L29/78654—Monocrystalline silicon transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＭＯ３構造の電界効果トランジスタの構造に関し、 素子の微細化に伴う平面的な寸法の縮小に伴うコンダク
タンスの低下の問題を解決することを口約とし、 半導体基板上ないしは絶縁物上に形成された半導体衝立
にソース領域層およびドレイン領域層を有し、該両領域
層の間にゲート絶縁膜を介して該半導体衝立を覆うゲー
ト電極を備えた半導体装置において、前記衝立の該ゲー
ト電極部分の形状は、衝立の幅をＷＯ衝立の高さをＷイ
としたとき、ｗ、＜２Ｗイの関係となるようにし、さら
には前記衝立の幅ＷＯが、反転チャネル形成時の空乏゛
ｊの厚さＸ、の２倍以下となるように構成する。
（産業上の利用分野〕 本発明は、ＭＯ３構造の電界効果トランジスタの構造に
関する。近年、半導体素子は従来より一層の高集積化を
要求されている。このため、素子の寸法は微小になり、
電流経路のコンダクタンスが減少する傾向にあるので、
これを増加する必要がある。
〔従来の技術〕
従来のＭＯＳ　Ｆ　ＥＴにおいては、バルクのウェハ上
に形成されたトランジスタのチャネルは、まったくの平
面であった。
従来例として、第５Ａ図に素子の斜視図を、またそのａ
−ａ′線断面図を第５Ｂ図に示す。図中、半導体基板３
のｔ色縁膜２上に形成されたシリコン、％　ｌ　　（Ｓ
　ＯＴ　：　５ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）を活性領域とし、ゲート絶縁膜４を介してゲート電
極５が形成されている。このＳｏｌ構造においても、通
常シリコン島１の幅ＷＯはＳＯ■のシリコン島の厚さＷ
８　（約０．５μｍ）に比べて蟲かに大きいので、シリ
コン島１の上面がチャネル領域の殆どを担っていた。
ところが、素子が微細になるにつれて平面の寸法は縮小
されるので、シリコン島１上部の面積は減少してしまう
。したがって、従来の素子構造では素子の微細化に伴い
、どうしてもチャネル幅ＷＯが狭くなり、コンダクタン
スが低下するといった問題点を避けることができない。
一つの解決策として、第６図に示すＭＯ３型ＦＥＴ　（
ＸＭＯ３，特開昭６２−２７７７４７）においては、シ
リコン活性層１０を上下のゲート電極５および６で挟み
、シリコン活性層上部のチャネル７に加えて下部にもチ
ャネル８を生ぜしめて電流経路を増やすという方法がと
られている。しかし、この構造においても、上部チャネ
ル１［酒の減少に伴って下部チャネルの幅も狭まるので
、コンダクタンスの低下を避ける方式としては限界があ
るといった問題が生じていた。
〔発明が解決しようとする課題〕
以上のように、従来の半４体素子においては、素子の微
細化に伴い、どうしてもチャネル幅ＷＯが狭くなり、コ
ンダクタンスが低下するといっな問題点を生じていた。
そこで本発明は、この素子の微細化に伴う平面的な寸法
の縮小に伴うコンダクタンスの低下の問題を解決するこ
とを目的とするものである。
〔課題を解決するための手段〕
第１図は本発明の原理説明図である１図中、結晶化シリ
コン島の一部のシリコンの衝立１′が形成されており、
２は絶縁膜、３はシリコン基板であり、Ｓｏｌ構造をな
している。シリコンの衝立１゛の外部はゲート絶縁膜４
を介してゲート電極５に包まれている。１′の衝立の両
側（紙面に垂、σ方向）にはソース領域】およびドレイ
ン領域層が形成さ机ている。
ここでゲート′ユ瘉下部のシリコンの衝立１゛の寸法は
、 ｗ。＜２ｗイ　・・−（１’）弐 を満足するようにする。
ここにＷＨはシリコンの衝立１°の幅、ＷＩＩはシリコ
ンの衝立ｌ°の高さである。
さらに、本発明構成において、ｘｄを衝立１の不純物４
度によって定まる最大空乏層幅であるとするとき、 Ｗ　ｏ　＜　２　ｘ　４　・−−−−−（２）式の条件
を満たすようにすると、ショートチャネル効果を防止す
ることが可能となる。
〔作用〕
本発明では第１図の如＜ＷＮの方がＷＨより長くなって
おり、チャネルはシリコンの衝立の上面よりも両側壁に
より広く形成される。全チャネル幅Ｗは、 Ｗ＝Ｗ　ｏ↓２　Ｗ、　−（３）弐 で表されるから、Ｗ　ｏ　＜　２　Ｗ　ｓの条件が満た
されれば側壁のチャネルの方が優勢になり、チャネルコ
ンダクタンスを増大することが可能になる。また、ＷＨ
が最大空乏層幅ｘ、の２倍より短ければ、反転チャネル
が側壁に形成された時にはシリコンの衝立内部が全て空
乏層になるので、ドレイン領域層から発する電気力線は
ゲート下部に進入りない。よってチャネル電流は常にゲ
ートＴｌ圧によって制御されることになり、したがって
、いわゆるショートチャネル効果は発生しないことにな
る。
（実施例〕 第２図は本発明の第一の実施例の斜視図で、Ｓ○Ｉ構造
に適用した例である。図中、ａ　　ａ’線断面図が先の
第１図に相当する。
第２図において、シリコン基板上に形成した絶１１１２
２上に結晶化シリコン島１が形成され、その中央のシリ
コンの衝立部分の外部はゲート絶縁膜（第１図の４）を
介してゲート電掻５に包まれている。１の結晶化シリコ
ン島にはソース領域層Ｓおよびドレイン領域層りが形成
されている。ゲート１マ極下部の結晶化シリコン島、す
なわちシリコンの衝立の寸法は、先の（１）式の条件、
ｗ、＜２ｗ。
を満足するようにしてあり、−例として、ＷＨ　＝０．
１　μｍ、Ｗｌ＋　＝０．４〜０．５μｍとし、ゲート
Ｍ　ｈ下部のチャネル形成部分のシリコンの衝立の不純
物濃度Ｎ。”　３　Ｘ　１０　”ｃｍ−”とした。そし
て、実際このような微細な素子構造においてもチャネル
コンダクタンスが低減しないことを確認した。
製造工程の概括を以下に示す。
（１）絶縁基板上に結晶化シリコンを堆積してＳｏｌ構
造をつくる。１例として、シリコン基板を熱酸化して厚
さ１．０μｍの絶縁膜２を形成する。絶縁膜２上にポリ
シリコンを０．５μｍ堆積した後にレーザ光を照射して
溶融再結晶化させる。
（２）電子線の直接描画法によって、Ｓｏｌ基板上にシ
リコン島のレジストパターンを形成した後に、異方性エ
ツチング（Ｂｒ、＋Ｈｅ混合ガス）により結晶化シリコ
ン島（Ｎ−型）１を形成する。
（３１Ｍ　ＣＩ酸化を施して厚さ１００人のゲート絶縁
膜４を形成した後に、厚さ０．５μｍのポリシリコンを
堆積してゲート電極５を形成する。
（４）ソース、ドレイン領域にイオン注入を行いソース
領域ＭＳおよびドレイン領域層りを形成する。
ここでは、ｐチャネル型であり、ＢＦ、のイオン注入を
２　Ｘ　１０　”ｃｆｆｉ−”　　４０　Ｋ　ｅ　ｖの
条件で行ってＰ型頭域を形成した。
第３図は本発明の第二の実施例の斜視図であり、やはり
ＳＯｒ構造のＭＯＳ　Ｆ　ＥＴを示している。
図中、記号は先の例と統一して使用しており同一部分に
同一記号を付している。第２図の構造を三つ並列に組み
合わせた構造をしており、実効的なチャネル幅Ｗは、 Ｗ−６Ｗ、＋３ＷＯ となる。
すなわち、シリコン島の衝立１゛の数の倍数でチャネル
が形成される面積が増加するので、全体とじて十分な電
流経路を確保することができる。
これまでの例は本発明をＳ　ＯＩ　構造に通用した例で
あったが、半導体バルクに本発明を適用した例を第４図
の第三の実施例に示す。
ｎ型シリコン基板３′に窪みを掘り込んで二つの溝を形
成し、チャネル部分になるべきソリコンの衝立ｌ“を形
成する。衝立１′の中央部はゲート領域になり、両側部
にソース領域層Ｓ、ドレイン領域層りが形成される。こ
れらの領域の分離は、垂直イオン注入で溝の底部にチャ
ネルカット層をつくることにより行う。−例として、燐
ｃＰ〕のイオン注入を３　Ｘ　１０　”ｃｌＭ−２程度
に行う。
全面をゲート酸化した後に（ゲート絶縁膜４“）ゲート
１掻用のポリシリコンを堆積して、ゲート電極５°を形
成する。その後、斜めイオン注入法によって衝立１°の
側壁にソース領域層Ｓ、ドレイン領域層りをゲート電極
５゛をマスクとして自己整合的に形成する。
以上、本発明についてｐチャネルトランジスタの例で説
明したが、同様にｎチャネルトランジスタに適用でき、
さらに特許請求の範囲内において種々変更可能なことも
らろんである。
〔発明の効果〕
以上説明したように、本発明によれば、素子の微細化に
伴う平面的なチャネル幅の減少は、衝立の側壁を積橿的
にチャネルにすることによって補償することができ、コ
ンダクタンスの増加を図ることが可能になる。さらには
チャネル長が短くなるにつれてしきい値電圧が低下する
という、所謂ショートチャネル効果を抑制することも可
能になる。したがって本発明は微細半導体素子の性能向
上に寄与するところが大である。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２図は本発明の第一の実施例の斜視図、第３図は本発
明の第二の実施例の斜視図、第４図は本発明の第三の実
施例の斜視図、第５Ａ図は従来例の斜視図、第５Ｂ図は
従来例の要部断面図、 第６図は他の従来例の要部断面図である。 主な符号 ■は（結晶化）シリコン島 １゛は（シリコンの）衝立 ２は絶縁膜 ３．３゛は半導体基板 ４．４°はゲート絶縁膜 はゲー ト′１１極

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上ないしは絶縁物上に形成された半導体
    衝立にソース領域層およびドレイン領域層を有し、該両
    領域層の間にゲート絶縁膜を介して該半導体衝立を覆う
    ゲート電極を備えた半導体装置において、 前記衝立の該ゲート電極部分の形状は、衝立の幅をＷ＿
    Ｏ衝立の高さをＷ＿Ｈとしたとき、Ｗ＿Ｏ＜２Ｗ＿Ｈ となるように構成されてなることを特徴とする半導体装
    置。 ２、請求項１記載の半導体装置に於いて、 前記衝立の幅Ｗ＿Ｏが、反転チャネル形成時の空乏層の
    厚さｘ＿ｄの２倍以下であることを特徴とする半導体装
    置。
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