JPH0582785A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0582785A JPH0582785A JP27004891A JP27004891A JPH0582785A JP H0582785 A JPH0582785 A JP H0582785A JP 27004891 A JP27004891 A JP 27004891A JP 27004891 A JP27004891 A JP 27004891A JP H0582785 A JPH0582785 A JP H0582785A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- substrate
- gate
- present
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 チャネル幅を増してソース・ドレイン間の伝
達コンダクタンスを大にする。 【構成】 チャネル幅方向の断面形状がほぼ逆Ｕ字形に
形成されたポリシリコン10からなるゲート電極に電圧が
印加されると、絶縁膜９を介した基板１のｗ〜ｘ〜ｙ〜
ｚにわたる界面近傍にチャネルが形成される。
達コンダクタンスを大にする。 【構成】 チャネル幅方向の断面形状がほぼ逆Ｕ字形に
形成されたポリシリコン10からなるゲート電極に電圧が
印加されると、絶縁膜９を介した基板１のｗ〜ｘ〜ｙ〜
ｚにわたる界面近傍にチャネルが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ，ロジック等の
大規模集積回路を構成する半導体装置に関する。
大規模集積回路を構成する半導体装置に関する。
【０００２】
【従来の技術】大規模集積回路の集積度が高まるに従っ
て、回路を構成する半導体装置が微細化され、ＭＯＳト
ランジスタにおいてはチャネル長が１μｍ以下になりつ
つある。
て、回路を構成する半導体装置が微細化され、ＭＯＳト
ランジスタにおいてはチャネル長が１μｍ以下になりつ
つある。
【０００３】このような短チャネル化により、短チャネ
ル効果，狭チャネル効果が現れる。これらを低減する目
的で、ソース・ドレイン間に溝型ゲートを形成した構造
のＭＯＳトランジスタが提案されている“New Grooved-
Gate MOSFET with Drain Separated from Channel Impl
anted Region (DSC)”(Takeda et al., IEEE Trans.Ele
ctron Devices, vol.ED-30, NO.6, pp.681-686, June 1
983)
ル効果，狭チャネル効果が現れる。これらを低減する目
的で、ソース・ドレイン間に溝型ゲートを形成した構造
のＭＯＳトランジスタが提案されている“New Grooved-
Gate MOSFET with Drain Separated from Channel Impl
anted Region (DSC)”(Takeda et al., IEEE Trans.Ele
ctron Devices, vol.ED-30, NO.6, pp.681-686, June 1
983)
【０００４】このＭＯＳトランジスタは、ソース・ドレ
イン間の基板を窪ませてゲート電極を形成してゲート長
方向の中央部分のみの直下にチャネルが形成されるよう
にしてドレイン電極とチャネルとを離す構造となってい
る。
イン間の基板を窪ませてゲート電極を形成してゲート長
方向の中央部分のみの直下にチャネルが形成されるよう
にしてドレイン電極とチャネルとを離す構造となってい
る。
【０００５】
【発明が解決しようとする課題】ところで、上述のＭＯ
Ｓトランジスタは短チャネル効果，狭チャネル効果の低
減には効果を示すが、これらの低減のみでは伝達コンダ
クタンスの劣化はわずかに軽減されるだけである。
Ｓトランジスタは短チャネル効果，狭チャネル効果の低
減には効果を示すが、これらの低減のみでは伝達コンダ
クタンスの劣化はわずかに軽減されるだけである。
【０００６】本発明はこのような問題点を解決するため
になされたものであって、チャネル幅が大となるゲート
構造とすることにより、伝達コンダクタンスの劣化を軽
減する半導体装置の提供を目的とする。
になされたものであって、チャネル幅が大となるゲート
構造とすることにより、伝達コンダクタンスの劣化を軽
減する半導体装置の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、絶縁膜を介して基板に設けられたゲート電極の直下
にチャネルが形成されている半導体装置において、チャ
ネル幅方向におけるその両端部が基板方向に突出すべく
形成されたゲート電極を備え、該ゲート電極の内壁に対
応する基板界面近傍にチャネルが形成されるべくなした
ことを特徴とする。
は、絶縁膜を介して基板に設けられたゲート電極の直下
にチャネルが形成されている半導体装置において、チャ
ネル幅方向におけるその両端部が基板方向に突出すべく
形成されたゲート電極を備え、該ゲート電極の内壁に対
応する基板界面近傍にチャネルが形成されるべくなした
ことを特徴とする。
【０００８】
【作用】本発明に係る半導体装置は、ゲート電極に電圧
が加わると、基板方向に突出したゲート電極の窪んだ内
壁に対応する基板界面近傍にチャネルが形成される。従
って、チャネル幅が大であるのでソース・ドレイン間の
伝達コンダクタンスがチャネル幅に比例して大となる。
が加わると、基板方向に突出したゲート電極の窪んだ内
壁に対応する基板界面近傍にチャネルが形成される。従
って、チャネル幅が大であるのでソース・ドレイン間の
伝達コンダクタンスがチャネル幅に比例して大となる。
【０００９】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るＭＯＳトランジスタの
模式的斜視図である。図中20はトランジスタ部であっ
て、20g はゲート部、20s はソース部, 20dはドレイン
部である。
て説明する。図１は本発明に係るＭＯＳトランジスタの
模式的斜視図である。図中20はトランジスタ部であっ
て、20g はゲート部、20s はソース部, 20dはドレイン
部である。
【００１０】また図１(b) はゲート部のみの斜視図、図
１(c) はソース部又はドレイン部のみの斜視図であっ
て、図中９は絶縁膜 10,13 はポリシリコンからなる電
極である。
１(c) はソース部又はドレイン部のみの斜視図であっ
て、図中９は絶縁膜 10,13 はポリシリコンからなる電
極である。
【００１１】図２乃至図４は本発明に係るＭＯＳトラン
ジスタの製造工程を示すチャネル幅方向の断面図であっ
て、図２及び３はゲート部のみの断面図、図４はゲート
部及びソース部の断面図を示す。これらの図に基づい
て、本発明に係るＭＯＳトランジスタの製造工程を説明
する。
ジスタの製造工程を示すチャネル幅方向の断面図であっ
て、図２及び３はゲート部のみの断面図、図４はゲート
部及びソース部の断面図を示す。これらの図に基づい
て、本発明に係るＭＯＳトランジスタの製造工程を説明
する。
【００１２】Si基板１に設けたマスク材料２以外の部分
をＲＩＥ（reactive ion etching）で 0.5μｍ程度エッ
チングする（図２(a) ）。中央部にマスク材料３が残る
ようにパターニングする（図２(b) ）。パターニングさ
れたマスク材料2,3 部分以外をＲＩＥで 1.5μｍ程度の
深さまでエッチングする（図２(c) ）。
をＲＩＥ（reactive ion etching）で 0.5μｍ程度エッ
チングする（図２(a) ）。中央部にマスク材料３が残る
ようにパターニングする（図２(b) ）。パターニングさ
れたマスク材料2,3 部分以外をＲＩＥで 1.5μｍ程度の
深さまでエッチングする（図２(c) ）。
【００１３】図の右半分の窪みにレジスト4aが残るよう
にパターニングして、左側の窪みの外寄りの内壁にチャ
ネルストップ用不純物5aを注入する（図２(d) ）。次に
注入の向きを変え、左側の窪みの内寄りの内壁にしきい
値制御用不純物6aを注入する（図２(e) ）。
にパターニングして、左側の窪みの外寄りの内壁にチャ
ネルストップ用不純物5aを注入する（図２(d) ）。次に
注入の向きを変え、左側の窪みの内寄りの内壁にしきい
値制御用不純物6aを注入する（図２(e) ）。
【００１４】逆に、左半分の窪みにレジスト4bが残るよ
うにパターニングして、右半分の窪みの外寄り, 内寄り
の内壁にそれぞれチャネルストップ用不純物5b，しきい
値制御用不純物6bを注入する（図２(f) 図３(g) ）。
うにパターニングして、右半分の窪みの外寄り, 内寄り
の内壁にそれぞれチャネルストップ用不純物5b，しきい
値制御用不純物6bを注入する（図２(f) 図３(g) ）。
【００１５】レジスト７を塗布してパターニングし、マ
スク材料３を除去してしきい値制御用不純物８を注入す
る（図３(h) ）。
スク材料３を除去してしきい値制御用不純物８を注入す
る（図３(h) ）。
【００１６】レジスト７，マスク材料２をエッチング除
去して基板１に対する熱酸化を10ｎｍ程度行って絶縁膜
９を形成する（図３(i) ）。
去して基板１に対する熱酸化を10ｎｍ程度行って絶縁膜
９を形成する（図３(i) ）。
【００１７】ポリシリコン10をデポジションし、ゲート
電極として動作するように導電性を与えるために“ＰＯ
Cl3 拡散”又は“不純物のイオン注入及びアニール”等
を行う（図３(j) ）。その後、ポリシリコン10をエッチ
バックする（図３(k) ）。
電極として動作するように導電性を与えるために“ＰＯ
Cl3 拡散”又は“不純物のイオン注入及びアニール”等
を行う（図３(j) ）。その後、ポリシリコン10をエッチ
バックする（図３(k) ）。
【００１８】マスク材料11をパターニングし、マスク材
料11a,11b をマスクにして基板１を1.5 μｍ程度の深さ
までエッチングする（図４(l) (m) (n) ）。
料11a,11b をマスクにして基板１を1.5 μｍ程度の深さ
までエッチングする（図４(l) (m) (n) ）。
【００１９】ポリシリコン13をデポジションしてエッチ
バックした後、マスク材料14をパターニングしてポリシ
リコン13へ不純物イオン15を注入し、アニール後、ポリ
シリコン13からの不純物しみ出しによってソース部を製
作する（図４(o) ）。
バックした後、マスク材料14をパターニングしてポリシ
リコン13へ不純物イオン15を注入し、アニール後、ポリ
シリコン13からの不純物しみ出しによってソース部を製
作する（図４(o) ）。
【００２０】図５は本発明に係るＭＯＳトランジスタに
よるチャネル幅の増大を説明するゲート部分のチャネル
幅方向の模式的断面図である。
よるチャネル幅の増大を説明するゲート部分のチャネル
幅方向の模式的断面図である。
【００２１】従来のＭＯＳトランジスタのゲート電極で
は、絶縁膜を介したチャネル幅方向の基板との界面がほ
ぼ平坦であるので、ゲート幅はｘｙ又は（ｕｗ＋ｘｙ＋
ｚｖ）である。一方、本発明に係るＭＯＳトランジスタ
のゲート幅はｗｘｙｚとなる。
は、絶縁膜を介したチャネル幅方向の基板との界面がほ
ぼ平坦であるので、ゲート幅はｘｙ又は（ｕｗ＋ｘｙ＋
ｚｖ）である。一方、本発明に係るＭＯＳトランジスタ
のゲート幅はｗｘｙｚとなる。
【００２２】従って、例えばｗｘ，ｙｚ＝ 1.5μｍ，ｕ
ｗ，ｘｙ，ｚｖ＝ 0.5μｍとした場合、従来のＭＯＳト
ランジスタのゲート幅は 0.5μｍ（ｘｙ）〜 1.5μｍ
（ｕｗ＋ｘｙ＋ｚｖ）となる。
ｗ，ｘｙ，ｚｖ＝ 0.5μｍとした場合、従来のＭＯＳト
ランジスタのゲート幅は 0.5μｍ（ｘｙ）〜 1.5μｍ
（ｕｗ＋ｘｙ＋ｚｖ）となる。
【００２３】一方、本発明に係るＭＯＳトランジスタの
ゲート幅は 1.5＋0.5 ＋1.5 ＝ 3.5μｍとなり、従来に
比べ２倍以上のゲート幅が得られる。
ゲート幅は 1.5＋0.5 ＋1.5 ＝ 3.5μｍとなり、従来に
比べ２倍以上のゲート幅が得られる。
【００２４】
【発明の効果】以上のように、本発明に係る半導体装置
は、ゲート形状を工夫してチャネル幅を増しているの
で、半導体装置の微細化に伴う短チャネル化によるソー
ス・ドレイン間の伝達コンダクタンスの劣化を軽減する
という優れた効果を奏する。
は、ゲート形状を工夫してチャネル幅を増しているの
で、半導体装置の微細化に伴う短チャネル化によるソー
ス・ドレイン間の伝達コンダクタンスの劣化を軽減する
という優れた効果を奏する。
【図１】本発明に係るＭＯＳトランジスタの模式的斜視
図である。
図である。
【図２】本発明に係るＭＯＳトランジスタの製造工程を
示す模式的断面図である。
示す模式的断面図である。
【図３】本発明に係るＭＯＳトランジスタの製造工程を
示す模式的断面図である。
示す模式的断面図である。
【図４】本発明に係るＭＯＳトランジスタの製造工程を
示す模式的断面図である。
示す模式的断面図である。
【図５】本発明に係るＭＯＳトランジスタの模式的断面
図である。
図である。
２０ トランジスタ部 ２０ｇ ゲート部 ２０ｓ ソース部 ２０ｄ ドレイン部
Claims (1)
- 【請求項１】 絶縁膜を介して基板に設けられたゲート
電極の直下にチャネルが形成されている半導体装置にお
いて、チャネル幅方向におけるその両端部が基板方向に
突出すべく形成されたゲート電極を備え、該ゲート電極
の内壁に対応する基板界面近傍にチャネルが形成される
べくなしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004891A JPH0582785A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004891A JPH0582785A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582785A true JPH0582785A (ja) | 1993-04-02 |
Family
ID=17480802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27004891A Pending JPH0582785A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582785A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| JP2005333136A (ja) * | 2004-05-17 | 2005-12-02 | Samsung Electronics Co Ltd | 電界効果トランジスタを備える半導体素子及びその製造方法 |
| US6982770B2 (en) * | 2001-12-20 | 2006-01-03 | Lg.Philips Lcd Co., Ltd | Liquid crystal display device and driving method thereof |
| JP2007088458A (ja) * | 2005-09-09 | 2007-04-05 | Qimonda Ag | トランジスタの製造方法およびメモリデバイスの製造方法 |
-
1991
- 1991-09-20 JP JP27004891A patent/JPH0582785A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| US6982770B2 (en) * | 2001-12-20 | 2006-01-03 | Lg.Philips Lcd Co., Ltd | Liquid crystal display device and driving method thereof |
| US7589800B2 (en) | 2001-12-20 | 2009-09-15 | Lg Display Co., Ltd. | Method of driving liquid crystal display device |
| JP2005333136A (ja) * | 2004-05-17 | 2005-12-02 | Samsung Electronics Co Ltd | 電界効果トランジスタを備える半導体素子及びその製造方法 |
| JP2007088458A (ja) * | 2005-09-09 | 2007-04-05 | Qimonda Ag | トランジスタの製造方法およびメモリデバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5512771A (en) | MOS type semiconductor device having a low concentration impurity diffusion region | |
| KR100697141B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| JPH0519811B2 (ja) | ||
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
| JPH0582785A (ja) | 半導体装置 | |
| US7094694B2 (en) | Semiconductor device having MOS varactor and methods for fabricating the same | |
| JPH04264776A (ja) | 半導体装置 | |
| JPH01283956A (ja) | 半導体装置およびその製造方法 | |
| JPH08125031A (ja) | 半導体装置及びその製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS59231864A (ja) | 半導体装置 | |
| JP2003249567A (ja) | 半導体装置 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03250660A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPS63283155A (ja) | 半導体装置およびその製造方法 | |
| JP2992312B2 (ja) | 半導体装置 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS6384161A (ja) | 半導体装置の製造方法 | |
| JPH08111511A (ja) | 半導体装置の製造方法 | |
| KR20020019139A (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH06132524A (ja) | 半導体装置の製造方法 | |
| JPH02185068A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH03215971A (ja) | 相補型半導体装置の製造方法 |