JPH04264776A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の構成］
【０００２】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置に
係り、特にしきい値制御のための基板電位を与えること
のできないＭＩＳ型トランジスタのカットオフ特性の向
上に関する
係り、特にしきい値制御のための基板電位を与えること
のできないＭＩＳ型トランジスタのカットオフ特性の向
上に関する
【０００３】。
【従来の技術】半導体集積回路、なかでもＭＯＳを中心
としたＭＩＳ型半導体装置を用いた集積回路は、高集積
化の一途を辿っている。この集積化に伴い、ここで用い
られるＭＩＳ型トランジスタはサブミクロン領域まで集
積化が進んでいる。
としたＭＩＳ型半導体装置を用いた集積回路は、高集積
化の一途を辿っている。この集積化に伴い、ここで用い
られるＭＩＳ型トランジスタはサブミクロン領域まで集
積化が進んでいる。
【０００４】これは、加工技術や材料技術の発展に負う
ところが大きい。しかしデバイスの微細化は、単にデバ
イスサイズを小さくすることによって達成できるもので
はない。デバイスを小さくしていくと、デバイスサイズ
が大きいときには気にならなかった現象がクロ―ズアッ
プされてきてこれが高集積回路では重大な欠点になるか
らである。
ところが大きい。しかしデバイスの微細化は、単にデバ
イスサイズを小さくすることによって達成できるもので
はない。デバイスを小さくしていくと、デバイスサイズ
が大きいときには気にならなかった現象がクロ―ズアッ
プされてきてこれが高集積回路では重大な欠点になるか
らである。
【０００５】第１に、短チャネル効果によってソース・
ドレイン間にパンチスルーが生じ、オフ時のリーク電流
を抑制できなくなるという問題である。素子寸法が小さ
くなるとチャネル領域における電界や電位に及ぼすソ―
スおよびドレインの影響が顕著になってくる。そのため
、電界や電位の１次元近似ができなくなり、本来の２次
元あるいは３次元的な電界分布および電位分布を考える
必要がでてくる。短チャネル効果はこのような電界や電
位の２次元分布の広がりから生じてくるものである。 短チャネル効果の代表的なものはしきい値電圧Ｖｔｈの
低下である。ｎチャネル，ｐチャネルともにチャネル長
Ｌが短くなるに従って、｜Ｖｔｈ｜が減少する。これは
、チャネル長が短くなるにつれて、チャネル領域の電荷
がゲ―トだけでなく、ソ―スおよびドレイン領域の空乏
層電荷や電界および電位分布の影響を大きく受けるよう
になるためである。また、しきい値電圧の低下以外に、
ソ―ス−ドレイン間耐圧の低下も短チャネル化に伴なう
大きな問題である。チャネル長が短くなるとドレイン空
乏層がソ―スに近づいてきて、ドレイン空乏層とソ―ス
空乏層がつながってしまう。この状態ではドレイン電界
がソ―ス側にまで影響して、ソ―ス近傍の拡散電位を下
げるため、チャネルが形成されていなくてもソ―ス−ド
レイン間に電流が流れるようになる。これはパンチスル
―（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ ）と呼ばれる現象で
ある。パンチスル―が起こり始めると飽和領域でもドレ
イン電流は飽和しなくなり、ドレイン電圧の増加と共に
急増する。
ドレイン間にパンチスルーが生じ、オフ時のリーク電流
を抑制できなくなるという問題である。素子寸法が小さ
くなるとチャネル領域における電界や電位に及ぼすソ―
スおよびドレインの影響が顕著になってくる。そのため
、電界や電位の１次元近似ができなくなり、本来の２次
元あるいは３次元的な電界分布および電位分布を考える
必要がでてくる。短チャネル効果はこのような電界や電
位の２次元分布の広がりから生じてくるものである。 短チャネル効果の代表的なものはしきい値電圧Ｖｔｈの
低下である。ｎチャネル，ｐチャネルともにチャネル長
Ｌが短くなるに従って、｜Ｖｔｈ｜が減少する。これは
、チャネル長が短くなるにつれて、チャネル領域の電荷
がゲ―トだけでなく、ソ―スおよびドレイン領域の空乏
層電荷や電界および電位分布の影響を大きく受けるよう
になるためである。また、しきい値電圧の低下以外に、
ソ―ス−ドレイン間耐圧の低下も短チャネル化に伴なう
大きな問題である。チャネル長が短くなるとドレイン空
乏層がソ―スに近づいてきて、ドレイン空乏層とソ―ス
空乏層がつながってしまう。この状態ではドレイン電界
がソ―ス側にまで影響して、ソ―ス近傍の拡散電位を下
げるため、チャネルが形成されていなくてもソ―ス−ド
レイン間に電流が流れるようになる。これはパンチスル
―（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ ）と呼ばれる現象で
ある。パンチスル―が起こり始めると飽和領域でもドレ
イン電流は飽和しなくなり、ドレイン電圧の増加と共に
急増する。
【０００６】第２に、必要な電流量を確保するためには
、ゲート幅はある程度以上にとらなくてはならず、この
ことが占有面積を小さくすることへの妨げになっている
。
、ゲート幅はある程度以上にとらなくてはならず、この
ことが占有面積を小さくすることへの妨げになっている
。
【０００７】このような問題を解決するために、縦方向
にチャネルを有する縦型トランジスタが提案されている
。
にチャネルを有する縦型トランジスタが提案されている
。
【０００８】その一例を図５に示す。この縦型トランジ
スタは、半導体基板１０１の表面に形成されたｐウェル
１０２を縦横に走る溝によって形成された柱状半導体領
域１０３の側面にゲート絶縁膜１０４を介してゲート電
極１０５を形成し、チャネル領域とするとともに、この
柱状半導体領域の頂部および溝底部にｎ＋ 拡散層１０
６，１０７を形成し、これをソース・ドレイン領域とし
て用いるようにしたものである。
スタは、半導体基板１０１の表面に形成されたｐウェル
１０２を縦横に走る溝によって形成された柱状半導体領
域１０３の側面にゲート絶縁膜１０４を介してゲート電
極１０５を形成し、チャネル領域とするとともに、この
柱状半導体領域の頂部および溝底部にｎ＋ 拡散層１０
６，１０７を形成し、これをソース・ドレイン領域とし
て用いるようにしたものである。
【０００９】このような構造においては、溝を深くする
ことによって、ゲート長は占有面積を増大させることな
く大きく確保することができる。またゲート幅は柱の周
の長さいっぱいに形成できるため、小さな占有面積で大
きなゲート長を実現することができる。
ことによって、ゲート長は占有面積を増大させることな
く大きく確保することができる。またゲート幅は柱の周
の長さいっぱいに形成できるため、小さな占有面積で大
きなゲート長を実現することができる。
【００１０】
【発明が解決しようとする課題】しかしながらこのよう
な縦型トランジスタにおいても、微細化が進むに従って
あらたな問題が生じてくる。
な縦型トランジスタにおいても、微細化が進むに従って
あらたな問題が生じてくる。
【００１１】すなわち、閾値制御の問題である。
【００１２】図６（ａ） はこの縦型トランジスタの柱
の直径に沿った断面におけるエネルギ−バンド図である
。この場合、ｎチャネルトランジスタではゲート電極と
してｎ＋ 型の多結晶シリコン層が用いられている。こ
の場合ｎ＋ 型ゲート電極材とチャネル部のｐ型半導体
との仕事関数差により、図のようにチャネル表面付近の
バンドが、仕事関数差φ１ に相当する正の電圧をゲー
ト電極に印加したのと同じように曲げられる。このため
、その分閾値が低くなり、トランジスタをカットオフで
きなくなるという問題がある。φ１ はゲート電極と基
板の濃度によって決まり、 φ１ ＝（ｋＴ／ｑ）ｌｎ（ＮＤ ・ＮＡ ／ｎｉ ２
）ＮＤ ：ｎ型多結晶シリコンゲートのドナー濃度Ｎ
Ａ ：基板のアクセプタ濃度 ｎｉ ：真性キャリア密度 回路設計上、閾値を高めるために、基板のｐウェルに負
の電圧を印加する基板バイアス法が用いられているが、
微細な縦型トランジスタではこのような方法によって閾
値を制御することは困難となる。
の直径に沿った断面におけるエネルギ−バンド図である
。この場合、ｎチャネルトランジスタではゲート電極と
してｎ＋ 型の多結晶シリコン層が用いられている。こ
の場合ｎ＋ 型ゲート電極材とチャネル部のｐ型半導体
との仕事関数差により、図のようにチャネル表面付近の
バンドが、仕事関数差φ１ に相当する正の電圧をゲー
ト電極に印加したのと同じように曲げられる。このため
、その分閾値が低くなり、トランジスタをカットオフで
きなくなるという問題がある。φ１ はゲート電極と基
板の濃度によって決まり、 φ１ ＝（ｋＴ／ｑ）ｌｎ（ＮＤ ・ＮＡ ／ｎｉ ２
）ＮＤ ：ｎ型多結晶シリコンゲートのドナー濃度Ｎ
Ａ ：基板のアクセプタ濃度 ｎｉ ：真性キャリア密度 回路設計上、閾値を高めるために、基板のｐウェルに負
の電圧を印加する基板バイアス法が用いられているが、
微細な縦型トランジスタではこのような方法によって閾
値を制御することは困難となる。
【００１３】それは、次のような理由からである。
【００１４】微細化に伴い、柱の径が小さくなるため、
図７に示すように、溝底部の拡散層から延びる空乏層が
互いに接触し、柱状半導体層領域をその下の半導体領域
から電気的に分離する状態、あるいはさらに柱の径が小
さくなり、溝底部の拡散層同志が互いに接する状態とな
る。このため、基板バイアスを印加しても、空乏層の延
びのためにチャネル領域と電気的に分離されているため
、チャネルに対するバイアス効果はなくなってしまう。 この場合図６（ｂ） に示すように基板全大敵に電位が
上がってしまい、さらにカットオフが困難となることが
考えられる。
図７に示すように、溝底部の拡散層から延びる空乏層が
互いに接触し、柱状半導体層領域をその下の半導体領域
から電気的に分離する状態、あるいはさらに柱の径が小
さくなり、溝底部の拡散層同志が互いに接する状態とな
る。このため、基板バイアスを印加しても、空乏層の延
びのためにチャネル領域と電気的に分離されているため
、チャネルに対するバイアス効果はなくなってしまう。 この場合図６（ｂ） に示すように基板全大敵に電位が
上がってしまい、さらにカットオフが困難となることが
考えられる。
【００１５】また、閾値を高めるためのもう１通の方法
として、チャネル部の半導体表面にｐ型の不純物を導入
するチャネルドープ法があるが、この方法も、微細化が
進むと使用できなくなる。これは次のような理由による
ものである。すなわち、微細化に伴い溝の幅も小さくな
り、溝のアスペクト比は大きくなる。このような場合、
図８に示すように斜めイオン注入の際に注入角度を大き
くとることができなくなり、チャネルドープを十分に行
うことが困難となるためである。
として、チャネル部の半導体表面にｐ型の不純物を導入
するチャネルドープ法があるが、この方法も、微細化が
進むと使用できなくなる。これは次のような理由による
ものである。すなわち、微細化に伴い溝の幅も小さくな
り、溝のアスペクト比は大きくなる。このような場合、
図８に示すように斜めイオン注入の際に注入角度を大き
くとることができなくなり、チャネルドープを十分に行
うことが困難となるためである。
【００１６】このように従来の縦型ＭＩＳトランジスタ
では、微細化に伴い、閾値制御が困難となるという問題
があった。
では、微細化に伴い、閾値制御が困難となるという問題
があった。
【００１７】本発明は、前記実情に鑑みてなされたもの
で、素子の微細化に際しても、十分な閾値制御を行うこ
とのできるトランジスタを提供することを目的とする。
で、素子の微細化に際しても、十分な閾値制御を行うこ
とのできるトランジスタを提供することを目的とする。
【００１８】
【課題を解決するための手段】そこで本発明では、ゲー
ト電極材料として、チャネル部の半導体層との仕事関数
差が閾値を高める方向に働く物質を用いるようにしてい
る。
ト電極材料として、チャネル部の半導体層との仕事関数
差が閾値を高める方向に働く物質を用いるようにしてい
る。
【００１９】
【作用】本発明によれば、ゲート電極材料を、基板に対
する仕事関数差が閾値を高める方向に働くようにしてい
るため、微細化に際して、基板にバイアスを印加できな
くても、トランジスタのカットオフ時のリーク電流を低
減することができる。
する仕事関数差が閾値を高める方向に働くようにしてい
るため、微細化に際して、基板にバイアスを印加できな
くても、トランジスタのカットオフ時のリーク電流を低
減することができる。
【００２０】例えば、ｎチャネルトランジスタの場合、
ゲート電極をｐ＋ 多結晶シリコンなどで構成するよう
にすれば、図３にエネルギ−バンド図を示すように、ゲ
ート電極材料とチャネル部半導体層の仕事関数差が閾値
を高めるように働くため、微細化に際しても、トランジ
スタのカットオフ時のリーク電流を低減することができ
る。このとき基板表面の電位はφ２ だけゲート電極に
負の電圧を印加したのと同様に曲げられる。あるいは全
体的に下げることができる。よって良好なカットオフを
行うことが可能となる。
ゲート電極をｐ＋ 多結晶シリコンなどで構成するよう
にすれば、図３にエネルギ−バンド図を示すように、ゲ
ート電極材料とチャネル部半導体層の仕事関数差が閾値
を高めるように働くため、微細化に際しても、トランジ
スタのカットオフ時のリーク電流を低減することができ
る。このとき基板表面の電位はφ２ だけゲート電極に
負の電圧を印加したのと同様に曲げられる。あるいは全
体的に下げることができる。よって良好なカットオフを
行うことが可能となる。
【００２１】
φ２ ＝（−ｋＴ／ｑ）ｌｎ（ＮＡＳ／ＮＡＧ）ＮＡＧ
：ｎ型多結晶シリコンゲートのアクセプタ濃度ＮＡＳ：
基板のアクセプタ濃度
：ｎ型多結晶シリコンゲートのアクセプタ濃度ＮＡＳ：
基板のアクセプタ濃度
【００２２】
【実施例】以下本発明の実施例を説明する。
【００２３】実施例１
図１（ａ） 乃至（ｃ） は、本発明実施例の縦型ＭＯ
Ｓトランジスタを示す平面図およびそのＡ―Ａ´断面図
である。
Ｓトランジスタを示す平面図およびそのＡ―Ａ´断面図
である。
【００２４】このトランジスタは、ｎチャネル縦型ＭＯ
Ｓトランジスタのゲート電極にｐ＋ 型多結晶シリコン
層を用いたことを特徴とするものである。
Ｓトランジスタのゲート電極にｐ＋ 型多結晶シリコン
層を用いたことを特徴とするものである。
【００２５】このトランジスタでは、ｎ型シリコン基板
１の表面に形成されたｐウェル２を縦横に走る溝によっ
て形成された２つの柱状半導体領域３の側面をチャネル
領域とする２つの縦型トランジスタを形成しこれを並列
接続して用いている。すなわち２つの柱状半導体領域３
の側面にゲート絶縁膜４を介してｐ＋ 型多結晶シリコ
ン層からなるゲート電極５を一体的に形成し、チャネル
領域とするとともに、この柱状半導体領域の頂部および
溝底部にｎ＋ 拡散層６，７を形成し、これをソース・
ドレイン領域として用いるようにしたものである。
１の表面に形成されたｐウェル２を縦横に走る溝によっ
て形成された２つの柱状半導体領域３の側面をチャネル
領域とする２つの縦型トランジスタを形成しこれを並列
接続して用いている。すなわち２つの柱状半導体領域３
の側面にゲート絶縁膜４を介してｐ＋ 型多結晶シリコ
ン層からなるゲート電極５を一体的に形成し、チャネル
領域とするとともに、この柱状半導体領域の頂部および
溝底部にｎ＋ 拡散層６，７を形成し、これをソース・
ドレイン領域として用いるようにしたものである。
【００２６】そして溝を覆うように形成されたＰＳＧ膜
からなる層間絶縁膜８に形成されたコンタクト９を介し
て、ソースドレイン電極１０が形成されている。
からなる層間絶縁膜８に形成されたコンタクト９を介し
て、ソースドレイン電極１０が形成されている。
【００２７】次にこのトランジスタの製造工程について
説明する。
説明する。
【００２８】図２（ａ） 乃至図２（ｃ） は、この縦
型ＭＯＳトランジスタの製造工程を示す断面図である。
型ＭＯＳトランジスタの製造工程を示す断面図である。
【００２９】まず、シリコン基板１のＭＯＳトランジス
タを形成領域にｐウェル２を形成し、イオン注入によっ
て表面にｎ型拡散層７を形成した後、マスクを介して反
応性イオンエッチング（ＲＩＥ）法により、溝Ｔを形成
し、この溝Ｔにより複数の柱状突起３が配列形成された
状態を得る。次にこのマスクを残したまま表面酸化を行
い、薄い酸化シリコン膜を形成した後、減圧ＣＶＤ法で
薄い窒化シリコン膜を形成し側壁残しによって柱状突起
３の側壁を窒化シリコン膜で被覆する。この状態でイオ
ン注入を行い溝の底部にｎ型拡散層６を形成し、熱処理
により横方向拡散を行いｎ型拡散層６を横方向に広げる
ようにする。そしてＣＤＥ法により窒化シリコン膜を除
去するとともに柱状突起３の側面の酸化膜および溝形成
のためのマスクを除去する。前記窒化シリコンの側壁残
しの際に、溝底部の基板が露出している場合は軽く酸化
してそこにも薄い酸化膜を形成しておいてからＣＤＥで
窒化シリコン膜を選択的に除去する（図２（ａ） ）。
タを形成領域にｐウェル２を形成し、イオン注入によっ
て表面にｎ型拡散層７を形成した後、マスクを介して反
応性イオンエッチング（ＲＩＥ）法により、溝Ｔを形成
し、この溝Ｔにより複数の柱状突起３が配列形成された
状態を得る。次にこのマスクを残したまま表面酸化を行
い、薄い酸化シリコン膜を形成した後、減圧ＣＶＤ法で
薄い窒化シリコン膜を形成し側壁残しによって柱状突起
３の側壁を窒化シリコン膜で被覆する。この状態でイオ
ン注入を行い溝の底部にｎ型拡散層６を形成し、熱処理
により横方向拡散を行いｎ型拡散層６を横方向に広げる
ようにする。そしてＣＤＥ法により窒化シリコン膜を除
去するとともに柱状突起３の側面の酸化膜および溝形成
のためのマスクを除去する。前記窒化シリコンの側壁残
しの際に、溝底部の基板が露出している場合は軽く酸化
してそこにも薄い酸化膜を形成しておいてからＣＤＥで
窒化シリコン膜を選択的に除去する（図２（ａ） ）。
【００３０】次に、酸素雰囲気中で温度９００℃の熱酸
化を約６０分行ない、柱状突起３の側面にゲ−ト絶縁膜
４を例えば膜厚２０ｎｍ程度形成する。そしてこの後、
ボロン・ド−プのｐ＋ 多結晶シリコン膜を約２５０ｎ
ｍ堆積し、ＲＩＥ法によりエッチングして、柱状突起３
の上部および側面を覆うようににゲ−ト電極５を形成す
る（図２（ｂ） ）。
化を約６０分行ない、柱状突起３の側面にゲ−ト絶縁膜
４を例えば膜厚２０ｎｍ程度形成する。そしてこの後、
ボロン・ド−プのｐ＋ 多結晶シリコン膜を約２５０ｎ
ｍ堆積し、ＲＩＥ法によりエッチングして、柱状突起３
の上部および側面を覆うようににゲ−ト電極５を形成す
る（図２（ｂ） ）。
【００３１】その後、フォトリソグラフィおよび異方性
エッチングによりこのゲート電極５を２つの柱状突起の
外周に残すようにパターニングする。このとき狭い溝の
中にはｐ＋ 多結晶シリコンが完全に埋め込まれるよう
にする。そしてこのゲ−ト電極５の表面を熱酸化による
ＳｉＯ２ 膜で覆い、凹部に例えばＰＳＧ膜８を埋め込
んで基板全体を熱処理により平坦化する（図２（ｃ）
）。
エッチングによりこのゲート電極５を２つの柱状突起の
外周に残すようにパターニングする。このとき狭い溝の
中にはｐ＋ 多結晶シリコンが完全に埋め込まれるよう
にする。そしてこのゲ−ト電極５の表面を熱酸化による
ＳｉＯ２ 膜で覆い、凹部に例えばＰＳＧ膜８を埋め込
んで基板全体を熱処理により平坦化する（図２（ｃ）
）。
【００３２】この後、通常の写真食刻法を用いて、各柱
状突起３の上表面および溝底部のｎ＋ 拡散層７，６に
コンタクトを開口し、モリブデン膜と多結晶シリコン膜
とからなるポリサイド構造のソースドレイン電極１０を
形成し、図１に示したようなトランジスタが完成する。
状突起３の上表面および溝底部のｎ＋ 拡散層７，６に
コンタクトを開口し、モリブデン膜と多結晶シリコン膜
とからなるポリサイド構造のソースドレイン電極１０を
形成し、図１に示したようなトランジスタが完成する。
【００３３】このようにして形成されたトランジスタは
、ゲート電極５がｐ＋多結晶シリコンで構成されている
ため、図３にエネルギ−バンド図を示すように、ゲート
電極材料とチャネル部半導体層の仕事関数差が閾値を高
めるように働き、微細化に際しても、トランジスタのカ
ットオフ時のリーク電流を低減することができる。
、ゲート電極５がｐ＋多結晶シリコンで構成されている
ため、図３にエネルギ−バンド図を示すように、ゲート
電極材料とチャネル部半導体層の仕事関数差が閾値を高
めるように働き、微細化に際しても、トランジスタのカ
ットオフ時のリーク電流を低減することができる。
【００３４】なお、ゲート電極材料としてはｐ＋ 多結
晶シリコンのほか、ｎ＋ 多結晶シリコンよりも、基板
よりも真空に対する仕事関数差が小さい材料を用いるの
が望ましく、金、タングステン，モリブデン，チタン等
が考えられる。さらには、ゲート絶縁膜側のみをこのよ
うな材料で構成し、配線抵抗を低減するために、上層に
他の低抵抗体を用い複合膜としてもよい。
晶シリコンのほか、ｎ＋ 多結晶シリコンよりも、基板
よりも真空に対する仕事関数差が小さい材料を用いるの
が望ましく、金、タングステン，モリブデン，チタン等
が考えられる。さらには、ゲート絶縁膜側のみをこのよ
うな材料で構成し、配線抵抗を低減するために、上層に
他の低抵抗体を用い複合膜としてもよい。
【００３５】また、集積回路中に基板バイアスが印加さ
れたトランジスタがある場合はそのトランジスタに対し
ては通常のゲート電極材料を用いるようにし、基板に対
してフローティング状態にあるトランジスタに対しての
み、チャネル部半導体層の仕事関数差が閾値を高めるよ
うに働くゲート電極材料を用いるようにしてもよい。さ
らにまた、トランジスタの構造についても適宜変形可能
であり、図４に示すようなＳＯＩトランジスタを用いる
ようにしてもよい。図中、実施例１と同一の符号を付し
た。
れたトランジスタがある場合はそのトランジスタに対し
ては通常のゲート電極材料を用いるようにし、基板に対
してフローティング状態にあるトランジスタに対しての
み、チャネル部半導体層の仕事関数差が閾値を高めるよ
うに働くゲート電極材料を用いるようにしてもよい。さ
らにまた、トランジスタの構造についても適宜変形可能
であり、図４に示すようなＳＯＩトランジスタを用いる
ようにしてもよい。図中、実施例１と同一の符号を付し
た。
【００３６】
【発明の効果】以上説明してきたように、本発明によれ
ば、ゲート電極材料を、基板に対する仕事関数差が閾値
を高める方向に働くようにしているため、微細化に際し
ても、トランジスタのカットオフ時のリーク電流を低減
することができる。
ば、ゲート電極材料を、基板に対する仕事関数差が閾値
を高める方向に働くようにしているため、微細化に際し
ても、トランジスタのカットオフ時のリーク電流を低減
することができる。
【図１】本発明の第１の実施例のトランジスタを示す説
明図。
明図。
【図２】本発明の第１の実施例のトランジスタの製造工
程図。
程図。
【図３】本発明の第１の実施例のトランジスタのエネル
ギ−バンド図。
ギ−バンド図。
【図４】本発明の第２の実施例のトランジスタを示す図
。
。
【図５】従来例のトランジスタを示す図。
【図６】従来例のトランジスタのエネルギ−バンド図。
【図７】従来例のトランジスタを示す図。
【図８】従来例のトランジスタの製造工程の一部を示す
図。
図。
１ ｎ型シリコン基板
２ ｐウェル
３ 柱状半導体領域
４ ゲート絶縁膜
５ （ｐ＋ 型多結晶シリコン層）ゲート電極６
ｎ＋ 拡散層 ７ ｎ＋ 拡散層 ８ 層間絶縁膜 ９ コンタクト １０ ソースドレイン電極 Ｔ 溝 １０１ ｎ型シリコン基板 １０２ ｐウェル １０３ 柱状半導体領域 １０４ ゲート絶縁膜 １０５ （ｎ＋ 型多結晶シリコン層）ゲート電極１
０６ ｎ＋ 拡散層 １０７ ｎ＋ 拡散層
ｎ＋ 拡散層 ７ ｎ＋ 拡散層 ８ 層間絶縁膜 ９ コンタクト １０ ソースドレイン電極 Ｔ 溝 １０１ ｎ型シリコン基板 １０２ ｐウェル １０３ 柱状半導体領域 １０４ ゲート絶縁膜 １０５ （ｎ＋ 型多結晶シリコン層）ゲート電極１
０６ ｎ＋ 拡散層 １０７ ｎ＋ 拡散層
Claims (1)
- 【請求項１】半導体基板の基板電位と分離された１導電
型の半導体領域表面にゲート絶縁膜を介して形成された
ゲート電極と、前記半導体領域に形成された第２の導電
型のソース・ドレイン領域とを具備したＭＯＳ型トラン
ジスタにおいて、前記ゲート電極材料として、チャネル
部の半導体層との仕事関数差が閾値を高める方向に働く
ような物質を用いるようにしたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2488491A JPH04264776A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2488491A JPH04264776A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264776A true JPH04264776A (ja) | 1992-09-21 |
Family
ID=12150615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2488491A Pending JPH04264776A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264776A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763259A1 (en) * | 1995-03-31 | 1997-03-19 | SILICONIX Incorporated | Punch-through field effect transistor |
| FR2823010A1 (fr) * | 2001-04-02 | 2002-10-04 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| JP2003536241A (ja) * | 1999-03-01 | 2003-12-02 | ゼネラル セミコンダクター，インク． | ドレイン電極への低抵抗パスが上面に配設されたトレンチｄｍｏｓトランジスタ構造 |
| JP2006310838A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
| JP2007505505A (ja) * | 2004-01-10 | 2007-03-08 | エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド | パワー半導体装置およびそのための方法 |
| JP2012023305A (ja) * | 2010-07-16 | 2012-02-02 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US8569830B2 (en) | 2007-09-07 | 2013-10-29 | Elpida Memory, Inc. | Semiconductor device having vertical MOS transistor and method for manufacturing the semiconductor device |
| WO2019017326A1 (ja) * | 2017-07-19 | 2019-01-24 | グローバルウェーハズ・ジャパン株式会社 | 三次元構造体の製造方法、縦型トランジスタの製造方法、縦型トランジスタ用ウェ－ハおよび縦型トランジスタ用基板 |
-
1991
- 1991-02-19 JP JP2488491A patent/JPH04264776A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0763259A4 (en) * | 1995-03-31 | 1997-10-29 | Siliconix Inc | FIELD-EFFECT AND PERGE-AGE TRANSISTOR |
| US6069043A (en) * | 1995-03-31 | 2000-05-30 | Siliconix Incorporated | Method of making punch-through field effect transistor |
| JP2003536241A (ja) * | 1999-03-01 | 2003-12-02 | ゼネラル セミコンダクター，インク． | ドレイン電極への低抵抗パスが上面に配設されたトレンチｄｍｏｓトランジスタ構造 |
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| US7078764B2 (en) | 2001-04-02 | 2006-07-18 | Stmicroelectronics, S.A. | Method of fabricating a vertical quadruple conduction channel insulated gate transistor, and integrated circuit including this kind of transistor |
| US7898057B2 (en) | 2004-01-10 | 2011-03-01 | Hvvi Semiconductors, Inc. | Radio frequency power semiconductor device package comprising dielectric platform and shielding plate |
| US7847369B2 (en) | 2004-01-10 | 2010-12-07 | Hvvi Semiconductors, Inc. | Radio frequency power semiconductor device comprising matrix of cavities as dielectric isolation structure |
| JP2007505505A (ja) * | 2004-01-10 | 2007-03-08 | エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド | パワー半導体装置およびそのための方法 |
| US8471378B2 (en) | 2004-01-10 | 2013-06-25 | Estivation Properties Llc | Power semiconductor device and method therefor |
| US9029946B2 (en) | 2004-01-10 | 2015-05-12 | Estivation Properties Llc | Power semiconductor device and method therefor |
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| US9865590B2 (en) | 2004-01-10 | 2018-01-09 | Xenogenic Development Limited Liability Company | Power semiconductor device and method therefor |
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| US11887845B2 (en) | 2017-07-19 | 2024-01-30 | Globalwafers Japan Co., Ltd. | Method for producing three-dimensional structure, method for producing vertical transistor, vertical transistor wafer, and vertical transistor substrate |
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