JPH05251694A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH05251694A JPH05251694A JP4356278A JP35627892A JPH05251694A JP H05251694 A JPH05251694 A JP H05251694A JP 4356278 A JP4356278 A JP 4356278A JP 35627892 A JP35627892 A JP 35627892A JP H05251694 A JPH05251694 A JP H05251694A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Abstract
(57)【要約】
【目的】 改良インバースＴ型トランジスタの具体的な
装置構造と、このトランジスタを再現性よく容易に製造
する方法を提供する。 【構成】 ＳｉＯ2 膜１５上に第１のゲート電極部１６
を形成し、第２のゲート電極部１７で第１のゲート電極
部１６を選択的に覆う。この第１及び第２のゲート電極
部１６、１７をマスクにしてＳｉ基板１１を熱酸化する
ことによってＳｉＯ2 膜１５のうちでゲート電極以外の
部分１５′を厚くし、第２のゲート電極部１７とＳｉＯ
2 膜１５の膜厚を厚くした部分１５′を第３の導電体膜
で覆う。その後、第２のゲート電極部１７の側部に側壁
であるＳｉＯ2 膜２２を形成し、このＳｉＯ2 膜２２を
マスクにして第３のゲート電極部２１を形成する。そし
て、第１、第２及び第３のゲート電極部１６、１７、２
１とＳｉＯ2 膜２２とをマスクにしてＳｉ基板１１に不
純物を高濃度に導入することによってＮ+ 層１３を構成
する。
装置構造と、このトランジスタを再現性よく容易に製造
する方法を提供する。 【構成】 ＳｉＯ2 膜１５上に第１のゲート電極部１６
を形成し、第２のゲート電極部１７で第１のゲート電極
部１６を選択的に覆う。この第１及び第２のゲート電極
部１６、１７をマスクにしてＳｉ基板１１を熱酸化する
ことによってＳｉＯ2 膜１５のうちでゲート電極以外の
部分１５′を厚くし、第２のゲート電極部１７とＳｉＯ
2 膜１５の膜厚を厚くした部分１５′を第３の導電体膜
で覆う。その後、第２のゲート電極部１７の側部に側壁
であるＳｉＯ2 膜２２を形成し、このＳｉＯ2 膜２２を
マスクにして第３のゲート電極部２１を形成する。そし
て、第１、第２及び第３のゲート電極部１６、１７、２
１とＳｉＯ2 膜２２とをマスクにしてＳｉ基板１１に不
純物を高濃度に導入することによってＮ+ 層１３を構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置及
びその製造方法に関し、特に、改良インバースＴ型トラ
ンジスタ及びその製造方法に関するものである。
びその製造方法に関し、特に、改良インバースＴ型トラ
ンジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】素子の微細化に伴うホットキャリア耐性
の劣化を防止するために、図４に示すようなインバース
Ｔ型トランジスタが提案されている（例えば、「ＩＥＤ
Ｍ８６」ｐｐ７４２〜７４５）。このインバースＴ型ト
ランジスタは、Ｐ型のシリコン（Ｓｉ）基板１１の表面
に設けたＮ- 層１２とＮ+ 層１３とによる二重層でソー
ス及びドレインが形成され、Ｎ- 層１２がチャネル領域
に面している点ではＬＤＤ構造のトランジスタと共通し
ているが、ゲート電極である多結晶シリコン膜１４とＮ
- 層１２上とのオーバーラップ量がより大きい点でＬＤ
Ｄ構造のトランジスタと相違している。
の劣化を防止するために、図４に示すようなインバース
Ｔ型トランジスタが提案されている（例えば、「ＩＥＤ
Ｍ８６」ｐｐ７４２〜７４５）。このインバースＴ型ト
ランジスタは、Ｐ型のシリコン（Ｓｉ）基板１１の表面
に設けたＮ- 層１２とＮ+ 層１３とによる二重層でソー
ス及びドレインが形成され、Ｎ- 層１２がチャネル領域
に面している点ではＬＤＤ構造のトランジスタと共通し
ているが、ゲート電極である多結晶シリコン膜１４とＮ
- 層１２上とのオーバーラップ量がより大きい点でＬＤ
Ｄ構造のトランジスタと相違している。
【０００３】このような構造にしたのは、ゲート酸化膜
であるＳｉＯ2 膜１５のうちでＮ-層１２上の部分にト
ラップされた電子によって電流駆動能力が早期に劣化す
るのを防止するためである。ところが、このインバース
Ｔ型トランジスタは、ＬＤＤ構造のトランジスタに比べ
てゲート電極とドレインとのオーバラップ容量が大きい
ので、回路の動作が遅くなるという問題があった
であるＳｉＯ2 膜１５のうちでＮ-層１２上の部分にト
ラップされた電子によって電流駆動能力が早期に劣化す
るのを防止するためである。ところが、このインバース
Ｔ型トランジスタは、ＬＤＤ構造のトランジスタに比べ
てゲート電極とドレインとのオーバラップ容量が大きい
ので、回路の動作が遅くなるという問題があった
【０００４】そこで、これを改善するために、図５に示
すような改良インバースＴ型トランジスタが提案されて
いる（例えば、平成２年秋季第５１回応用物理学会学術
講演会予稿集ｐｐ５７５ ２６ｐ−Ｇ−５「インバース
Ｔ型トランジスタのゲート・オーバラップ容量の低減
化」）。この改良インバースＴ型トランジスタでは、Ｓ
ｉＯ2 膜１５のうちでＮ- 層１２上の部分の膜厚が厚い
ので、ゲート電極とドレインとのオーバラップ容量がイ
ンバースＴ型トランジスタに比べて小さい。
すような改良インバースＴ型トランジスタが提案されて
いる（例えば、平成２年秋季第５１回応用物理学会学術
講演会予稿集ｐｐ５７５ ２６ｐ−Ｇ−５「インバース
Ｔ型トランジスタのゲート・オーバラップ容量の低減
化」）。この改良インバースＴ型トランジスタでは、Ｓ
ｉＯ2 膜１５のうちでＮ- 層１２上の部分の膜厚が厚い
ので、ゲート電極とドレインとのオーバラップ容量がイ
ンバースＴ型トランジスタに比べて小さい。
【０００５】
【発明が解決しようとする課題】ところが、上記の文献
からも明らかなように、改良インバースＴ型トランジス
タについては、現時点では具体的な装置構造、製造方法
が示されておらず、シミュレーションによって検討され
るに止まっている。
からも明らかなように、改良インバースＴ型トランジス
タについては、現時点では具体的な装置構造、製造方法
が示されておらず、シミュレーションによって検討され
るに止まっている。
【０００６】そこで、本発明の第一の目的は、製造の容
易な改良インバースＴ型トランジスタの具体的な装置構
造を提供することである。
易な改良インバースＴ型トランジスタの具体的な装置構
造を提供することである。
【０００７】本発明の第二の目的は、改良インバースＴ
型トランジスタを再現性よく製造することができる製造
方法を提供することである。
型トランジスタを再現性よく製造することができる製造
方法を提供することである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、第１導電型の半導体基板上にゲー
ト絶縁膜を介してゲート電極を有するＭＯＳ型半導体装
置は、前記半導体基板上に形成されゲート絶縁膜を構成
する第１の絶縁膜と、この第１の絶縁膜上に形成された
第１のゲート電極と、前記半導体基板上にあって前記第
１の絶縁膜に隣接して設けられ、上記第１の絶縁膜より
も厚い第２の絶縁膜と、この第２の絶縁膜の一部及び上
記第１のゲート電極を覆って構成された第２のゲート電
極とを備えている。また、本発明において、前記第２の
ゲート電極は、前記第１のゲート電極の側壁及び上面を
覆う金属膜と、この金属膜の側壁と前記第２の絶縁膜の
一部を覆う多結晶シリコン膜とを有するのが望ましい。
また、前記多結晶シリコン膜の下部に対応する前記半導
体基板の活性領域上に、低濃度の第２導電型のソース・
ドレイン電極をさらに有することが望ましい。また、前
記第２の絶縁膜の下部に対応する前記半導体基板の活性
領域上に、前記低濃度の第２導電型のソース・ドレイン
電極に連続する高濃度の第２導電型のソース・ドレイン
電極をさらに有するのが望ましい。また、前記多結晶シ
リコン膜によって構成されるゲート電極の側壁及び上部
壁にはＳｉＯ2 膜を更に備えているのが望ましい。ま
た、前記高濃度の第２導電型のソース・ドレイン電極に
それらの情報から電気的に接続する金属配線を更に有す
るのが望ましい。また、前記金属膜はタングステンを含
んで構成されることが望ましい。
ために、本発明では、第１導電型の半導体基板上にゲー
ト絶縁膜を介してゲート電極を有するＭＯＳ型半導体装
置は、前記半導体基板上に形成されゲート絶縁膜を構成
する第１の絶縁膜と、この第１の絶縁膜上に形成された
第１のゲート電極と、前記半導体基板上にあって前記第
１の絶縁膜に隣接して設けられ、上記第１の絶縁膜より
も厚い第２の絶縁膜と、この第２の絶縁膜の一部及び上
記第１のゲート電極を覆って構成された第２のゲート電
極とを備えている。また、本発明において、前記第２の
ゲート電極は、前記第１のゲート電極の側壁及び上面を
覆う金属膜と、この金属膜の側壁と前記第２の絶縁膜の
一部を覆う多結晶シリコン膜とを有するのが望ましい。
また、前記多結晶シリコン膜の下部に対応する前記半導
体基板の活性領域上に、低濃度の第２導電型のソース・
ドレイン電極をさらに有することが望ましい。また、前
記第２の絶縁膜の下部に対応する前記半導体基板の活性
領域上に、前記低濃度の第２導電型のソース・ドレイン
電極に連続する高濃度の第２導電型のソース・ドレイン
電極をさらに有するのが望ましい。また、前記多結晶シ
リコン膜によって構成されるゲート電極の側壁及び上部
壁にはＳｉＯ2 膜を更に備えているのが望ましい。ま
た、前記高濃度の第２導電型のソース・ドレイン電極に
それらの情報から電気的に接続する金属配線を更に有す
るのが望ましい。また、前記金属膜はタングステンを含
んで構成されることが望ましい。
【０００９】また、本発明によるＭＯＳ型半導体装置の
製造方法では、半導体基板上のゲート酸化膜上に第１の
導電体膜から成る第１のゲート電極部を形成し、第２の
導電体膜から成る第２のゲート電極部で前記第１のゲー
ト電極部を選択的に覆い、前記第１及び第２のゲート電
極部をマスクにして前記半導体基板に不純物を相対的に
低濃度に導入することによって、低濃度不純物層を形成
し、前記第１及び第２のゲート電極部をマスクにして前
記半導体基板を熱酸化することによって、前記ゲート酸
化膜のうちで前記第１及び第２のゲート電極部下以外の
部分の膜厚を厚くし、前記第２のゲート電極部と前記ゲ
ート酸化膜のうちで膜厚を厚くした部分とを第３の導電
体膜で覆い、前記第２のゲート電極部の側部に絶縁膜か
ら成る側壁を形成し、前記側壁をマスクにして前記第３
の導電体膜をエッチングすることによって、この第３の
導電体膜から成る第３のゲート電極部を形成し、前記第
１、第２及び第３のゲート電極部と前記側壁とをマスク
にして前記半導体基板に不純物を相対的に高濃度に導入
することによって、高濃度不純物層を形成する。
製造方法では、半導体基板上のゲート酸化膜上に第１の
導電体膜から成る第１のゲート電極部を形成し、第２の
導電体膜から成る第２のゲート電極部で前記第１のゲー
ト電極部を選択的に覆い、前記第１及び第２のゲート電
極部をマスクにして前記半導体基板に不純物を相対的に
低濃度に導入することによって、低濃度不純物層を形成
し、前記第１及び第２のゲート電極部をマスクにして前
記半導体基板を熱酸化することによって、前記ゲート酸
化膜のうちで前記第１及び第２のゲート電極部下以外の
部分の膜厚を厚くし、前記第２のゲート電極部と前記ゲ
ート酸化膜のうちで膜厚を厚くした部分とを第３の導電
体膜で覆い、前記第２のゲート電極部の側部に絶縁膜か
ら成る側壁を形成し、前記側壁をマスクにして前記第３
の導電体膜をエッチングすることによって、この第３の
導電体膜から成る第３のゲート電極部を形成し、前記第
１、第２及び第３のゲート電極部と前記側壁とをマスク
にして前記半導体基板に不純物を相対的に高濃度に導入
することによって、高濃度不純物層を形成する。
【００１０】
【作用】本発明のＭＯＳ型半導体装置においては、第１
のゲート電極及び第２のゲート電極全体でゲート電極が
構成され、第２のゲート電極のうちでＳｉＯ2 膜等の絶
縁膜から成る側壁下の部分はゲート酸化膜のうちで膜厚
を厚くした部分上に形成されている。また、膜厚を厚く
したゲート酸化膜に接している第２のゲート電極下の半
導体基板に低濃度不純物層が形成され、その外側に高濃
度不純物層が形成されている。従って、これらのゲート
電極とゲート酸化膜と不純物層とによって改良インバー
スＴ型トランジスタが構成されている。
のゲート電極及び第２のゲート電極全体でゲート電極が
構成され、第２のゲート電極のうちでＳｉＯ2 膜等の絶
縁膜から成る側壁下の部分はゲート酸化膜のうちで膜厚
を厚くした部分上に形成されている。また、膜厚を厚く
したゲート酸化膜に接している第２のゲート電極下の半
導体基板に低濃度不純物層が形成され、その外側に高濃
度不純物層が形成されている。従って、これらのゲート
電極とゲート酸化膜と不純物層とによって改良インバー
スＴ型トランジスタが構成されている。
【００１１】また、本発明のＭＯＳ型半導体装置の製造
方法によれば、ゲート酸化膜のうちで第１及び第２のゲ
ート電極部下以外の部分の膜厚を厚くする際に第１及び
第２のゲート電極部自体をマスクにしているので、ゲー
ト酸化膜のうちの所望部分の膜厚を厚くすることを自己
整合的に行うことができる。しかも、低抵抗化された半
導体膜等の第１の導電体膜から成る第１のゲート電極部
を金属膜等の第２の導電体膜から成る第２のゲート電極
部で選択的に覆っているので、ゲート酸化膜のうちの所
望部分の膜厚を厚くする際に第１のゲート電極部が酸化
されるのを第２のゲート電極部で防止することができ
る。
方法によれば、ゲート酸化膜のうちで第１及び第２のゲ
ート電極部下以外の部分の膜厚を厚くする際に第１及び
第２のゲート電極部自体をマスクにしているので、ゲー
ト酸化膜のうちの所望部分の膜厚を厚くすることを自己
整合的に行うことができる。しかも、低抵抗化された半
導体膜等の第１の導電体膜から成る第１のゲート電極部
を金属膜等の第２の導電体膜から成る第２のゲート電極
部で選択的に覆っているので、ゲート酸化膜のうちの所
望部分の膜厚を厚くする際に第１のゲート電極部が酸化
されるのを第２のゲート電極部で防止することができ
る。
【００１２】
【実施例】以下、本発明をＮチャネルの改良インバース
Ｔ型トランジスタに適用した実施例を図１〜図３を参照
して説明する。
Ｔ型トランジスタに適用した実施例を図１〜図３を参照
して説明する。
【００１３】図１はＮチャネルの改良インバースＴ型ト
ランジスタの構造を示す側断面図である。図１におい
て、ゲート酸化膜であるＳｉＯ2 膜１５上に高濃度に不
純物が導入されている多結晶シリコン膜からなる第１の
ゲート電極部１６を形成し、第２の導電体膜からなる第
２のゲート電極部１７により第１のゲート電極部１６を
選択的に覆う。
ランジスタの構造を示す側断面図である。図１におい
て、ゲート酸化膜であるＳｉＯ2 膜１５上に高濃度に不
純物が導入されている多結晶シリコン膜からなる第１の
ゲート電極部１６を形成し、第２の導電体膜からなる第
２のゲート電極部１７により第１のゲート電極部１６を
選択的に覆う。
【００１４】この第１のゲート電極部１６及び第２のゲ
ート電極部１７をマスクにしてＳｉ基板１１を熱酸化す
ることによってＳｉＯ2 膜１５のうちでゲート電極以外
の部分１５′を厚くし、第２のゲート電極部１７とＳｉ
Ｏ2 膜１５のうちで膜厚を厚くした部分１５′を第３の
導電体膜で覆う。
ート電極部１７をマスクにしてＳｉ基板１１を熱酸化す
ることによってＳｉＯ2 膜１５のうちでゲート電極以外
の部分１５′を厚くし、第２のゲート電極部１７とＳｉ
Ｏ2 膜１５のうちで膜厚を厚くした部分１５′を第３の
導電体膜で覆う。
【００１５】その後、第２のゲート電極１７の側部にＳ
ｉＯ2 膜２２からなる側壁を形成し、この側壁をマスク
にして第３のゲート電極部２１を形成する。そして、第
１、第２及び第３のゲート電極１６、１７、２１とＳｉ
Ｏ2 膜２２からなる側壁とをマスクにしてＳｉ基板１１
に不純物であるＡｓ+ ２３を相対的に高濃度に導入する
ことによって高濃度不純物層であるＮ+ 層１３を形成す
る。
ｉＯ2 膜２２からなる側壁を形成し、この側壁をマスク
にして第３のゲート電極部２１を形成する。そして、第
１、第２及び第３のゲート電極１６、１７、２１とＳｉ
Ｏ2 膜２２からなる側壁とをマスクにしてＳｉ基板１１
に不純物であるＡｓ+ ２３を相対的に高濃度に導入する
ことによって高濃度不純物層であるＮ+ 層１３を形成す
る。
【００１６】以下、図１に示したＮチャネルの改良イン
バースＴ型トランジスタの製造方法を適用した本発明の
一実施例を、図２及び図３を参照しながら説明する。
バースＴ型トランジスタの製造方法を適用した本発明の
一実施例を、図２及び図３を参照しながら説明する。
【００１７】まず、図２（ａ）に示すように、Ｐ型のＳ
ｉ基板１１の表面を熱酸化することによって、ゲート酸
化膜である７０〜１５０Å程度の膜厚のＳｉＯ2 膜１５
をＳｉ基板１１の素子活性領域の表面に形成する。そし
て、ＳｉＯ2 膜１５上に１０００〜４０００Å程度の膜
厚の多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ、リン
（Ｐ）等のＮ型の不純物を気相拡散法等によってこの多
結晶Ｓｉ膜上に高濃度に導入することにより、第１の導
電体膜を形成する。
ｉ基板１１の表面を熱酸化することによって、ゲート酸
化膜である７０〜１５０Å程度の膜厚のＳｉＯ2 膜１５
をＳｉ基板１１の素子活性領域の表面に形成する。そし
て、ＳｉＯ2 膜１５上に１０００〜４０００Å程度の膜
厚の多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ、リン
（Ｐ）等のＮ型の不純物を気相拡散法等によってこの多
結晶Ｓｉ膜上に高濃度に導入することにより、第１の導
電体膜を形成する。
【００１８】その後、リソグラフィによって第１の導電
体膜を例えば０．５μｍ以下の幅の線状にパターニング
し、これによって、ＳｉＯ2 膜１５上に第１のゲート電
極部１６を形成する。そして、選択ＣＶＤ法で５００〜
２０００Å程度の膜厚のタングステン（Ｗ）膜を第１の
ゲート電極部１６の表面にのみ形成して、第１のゲート
電極部１６をこのタングステン膜で覆う。このタングス
テン膜が第２のゲート電極部１７になる。その後、第２
のゲート電極部１７と第１のゲート電極部１６とをマス
クにして、Ｐ+ イオン１８を例えば３×１０13／ｃｍ2
程度のドーズ量でＳｉ基板１１に低濃度にイオン注入す
る。
体膜を例えば０．５μｍ以下の幅の線状にパターニング
し、これによって、ＳｉＯ2 膜１５上に第１のゲート電
極部１６を形成する。そして、選択ＣＶＤ法で５００〜
２０００Å程度の膜厚のタングステン（Ｗ）膜を第１の
ゲート電極部１６の表面にのみ形成して、第１のゲート
電極部１６をこのタングステン膜で覆う。このタングス
テン膜が第２のゲート電極部１７になる。その後、第２
のゲート電極部１７と第１のゲート電極部１６とをマス
クにして、Ｐ+ イオン１８を例えば３×１０13／ｃｍ2
程度のドーズ量でＳｉ基板１１に低濃度にイオン注入す
る。
【００１９】次に、第１のゲート電極部１６と第２のゲ
ート電極部１７とをマスクにしてＳｉ基板１１を熱酸化
することによって、図２（ｂ）に示すように、ＳｉＯ2
膜１５のうちで第１のゲート電極部１６と第２のゲート
電極部１７との下部以外の部分１５′の膜厚を１５０〜
４００Å程度に厚くする。また、この熱酸化の時の熱に
よって、Ｓｉ基板１１にイオン注入されていたＰ+ イオ
ン１８が拡散してＮ-層１２が形成される。
ート電極部１７とをマスクにしてＳｉ基板１１を熱酸化
することによって、図２（ｂ）に示すように、ＳｉＯ2
膜１５のうちで第１のゲート電極部１６と第２のゲート
電極部１７との下部以外の部分１５′の膜厚を１５０〜
４００Å程度に厚くする。また、この熱酸化の時の熱に
よって、Ｓｉ基板１１にイオン注入されていたＰ+ イオ
ン１８が拡散してＮ-層１２が形成される。
【００２０】次に、図２（ｃ）に示すように、３００〜
１０００Å程度の膜厚の多結晶Ｓｉ膜２１をＣＶＤ法で
全面に堆積させ、Ｐ+ 等のＮ型の不純物をイオン注入等
によってこの多結晶Ｓｉ膜２１に高濃度に導入する。そ
して、ＳｉＯ2 膜２２をＣＶＤ法で全面に堆積させ、こ
のＳｉＯ2 膜２２の全面をエッチバックすることによっ
て、図２（ｄ）に示すように、第２のゲート電極部１７
の側部にＳｉＯ2 膜２２の側壁を形成する。
１０００Å程度の膜厚の多結晶Ｓｉ膜２１をＣＶＤ法で
全面に堆積させ、Ｐ+ 等のＮ型の不純物をイオン注入等
によってこの多結晶Ｓｉ膜２１に高濃度に導入する。そ
して、ＳｉＯ2 膜２２をＣＶＤ法で全面に堆積させ、こ
のＳｉＯ2 膜２２の全面をエッチバックすることによっ
て、図２（ｄ）に示すように、第２のゲート電極部１７
の側部にＳｉＯ2 膜２２の側壁を形成する。
【００２１】次に、図２（ｅ）に示すように、ＳｉＯ2
膜２２をマスクにして上記多結晶Ｓｉ膜２１をエッチン
グする。このエッチングで残った多結晶Ｓｉ膜２１が第
３のゲート電極部２１になる。以上のようにして構成し
た第１乃至第３のゲート電極部１６、１７、２１の全体
でゲート電極を構成する。その後、これら第１乃至第３
のゲート電極部１６、１７、２１とＳｉＯ2 膜２２とを
マスクにして、ヒ素イオン（Ａｓ+ ）２３を例えば５×
１０15／ｃｍ2 程度のドーズ量でＳｉ基板１１に高濃度
にイオン注入する。そして、このイオン注入したＡｓ+
２３をアニールで拡散させて、Ｎ+ 層１３を形成する。
膜２２をマスクにして上記多結晶Ｓｉ膜２１をエッチン
グする。このエッチングで残った多結晶Ｓｉ膜２１が第
３のゲート電極部２１になる。以上のようにして構成し
た第１乃至第３のゲート電極部１６、１７、２１の全体
でゲート電極を構成する。その後、これら第１乃至第３
のゲート電極部１６、１７、２１とＳｉＯ2 膜２２とを
マスクにして、ヒ素イオン（Ａｓ+ ）２３を例えば５×
１０15／ｃｍ2 程度のドーズ量でＳｉ基板１１に高濃度
にイオン注入する。そして、このイオン注入したＡｓ+
２３をアニールで拡散させて、Ｎ+ 層１３を形成する。
【００２２】以上の工程により、改良インバースＴ型ト
ランジスタの主要部分が形成できる。この後、配線用電
極形成を以下に示す工程に従って行う。
ランジスタの主要部分が形成できる。この後、配線用電
極形成を以下に示す工程に従って行う。
【００２３】まず、図３（ａ）に示すように、例えばホ
ウ素とリンを含んだ酸化膜からなる層間絶縁膜２４を例
えば６０００Å程度の膜厚で減圧ＣＶＤ法により形成す
る。その後、図３（ｂ）に示すように、リソグラフィに
よりコンタクト形成部分の層間絶縁膜２４を開口して開
口部２５を形成する。
ウ素とリンを含んだ酸化膜からなる層間絶縁膜２４を例
えば６０００Å程度の膜厚で減圧ＣＶＤ法により形成す
る。その後、図３（ｂ）に示すように、リソグラフィに
よりコンタクト形成部分の層間絶縁膜２４を開口して開
口部２５を形成する。
【００２４】次に、図３（ｃ）に示すように、例えばス
パッタリング法により、アルミニウムを主原料とする配
線用金属薄膜２６を形成する。その後、図３（ｄ）に示
すように、配線用金属薄膜２６を加工することにより配
線２６′を形成する。そして、図１に示すように、窒化
シリコン膜からなる保護膜２７を形成して、本発明の実
施例におけるＭＯＳ型トランジスタが形成される。
パッタリング法により、アルミニウムを主原料とする配
線用金属薄膜２６を形成する。その後、図３（ｄ）に示
すように、配線用金属薄膜２６を加工することにより配
線２６′を形成する。そして、図１に示すように、窒化
シリコン膜からなる保護膜２７を形成して、本発明の実
施例におけるＭＯＳ型トランジスタが形成される。
【００２５】
【発明の効果】本発明によるＭＯＳ型半導体装置によれ
ば、第１のゲート電極及び第２のゲート電極全体でゲー
ト電極が構成され、第２のゲート電極のうちでＳｉＯ2
膜等の絶縁膜から成る側壁下の部分はゲート酸化膜のう
ちで膜厚を厚くした部分上に形成されており、また、膜
厚を厚くしたゲート酸化膜に接している第２のゲート電
極下の半導体基板に低濃度不純物層が形成され、その外
側に高濃度不純物層が形成されているので、これらのゲ
ート電極とゲート酸化膜と不純物層とによって具体的な
構造を有する改良インバースＴ型トランジスタを提供す
ることができる。
ば、第１のゲート電極及び第２のゲート電極全体でゲー
ト電極が構成され、第２のゲート電極のうちでＳｉＯ2
膜等の絶縁膜から成る側壁下の部分はゲート酸化膜のう
ちで膜厚を厚くした部分上に形成されており、また、膜
厚を厚くしたゲート酸化膜に接している第２のゲート電
極下の半導体基板に低濃度不純物層が形成され、その外
側に高濃度不純物層が形成されているので、これらのゲ
ート電極とゲート酸化膜と不純物層とによって具体的な
構造を有する改良インバースＴ型トランジスタを提供す
ることができる。
【００２６】本発明によるＭＯＳ型半導体装置の製造方
法では、ゲート酸化膜のうちで第１及び第２のゲート電
極部下以外の部分の膜厚を厚くすることを自己整合的に
行うことができ、しかもその際に第１のゲート電極部が
酸化されるのを第２のゲート電極部で防止するように構
成することができるので、改良インバースＴ型トランジ
スタを再現性よく製造することができる。
法では、ゲート酸化膜のうちで第１及び第２のゲート電
極部下以外の部分の膜厚を厚くすることを自己整合的に
行うことができ、しかもその際に第１のゲート電極部が
酸化されるのを第２のゲート電極部で防止するように構
成することができるので、改良インバースＴ型トランジ
スタを再現性よく製造することができる。
【図１】本発明の一実施例であるインバースＴ型トラン
ジスタの構造を示す側断面図である。
ジスタの構造を示す側断面図である。
【図２】図１に示すトランジスタの製造方法の一実施例
を製造工程順に示す側断面図である。
を製造工程順に示す側断面図である。
【図３】図１に示すトランジスタの製造方法の一実施例
を製造工程順に示す側断面図である。
を製造工程順に示す側断面図である。
【図４】従来のインバースＴ型トランジスタの模式的な
側断面図である。
側断面図である。
【図５】改良インバースＴ型トランジスタの模式的な側
断面図である。
断面図である。
１１ Ｓｉ基板 １２ Ｎ- 層 １３ Ｎ+ 層 １５ ＳｉＯ2 膜 １６ 第１のゲート電極部 １７ 第２のゲート電極部 ２１ 多結晶Ｓｉ膜 ２２ ＳｉＯ2 膜
Claims (8)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を介してゲート電極を有するＭＯＳ型半導体装置であ
って、 前記半導体基板上に形成されゲート絶縁膜を構成する第
１の絶縁膜と、 この第１の絶縁膜上に形成された第１のゲート電極と、 前記半導体基板上にあって前記第１の絶縁膜に隣接して
設けられ、上記第１の絶縁膜よりも厚い第２の絶縁膜
と、 この第２の絶縁膜の一部及び上記第１のゲート電極を覆
って構成された第２のゲート電極とを備えたことを特徴
とするＭＯＳ型半導体装置。 - 【請求項２】 前記第２のゲート電極は、前記第１のゲ
ート電極の側壁及び上面を覆う金属膜と、この金属膜の
側壁と前記第２の絶縁膜の一部を覆う多結晶シリコン膜
とを有することを特徴とする請求項１記載のＭＯＳ型半
導体装置。 - 【請求項３】 前記多結晶シリコン膜の下部に対応する
前記半導体基板の活性領域上に、低濃度の第２導電型の
ソース・ドレイン電極をさらに有することを特徴とする
請求項２記載のＭＯＳ型半導体装置。 - 【請求項４】 前記第２の絶縁膜の下部に対応する前記
半導体基板の活性領域上に、前記低濃度の第２導電型の
ソース・ドレイン電極に連続する高濃度の第２導電型の
ソース・ドレイン電極をさらに有することを特徴とする
請求項３記載のＭＯＳ型半導体装置。 - 【請求項５】 前記多結晶シリコン膜によって構成され
るゲート電極の側壁及び上部壁にはＳｉＯ2 膜を更に備
えていることを特徴とする請求項１記載のＭＯＳ型半導
体装置。 - 【請求項６】 前記高濃度の第２導電型のソース・ドレ
イン電極にそれらの情報から電気的に接続する金属配線
を更に有することを特徴とする請求項４記載のＭＯＳ型
半導体装置。 - 【請求項７】 前記金属膜はタングステンを含んで構成
されることを特徴とする請求項２記載のＭＯＳ型半導体
装置。 - 【請求項８】 半導体基板上のゲート酸化膜上に第１の
導電体膜から成る第１のゲート電極部を形成し、 第２の導電体膜から成る第２のゲート電極部で前記第１
のゲート電極部を選択的に覆い、 前記第１及び第２のゲート電極部をマスクにして前記半
導体基板に不純物を相対的に低濃度に導入することによ
って、低濃度不純物層を形成し、 前記第１及び第２のゲート電極部をマスクにして前記半
導体基板を熱酸化することによって、前記ゲート酸化膜
のうちで前記第１及び第２のゲート電極部下以外の部分
の膜厚を厚くし、 前記第２のゲート電極部と前記ゲート酸化膜のうちで膜
厚を厚くした部分とを第３の導電体膜で覆い、 前記第２のゲート電極部の側部に絶縁膜から成る側壁を
形成し、 前記側壁をマスクにして前記第３の導電体膜をエッチン
グすることによって、この第３の導電体膜から成る第３
のゲート電極部を形成し、 前記第１、第２及び第３のゲート電極部と前記側壁とを
マスクにして前記半導体基板に不純物を相対的に高濃度
に導入することによって、高濃度不純物層を形成するＭ
ＯＳ型半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-355792 | 1991-12-20 | ||
| JP35579291 | 1991-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251694A true JPH05251694A (ja) | 1993-09-28 |
Family
ID=18445773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4356278A Withdrawn JPH05251694A (ja) | 1991-12-20 | 1992-12-21 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371391A (ja) |
| JP (1) | JPH05251694A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| US6229155B1 (en) * | 1998-05-29 | 2001-05-08 | International Business Machines Corporation | Semiconductor and method of fabricating |
| KR101038310B1 (ko) * | 2004-07-20 | 2011-06-01 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 스페이서 형성방법 |
Families Citing this family (7)
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|---|---|---|---|---|
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US6236086B1 (en) * | 1998-04-20 | 2001-05-22 | Macronix International Co., Ltd. | ESD protection with buried diffusion |
| US6097070A (en) * | 1999-02-16 | 2000-08-01 | International Business Machines Corporation | MOSFET structure and process for low gate induced drain leakage (GILD) |
| DE10056873B4 (de) * | 2000-11-16 | 2010-06-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand |
| US6888198B1 (en) * | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
| JP2003086810A (ja) * | 2001-09-11 | 2003-03-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6909145B2 (en) * | 2002-09-23 | 2005-06-21 | International Business Machines Corporation | Metal spacer gate for CMOS FET |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2926874A1 (de) * | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| JPH0666326B2 (ja) * | 1987-03-17 | 1994-08-24 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPH022134A (ja) * | 1988-06-15 | 1990-01-08 | Toshiba Corp | 絶縁ゲート型トランジスタ |
| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
-
1992
- 1992-12-21 US US07/992,829 patent/US5371391A/en not_active Expired - Fee Related
- 1992-12-21 JP JP4356278A patent/JPH05251694A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| US6229155B1 (en) * | 1998-05-29 | 2001-05-08 | International Business Machines Corporation | Semiconductor and method of fabricating |
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Also Published As
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|---|---|
| US5371391A (en) | 1994-12-06 |
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|---|---|---|---|
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