DE10056873B4 - Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand - Google Patents

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Abstract

Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors, wobei das Verfahren umfasst:
Bereitstellen eines Substrats (201) und Definieren eines aktiven Gebiets dann;
Bilden einer Gateisolierschicht (203) über dem aktiven Gebiet;
Bilden eines ersten Bereiches (207) einer Gateelektrode (242), der ein erstes Gateelektrodenmaterial und Seitenwände mit einem freiliegenden oberen Bereich (240) aufweist;
Bilden eines Erweiterungsbereichs (223) der Gateelektrode (242) ausschließlich auf dem freiliegenden oberen Bereich (240) der Seitenwände des ersten Bereiches (207), wobei der Erweiterungsbereich ein Silizium aufweisendes zweites Gateelektrodenmaterial aufweist; und
Bilden einer Schicht (213) mit verringertem elektrischen Widerstand an der Oberseitenfläche (243) des ersten Bereiches (207) und des Erweiterungsbereichs der Gateelektrode (242).

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Feldeffekttransistoren und integrierte Schaltungen und betrifft insbesondere einen Feldeffekttransistor (FET) mit einer Gateelektrode mit verringertem Gatewiderstand und ein Verfahren zur Herstellung desselben.
  • 2. Beschreibung des Standes der Technik
  • Der Produktionsprozess integrierter Schaltungen (ICs) beinhaltet die Herstellung zahlreicher Halbleiterbauteile, etwa Feldeffekttransistoren mit isoliertem Gate, auf einem einzelnen Substrat. Um eine erhöhte Integrationsdichte und ein verbessertes Leistungsverhalten der Feldeffekttransistoren, beispielsweise hinsichtlich der Signalverarbeitungszeit und der Leistungsaufnahme zu erhalten, werden die Strukturgrößen der Feldeffekttransistoren ständig verringert. Im Allgemeinen liefert das Verkleinern der Strukturgrollen, etwa der Gatelänge des Feldeffekttransistors eine Reihe von Vorteilen, beispielsweise eine hohe Packungsdichte und kleine Anstiegs- und Abfallzeiten während des Schaltens der Transistoren aufgrund der verringerten Gatelänge und damit einer verringerten Kanallänge. Das Verkleinern der Gatelänge des FETs unterhalb einer gewissen Größe kann jedoch zu Nachteilen führen, die bewirken, dass die durch die reduzierte Gatelänge erreichten Vorteile aufgewogen werden, z. B. steigt der Widerstand der Gateelektrode mit der verringerten Gatelänge bei Abnehmen der Gatelänge an. Als Folge kann eine Verzögerung der an die Gateelektrode zum Steuern des Kanals angelegten Spannung beobachtet werden. Insbesondere in modernen Schaltungen mit äußerst hoher Packungsdichte wird die Gatelänge auf 100 Nanometer und darunter geschrumpft, so dass der verfügbare Gatequerschnitt zum Übertragen der an die Gateelektrode angelegten Spannung nicht ausreicht, um die Signalübermittlung mit hoher Geschwindigkeit sicherzustellen, die zum Erhalten der kurzen Schaltzeiten moderner integrierter Schaltungen, etwa von Mikroprozessoren, die mit Taktfrequenzen von 1 Gigahertz und mehr betrieben werden, notwendig sind.
  • Um die mit den ständig kleiner werdenden Merkmalsgrößen moderner integrierter Schaltungen mit äußerst hoher Packungsdichte involvierten Probleme deutlich aufzuzeigen, wird ein typischer Prozessablauf nach dem Stand der Technik mit Bezug zu den 1a bis 1d, in denen die bei der Bildung der Gateelektrode beteiligten Probleme erläutert werden, beschrieben. Wie der Fachmann leicht erkennt, sind die den typischen Prozessablauf nach dem Stand der Technik und das typische Bauteil nach dem Stand der Technik darstellenden Figuren lediglich von schematischer Natur, und Übergänge und Grenzen, die als scharfe Linien dargestellt sind, müssen nicht als scharfe Übergänge in echten Bauteilen ausgebildet sein. Ferner bezieht sich die Beschreibung des typischen Prozesses und Bauteils nach dem Stand der Technik auf Herstellungsverfahren, ohne dass typische Prozessparameterwerte, die für diese Verfahren verwendet werden, spezifiziert werden, da einzelne Prozessschritte entsprechend angepasst werden können, um spezielle Designanforderungen zu erfüllen. Ferner werden lediglich die relevanten Schritte und Merkmale des Transistorbauteils in den Figuren dargestellt.
  • In 1a ist eine schematische Querschnittsansicht eines Feldeffekttransistors dargestellt, der entsprechend einem typischen CMOS-Prozess hergestellt ist. In 1a ist ein Feldeffekttransistor 110 schematisch in einem Herstellungsstadium vor dem Strukturieren einer Gateelektrode gezeigt. In einem Siliciumsubstrat 101 definieren Flachgrabenisolationen 102 ein aktives Gebiet 106. Eine Gateisolierschicht 103 trennt eine Polysiliciumschicht 104 von dem aktiven Gebiet 106. Auf der Polysiliciumschicht 104 ist eine Fotolackschicht 105 strukturiert.
  • Die Ausbildung der in 1a dargestellten Struktur kann durch die folgenden Verfahrensschritte erreicht werden. Nach dem Definieren des aktiven Gebiets 106 durch Bilden der Flachgabenisolationen 102 wird die Gateisolierschicht 103 thermisch auf dem Substrat aufgewachsen. Anschließend wird eine polykristalline Silicium(Polysilicium)-Schicht 104 über der Gateisolierschicht 103 abgeschieden. Anschließend wird eine Fotolackschicht auf der Polysiliciumschicht 104 abgeschieden und mittels Fotolithografie unter Anwendung einer Belichtung im tiefen Ultraviolettbereich strukturiert, um die strukturierte Fotolackschicht 105 zu erhalten.
  • 1b zeigt eine schematische Querschnittsansicht des Feldeffekttransistors 100 aus 1a in einem fortgeschrittenen Herstellungsstadium. In 1b ist eine Gateelektrode 107 über dem aktiven Gebiet 106 gebildet und ist davon durch die Gateisolierschicht 103 getrennt. Die Gateelektrode 107 wurde aus der Polysiliciumschicht 104 durch anisotropes Ätzen unter Verwendung der Fotolackschicht 105 als Maske gebildet. Eine seitliche Ausdehnung der Gateelektrode 107 in einer Transistorlängendimension, die durch die Pfeile 108 und 109 gekennzeichnet und ebenfalls als die Gatelänge bezeichnet wird, wird durch den Lithografieschritt und durch einen anschließenden Ätzschrumpfungsvorgang, der zur weiteren Verringerung der Gatelänge durchgeführt wird, bestimmt. Eine Gatehöhe, die durch den Pfeil 110 gekennzeichnet ist, ist durch die Dicke der Polysiliciumschicht 104 bestimmt. Entsprechend diesem typischen Prozess nach dem Stand der Technik ist die Gatelänge an der Oberseite 120 der Gateelektrode 107, wie dies durch den Pfeil 109 gekennzeichnet ist, im Wesentlichen gleich der Gatelänge am Fuß bzw. der Unterseite 141 der Gateelektrode 107, wie dies durch den Pfeil 108 dargestellt ist.
  • Wie aus der 1b zu sehen ist, ist der Querschnitt der Gateelektrode 107 im Wesentlichen von rechteckiger Form und der für einen Ladungsträgertransport verfügbare effektive Querschnitt verkleinert sich, wenn die Gatelänge verringert wird. Ferner wird die Gatespannung zur Steuerung des Kanals, der in dem aktiven Gebiet 106 ausgebildet wird, durch Kontaktbereiche angelegt, die außerhalb des aktiven Gebiets in der Transistorbreitendimension sind, die die Dimension ist, die sich entlang einer Senkrechten zur Zeichenebene aus 1b erstreckt. Daher ist der effektive Schichtwiderstand der Gateelektrode von der Gatelänge an der Oberseite 120 der Gateelektrode 107 abhängig und insbesondere erhöht sich der Gatewiderstand, wenn die Gateelektrode kleiner wird.
  • 1c zeigt schematisch einen Querschnitt des endgültigen Feldeffekttransistors 100. In dem aktiven Gebiet 106 sind Drain- und Sourcegebiete 111 ausgebildet und in der Transistorlängendimension durch einen Kanal 114 getrennt. Seitenwandabstandselemente 112 sind an den Seitenwänden der Gateelektrode 107 ausgebildet und erstrecken sich entlang der Transistorbreitendimension. An den Oberflächen des Draingebiets des Sourcegebiets und der Gateelektrode sind Bereiche 113 aus Material mit einem verringerten elektrischen Widerstand, beispielsweise aus Kobaltsilicid, ausgebildet.
  • Die Bereiche 113 mit verringertem elektrischen Widerstand über der Gateelektrode 107, sind ebenfalls im Wesentlichen von rechteckiger Form und weist daher einen Gatebereich, der zum Ladungsträgertransport verfügbar ist, d. h. einen Querschnitt, auf, der klein ist, insbesondere, wenn die Gatelänge auf Abmessungen von 100 Nanometer und darunter geschrumpft wird. Da die Dicke der Polysiliciumschicht 104 und damit die Höhe der Gateelektrode 107 auf ca. 150 nm (1500 Å) bis 200 nm (2000 Å) wegen der Stabilität der Gateelektrode, dem Polysiliciumabtrag und dergleichen beschränkt ist, weist der Transistor 100 einen höheren Gatewiderstand auf, wenn die Gatelänge verringert wird, wodurch die Leistungseigenschaft des Transistors signifikant verschlechtert wird.
  • Die Patentschrift US 6 046 105 offenbart ein Verfahren zum Bilden von Siliciden auf der Oberseite und den oberen Seitenwandbereichen einer Gateelektrode. In einer Ausführungsform werden Metallabstandselemente im oberen Bereich der Seitenwände der Geteelektrode gebildet, um in diesem Bereich eine danach abgeschiedene Metallschicht zu verstärken, aus der anschließend in Verbindung mit dem Silicium der Gateelektrode ein Silicid gebildet wird.
  • Die Patentschrift US 5 998 273 offenbart eine Gateelektrode, die eine freigelegte obere Oberfläche und freigelegte obere Bereiche der Seitenwände aufweist. Auf den freigelegten Bereichen der Gateelektrode werden epitaxial Siliciumbereiche aufgewachsen.
  • Angesichts der obigen Probleme gibt es einen Bedarf für ein Feldeffekttransistorbauteil mit einem verringerten Gatewiderstand und für ein Verfahren zur Herstellung der Gateelektrode mit verringertem Gatewiderstand.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Die Aufgabe der vorliegenden Erfindung wird durch das Verfahren des Anspruches 1 gelöst.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfasst ein nach dem Verfahren des Anspruches 1 hergestellter Transistor ein Substrat, ein in dem Substrat definiertes aktives Gebiet, eine über dem aktiven Gebiet ausgebildete Gateisolierschicht und eine Gateelektrode, die über der Gateisolierschicht gebildet ist. Die Gateelektrode umfasst einen mittleren Bereich, der über dem aktiven Gebiet angeordnet ist, wobei der mittlere Bereich eine Gatelänge und eine Gatehöhe aufweist. Eine Querschnittsfläche in einer E bene, die durch die Gatelänge und die Gatehöhe des mittleren Bereichs definiert ist, übersteigt einen Wert, der durch Multiplizieren der Gatelänge mit der Gatehöhe erhalten wird.
  • In der üblichen Weise wird hierin die Gatelänge als die seitliche Ausdehnung der Unterseite des mittleren Bereichs der Gateelektrode definiert. Der mittlere Bereich kennzeichnet jenen Teil der Gateelektrode, der über dem Kanalgebiet zum Steuern der Leitfähigkeit des Kanals angeordnet ist. Die Gatehöhe ist als die Ausdehnung der Gateelektrode senkrecht zu der Oberfläche des aktiven Gebiets definiert, auf der die Gateisolierschicht gebildet ist. Folglich umfasst erfindungsgemäß die Gateelektrode einen mittleren Bereich, der verkleinert werden kann, um die Designanforderungen zu erfüllen, so dass eine verringerte Kanallänge verwirklicht werden kann, wobei die Querschnittsfläche im Vergleich zu einem Bauteil nach dem Stand der Technik mit einem im Wesentlichen recht eckigen Querschnitt vergrößert ist. Folglich ist der effektive Gatewiderstand verringert und das Bauteilverhalten hinsichtlich beispielsweise der Signalverzögerung ist deutlich verbessert.
  • Ein unterer Teil des mittleren Bereichs kann so ausgebildet sein, dass dessen laterale Ausdehnung, d. h. dessen Längendimension, entlang der Gatehöhendimension im Wesentlichen gleichförmig ist, d. h. der Querschnitt ist im Wesentlichen rechteckförmig, und die seitliche Ausdehnung stimmt im Wesentlichen mit der Gatelänge überein. Somit wird ein „stufenartiger” Übergang von dem unteren Teil zu einem oberen Teil des mittleren Bereichs der Gateelektrode bereit gestellt. Die seitliche Ausdehnung des oberen Teils der Gateelektrode an diesem Übergang ist deutlich größer als die Gatelänge. Dieser „T-förmige” Querschnitt des mittleren Bereichs der Gateelektrode liefert eine vergrößerte Querschnittsfläche und damit ist der effektive Gatewiderstand deutlich verringert. Ferner ist erfindungsgemäß die obere Oberfläche der Gateelektrode ebenfalls vergrößert und führt zu einem verringerten Gateschichtwiderstand der Gateelektrode, was wiederum zu einem verbesserten Signalübertragungsverhalten der Gateelektrode beiträgt. Ferner ist auf Grund eines vergrößerten Oberflächenbereichs ein Bereich mit verringertem elektrischem Widerstand ebenfalls vergrößert und damit wird der effektive elektrische Widerstand unabhängig von der Gatelänge weiter verringert.
  • Gemäß weiteren Ausführungsformen wird ein Verfahren zur Herstellung eines Feldeffekttransistors mit einem verbesserten Signalverhalten bereit gestellt, wobei das Verfahren umfasst: Bereitstellen eines Substrats und Ausbilden eines aktiven Gebiets darauf, Ausbilden einer Gateisolierschicht über dem aktiven Gebiet, Abscheiden eines ersten Gateelektrodenmaterials mit einer ersten Dicke und Strukturieren eines ersten Teils der Gateelektrode, wobei der erste Bereich eine Höhe aufweist, die im Wesentlichen gleich der ersten Dicke ist. Ferner umfasst das Verfahren das Abscheiden einer Isolierschicht mit einer Dicke, die durch die erste Dicke bestimmt ist, Einebnen der Isolierschicht, um eine Oberfläche des ersten Bereichs freizulegen, selektives Entfernen von Material der eingeebneten Isolierschicht, um die Dicke der Isolierschicht zu verringern bis eine vordefinierte Justierdicke erhalten wird, um teilweise Seitenwände des ersten Bereichs freizulegen, Abscheiden einer zweiten Gateelektrodenmaterialschicht über der Isolierschicht und dem ersten Bereich, und anisotropes Ätzen der zweiten Gateelektrodenmaterialschicht, um eine Gateelektrode einschließlich des ersten Bereichs und eines Erweiterungsbereichs zu bilden, der sich seitlich über den ersten Bereich hinaus erstreckt, wobei eine Querschnittsform des Erweiterungsbereichs durch die Justierdicke bestimmt ist.
  • Entsprechend dem erfindungsgemäßen Verfahren wird die Gateelektrode in zwei Schritten geformt, wobei der erste Schritt die endgültige Gatelänge des Transistors bestimmt und der zweite Schritt den Erweiterungsbereich bereitstellt, um den Querschnitt der Gateelektrode deutlich zu vergrößern. Ferner erlaubt das Verfahren eine Querschnittsform der Gateelektrode durch Justieren der Dicke der Isolierschicht zu definieren, so dass die resultierende Querschnittsfläche der Gateelektrode zuverlässig und reproduzierbar erhalten werden kann, da die beim Ausbilden und Strukturieren der Isolierschicht beteiligten Abscheide- und Ätzprozesse gut steuerbar sind.
  • Gemäß weiteren Ausführungsformen der vorliegenden Erfindung umfasst der Vorgang des selektiven Entfernens von Material der Isolierschicht das Verwenden einer langsamen chemischen Ätzlösung, die äußerst selektiv zur ersten Gateelektrodenmaterialschicht ist. Alternativ kann das selektive Entfernen der Gateisolierschicht das Ausbilden einer oder mehrerer Ätzstopschichten auf dem mittleren Bereich vor der Abscheidung der Isolierschicht umfassen. Somit kann das Verfahren in einfacher Weise in einen standardmäßigen Prozessablauf eingegliedert werden, um damit die Effizienz und die Kosteneffektivität des Herstellungsprozess zu sichern. Ferner benötigt erfindungsgemäß die Gateelektrode mit einem Erweiterungsbereich mit vergrößerter seitlicher Ausdehnung keine kostenintensive Fotolithographie und erfordert damit keine zusätzlichen Justierschritte. Diese Eigenschaft wird ebenfalls als ein „selbstjustierender” Prozess bezeichnet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Ausführungsformen der vorliegenden Erfindung werden detaillierter mit der folgenden detaillierten Beschreibung mit Bezug zu den begleitenden Zeichnungen erläutert; es zeigen:
  • 1a einen schematischen Querschnitt eines typischen Feldeffekttransistors nach dem Stand der Technik bei einem anfänglichen Herstellungsstadium;
  • 1b eine schematische Querschnittsansicht des Bauteils aus 1a mit einer im Wesentlichen rechteckförmigen polykristallinen Gateelektrode;
  • 1c schematisch einen Querschnitt des endgültigen Transistorbauteils;
  • 2a schematisch einen Querschnitt eines Bereichs eines Feldeffekttransistors in einem frühen Herstellungsstadium entsprechend der vorliegenden Erfindung;
  • 2b bis 2h schematische Querschnittsansichten des Feldeffekttransistors aus 2a in einem fortgeschrittenen Herstellungsstadium; und
  • 3a bis 3c schematische Querschnittsansichten, die einen zusätzlichen Prozessschritt zum Verbessern des Einstellens der Dicke der Isolierschicht erläutern.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 2a zeigt eine schematische Querschnittsansicht eines Feldeffekttransistors 200 zu einem frühen Herstellungsstadium in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. In 2a sind eine Gateisolierschicht 203 und ein erster Bereich 207 einer Gateelektrode über einem Substrat 201, das ein Halbleitersubstrat etwa Silizium sein kann, ausgebildet. Wie zuvor erwähnt wurde, ist lediglich der mittlere Bereich der Gateelektrode, der für das Steuern eines Kanals maßgeblich ist, in den Figuren dargestellt. Anschließend werden leicht dotierte Drain- und Sourcegebiete gebildet. Die leicht dotierten Drain- und Sourcegebiete 211 sind von einander hinsichtlich der Transistorlängendimension, die als die horizontale Richtung in 2a definiert ist, durch einen Kanal 214 getrennt. Der erste Bereich 207 einer zu bildenden Gateelektrode ist über dem Kanal 214 angeordnet und ist elektrisch davon durch die Gateisolierschicht 203 isoliert.
  • Das Bilden der in 2a dargestellten Struktur kann erreicht werden, indem die Gateisolierschicht 203 und die Schicht, aus der der erste Bereich 207 einer Gateelektrode gebildet werden, unter Verwendung bekannter Fotolithographie- und Ätztechniken abgeschieden und strukturiert werden. Der erste Bereich 207 umfasst ein erstes Gateelektrodenmaterial, das in einer anschaulichen Ausführungsform eine polykristalline Silizium-(Polysilizium)Schicht einer Dicke von 0,1 μm bis 0,25 μm umfasst. Nach der Bildung des ersten Bereichs 207 werden die leicht dotierten Drain- und Sourcegebiete 211 mittels einer Ionenimplantation und einem anschließenden Wärmebehandlungsschritt gebildet.
  • 2b zeigt schematisch eine Querschnittsansicht des Feldeffekttransistors 200 in einem fortgeschrittenen Herstellungsstadium. 2b zeigt die in 2a dargestellte Struktur mit einer Isolierschicht 220, die durch chemische Dampfabscheidung (CVD) über dem ersten Bereich 207 und den leicht dotierten Drain- und Sourcegebieten 211 abgeschieden ist. In einer Ausführungsform wird die Dicke der Isolierschicht 220 so eingestellt, um näherungsweise mit der Dicke des ersten Bereichs 207 überein zu stimmen, obwohl dies nicht erforderlich ist. In einem anschaulichen Beispiel wird die Dicke der Isolierschicht 220 so eingestellt, um ein Einebnen der Struktur mittels CMP zu ermöglichen. Die Dicke würde für gewöhnlich die Dicke des ersten Bereichs 207 überschreiten oder zumindest damit übereinstimmen. Die Dicke der Isolierschicht 220 hängt beispielsweise von dem Verarbeitungswerkzeug und dem Schleifmittel ab, das in dem an schließenden CMP Schritt verwendet wird. Eine geeignete Dicke der Isolierschicht für den anschließenden CMP Vorgang kann vom Fachmann in einfacher Weise bestimmt werden. Die Isolierschicht 220 umfasst vorzugsweise Siliziumdioxyd oder Siliziumnitrid, aber es kann auch jedes andere geeignete dialektrische Material verwendet werden.
  • 2c zeigt schematisch einen Querschnitt des Feldeffekttransistors 200 in einem weiter fortgeschrittenen Herstellungsstadium. In 2c ist die Oberfläche der Struktur eingeebnet, um somit die Oberseitenfläche 221 des ersten Bereichs 207 freizulegen. Das Einebnen der Oberfläche wird durch einen chemisch mechanischen (CMP)-Schritt erreicht.
  • 2d zeigt schematisch eine Querschnittsansicht des Feldeffekttransistors 200, wobei die Dicke der Isolierschicht 220 reduziert ist. Folglich ist ein Bereich der Seitenwände 240 des ersten Bereichs 207 zu einem vordefinierten Grade freigelegt, wie dies durch den Pfeil 222 gekennzeichnet ist. Das Verringern der Dicke der Isolierschicht 220 kann durch einen chemischen Ätzschritt erreicht werden, der eine hohe Selektivität zwischen dem Material der Isolierschicht 220 und dem ersten Gateelektrodenmaterial, das zur Bildung des ersten Bereichs 207 verwendet wird, aufweist. Mit „hoher Selektivität” ist gemeint, dass die Ätzrate der Isolierschicht 220 deutlich höher ist als die Ätzrate des ersten Gateelektrodenmaterials. Die endgültige Dicke der Isolierschicht 220 und damit die Höhe der nicht freigelegten Oberflächen der Seitenwände 240 des ersten Bereichs 207 definieren die Querschnittform eines unteren Bereichs 207A einer endgültigen noch zu bildenden Gateelektrode 242 (siehe 2f). Der untere Bereich 207A ist näherungsweise durch die gestrichelte, in 2d gekennzeichnete Linie definiert. Die Dicke der Isolierschicht 220 kann beispielsweise durch eine äußerst selektive, sehr langsame chemische Ätzlösung, wie dies im Stand der Technik bekannt ist, gesteuert werden. Weitere Verfahren zum Steuern der endgültigen Dicke der Isolierschicht 220 werden im Folgenden mit Bezug zu den 3a bis 3c beschrieben.
  • 2e zeigt schematisch eine Querschnittsansicht des Feldeffekttransistors 200 in einem weiter fortgeschrittenen Herstellungsstadium. Zu der in 2d dargestellten Struktur ist ferner eine Schicht aus einem zweiten Gateelektrodenmaterial 204, etwa polykristallinem Silizium, über dem ersten Bereich 207 und der Isolierschicht 220 abgeschieden.
  • 2f zeigt schematisch eine Querschnittsansicht des Transistorbauteils 200, das ferner einen Erweiterungsbereich 223 umfasst, der an den freigelegten Oberflächen der Seitenwände 240 des ersten Bereichs 207 ausgebildet ist, so dass eine vollständige Gateelektrode 242 erhalten wird, wobei lediglich der mittlere Bereich der Gateelektrode 242 gezeigt ist, ohne den Teil der Gateelektrode darzustellen, der außerhalb des aktiven Gebiets gebildet ist. Die Gateelektrode 242 besitzt einen oberen Bereich 2078 mit einer seitlichen Ausdehnung, die durch den Pfeil 224 gekennzeichnet ist, und die größer ist als die seitliche Ausdehnung des unteren Bereichs 207A und des Fußbereichs 241 der Gateelektrode, der näherungsweise die Gatelänge des Transistorbauteils 200 definiert. Die Erweiterungsbereiche 223 werden durch einen anisotropen Ätzschritt des zweiten Gateelektrodenmaterials 204, etwa einem Ionenreaktionsätzschritt, wie aus dem standardmäßigen Seitenwandabstandselementprozessieren bekannt ist, gebildet.
  • Wie aus 2f zu erkennen ist, besitzt entsprechend dieser Ausführungsform der untere Bereich 207A der Gateelektrode 242 eine im Wesentlichen gleichförmige laterale Ausdehnung, d. h. eine im Wesentlichen gleichförmige Gatelänge, bis hinauf zu einer Höhe, die durch die Dicke der Isolierschicht 220 definiert ist. Auf Grund der Erweiterungsbereiche 223 weist die laterale Ausdehnung des oberen Bereichs 207B der vollständigen Gateelektrode 242 einen Durchschnittswert entlang der Höhenrichtung der vollständigen Gateelektrode 242 auf, der größer als die effektive Gatelänge der lateralen Ausdehnung des Fußes 241 des unteren Bereichs 207A ist. Folglich ist der wirksame Querschnitt der vollständigen Gateelektrode 242 im Vergleich zu einem Bauteil nach dem Stand der Technik signifikant vergrößert, und daher ist der Gatewiderstand und damit die Ausbreitungsverzögerung eines Gatesignals deutlich verringert. In einer anschaulichen Ausführungsform reicht die seitliche Ausdehnung 224 des oberen Bereichs 207B der Gateelektrode von näherungsweise 40 bis 200 nm, wobei gegenwärtige Fotolithographietechnologien und Verfahren angewendet werden, und wobei eine Gatelänge des ersten Bereichs 207 im Bereich von 35 nm bis 100 nm angenommen werden, die einen typischen Wert für eine fortgeschrittene 0.1 μm bis 0.18 μm Technologie darstellt. Somit ist in dieser anschaulichen Ausführungsform die laterale Ausdehnung 224 des oberen Bereichs 207B der Gateelektrode 242 ungefähr 5 bis 100 Prozent größer als die laterale Ausdehnung des unteren Bereichs 207B der Gateelektrode 242.
  • 2g zeigt schematisch einen Querschnitt des Feldeffekttransistors 200 in einem weiter fortgeschrittenen Herstellungsstadium. Drain- und Sourcegebiete 210 sind in dem leicht dotierten Drain- und Sourcegebieten 211 benachbart zu der Gateelektrode 242 gebildet, die den oberen Bereich 207B einschließlich des Erweiterungsbereichs 223, und den unteren Bereich 207A einschließlich der isolierenden Seitenwandabstandselemente 220A, die aus der verbleibenden Isolierschicht 220 bestehen, umfasst. Das heißt, die Seitenwandabstandselemente 220A sind zwischen den Erweiterungsbereichen 223 und dem Substrat 201 angeordnet. Um die in 2g dargestellte Struktur zu erhalten, wird die Isolierschicht 220 anisotrop geätzt und es wird eine Ionenimplantation ausgeführt, um die Drain- und Sourcegebiete 210 zu schaffen.
  • 2h zeigt schematisch das Transistorbauteil 200 im letzten Herstellungsstadium. An der Oberseitenfläche 243 der Gateelektrode 242 ist eine Schicht 213 mit verringertem elektrischem Widerstand gebildet. In dem vorliegenden Beispiel ist die Schicht 213 mit verringertem elektrischen Widerstand entsprechend dem standardmäßigen CMOS Prozess eine Kobaltsilizidschicht. Auf Grund der vergrößerten Oberfläche der „T-förmigen” Gateelektrode 242 und auf Grund der vergrößerten Querschnittsfläche der Gateelektrode sind der Gateschichtwiderstand sowie der effektive Gatewiderstand im Vergleich zu einer typischen Gateelektrode nach dem Stand der Technik signifikant reduziert. Eine typische Gateelektrode nach dem Stand der Technik unter Verwendung eines standardmäßigen Kobaltsilizids würde einen Schichtwiderstand von 8 bis 9 Ohm pro Quadrat ergeben. Das „T-förmige Gate” führt typischerweise zu einem verringerten Schichtwiderstand von 4 bis 6 Ohm pro Quadrat abhängig von der seitlichen Ausdehnung der Gateelektrode.
  • Der reduzierte Gateelektrodenwiderstand ergibt eine geringere Gateverzögerung und damit eine geringere RC-Konstante der Gateelektrode, wodurch eine höhere Betriebsgeschwindigkeit des Transistorbauteils ermöglicht wird.
  • Ferner sollte erwähnt werden, dass in der vorliegenden Ausführungsform das erste Gateelektrodenmaterial, d. h. das erste Bereich 207, und das zweite Gateelektrodenmaterial polykristallines Silizium sind. Es ist jedoch möglich, zwei verschiedene Materialien für den ersten Bereich 207 und die Erweiterungsbereiche 223 zu verwenden.
  • Obwohl die vorliegende Erfindung mit Bezug zu einem Siliziumsubstrat beschrieben ist, erkennt der Fachmann leicht, dass ein beliebiges geeignetes Substrat verwendet werden kann. Beispielsweise ist die vorliegende Erfindung auf ein SOI-Bauteil (Silizium-Auf-Isolator) oder auf einen anderen FET, der auf einem beliebigen geeigneten Halbleitersubstrat oder isolierendem Substrat gebildet ist, anwendbar.
  • Mit Bezug zu den 3a bis 3c wird ein zusätzliches Verfahren zur Verbesserung der Dickenkontrolle der Isolierschicht 220 beschrieben.
  • 3a zeigt schematisch einen Querschnitt des Transistorbauteils 200 während des Herstellungsstadiums vor der Abscheidung der Isolierschicht 220. In 3a sind die Seitenwände 240 und die Oberseitenfläche 221 des ersten Bereichs 207, sowie die Oberfläche des Substrats von einer Ätzstoppschicht 230 bedeckt, die ein thermisch gewachsenes Siliziumdioxyd aufweisen kann.
  • 3b zeigt das Bauteil aus 3a, wobei die Isolierschicht 220 den ersten Bereich 207 und die leicht dotierten Drain- und Sourcegebiete 211 bedeckt. Durch Bereitstellen der Ätzstopschicht 230, die eine hohe Selektivität zu dem Material der Isolierschicht 220 während eines nachfolgenden Ätzschrittes aufweist, kann die endgültige Dicke der Isolierschicht 220 genau eingestellt werden. In dem vorliegenden Beispiel umfasst die Isolierschicht 220 Siliziumnitrid und somit kann Siliziumnitrid selektiv zu dem polykristallinen Siliziummaterial des ersten Bereichs 207 und dem Siliziumdioxyd der Ätzstopschicht 230 geätzt werden. Nach dem Polieren der Isolierschicht 220 und dem oben beschriebenen selektiven Ätzschritt wird das thermische Oxyd der Ätzstopschicht 230 an dem freigelegten Seitenwandbereich des ersten Bereichs 207 für die nachfolgende Ausbildung des Erweiterungsbereichs 223 entfernt.
  • 3c zeigt schematisch einen Querschnitt des Bauteils, das erhalten wird, nachdem die Verfahrensschritte, wie sie mit Bezug zu den 3a und 3b beschrieben wurden, ausgeführt worden sind. Die Erweiterungsbereiche 223 sind an den Seitenwänden 240 des ersten Bereichs 207, die nicht von der Ätzstopschicht 230 bedeckt sind, gebildet. Wie in der zuvor beschriebenen Ausführungsform ist die Querschnittsform der Gateelektrode durch die endgültige Dicke der Isolierschicht 220 definiert.
  • Es sollte erwähnt werden, dass andere Ätzstopverfahren zum Definieren der endgültigen Dicke der Isolierschicht 220 anwendbar sind. Beispielsweise können Kombinationen unterschiedlicher Isolierschichten als die Isolierschicht 220 und unterschiedliche Ätzschemata entsprechend dem Stapel aus Isolierschichten verwendet werden. Ferner kann die Ätzstopschicht 230 durch Ionenimplantation gebildet werden, um die erforderlichen Ätzstopeigenschaften an entsprechenden Oberflächenbereichen der Struktur bereitzustellen.

Claims (24)

  1. Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors, wobei das Verfahren umfasst: Bereitstellen eines Substrats (201) und Definieren eines aktiven Gebiets dann; Bilden einer Gateisolierschicht (203) über dem aktiven Gebiet; Bilden eines ersten Bereiches (207) einer Gateelektrode (242), der ein erstes Gateelektrodenmaterial und Seitenwände mit einem freiliegenden oberen Bereich (240) aufweist; Bilden eines Erweiterungsbereichs (223) der Gateelektrode (242) ausschließlich auf dem freiliegenden oberen Bereich (240) der Seitenwände des ersten Bereiches (207), wobei der Erweiterungsbereich ein Silizium aufweisendes zweites Gateelektrodenmaterial aufweist; und Bilden einer Schicht (213) mit verringertem elektrischen Widerstand an der Oberseitenfläche (243) des ersten Bereiches (207) und des Erweiterungsbereichs der Gateelektrode (242).
  2. Verfahren nach Anspruch 1, wobei die Gateelektrode eine Gatelänge von 100 Nanometer oder kleiner aufweist.
  3. Verfahren nach Anspruch 1, wobei ein unterer Teil der Seitenwände zumindest teilweise durch thermisch gewachsenes Siliziumdioxyd bedeckt ist.
  4. Verfahren nach Anspruch 1, wobei die Gateelektrode (242) polykristallines Silizium und ein Metall umfasst.
  5. Verfahren nach Anspruch 1, wobei ein oberer Bereich der Gateelektrode (242) ein Metall umfasst.
  6. Verfahren nach Anspruch 1, wobei das Substrat (201) ein Halbleitersubstrat ist.
  7. Verfahren nach Anspruch 1, wobei das Substrat (201) ein isolierendes Substrat (201) ist und das aktive Gebiet in einer über dem isolierenden Substrat (201) abgeschiedenen Halbleiterschicht gebildet ist.
  8. Verfahren nach Anspruch 1, wobei: Bilden eines ersten Bereiches (207) einer Gateelektrode (242), der Seitenwände mit einem freiliegenden oberen Bereich (240) aufweist, umfasst: Abscheiden einer ersten Gateelektrodenmaterialschicht, die das erste Gateelektrodenmaterial aufweist, mit einer ersten Dicke und Strukturieren eines ersten Bereichs einer Gateelektrode, wobei der erste Bereich eine Höhe aufweist; Abscheiden einer Isolierschicht mit einer Dicke, die durch die erste Dicke bestimmt ist; Einebnen der Isolierschicht, um eine Oberfläche des ersten Bereichs freizulegen; und Selektives Entfernen von Material auf der eingeebneten Isolierschicht, um die Dicke der Isolierschicht zu verringern bis eine vorbestimmte Justierdicke erhalten ist, um teilweise Seitenwände des ersten Bereichs freizulegen; und wobei Bilden eines Erweiterungsbereichs (223) der Gateelektrode (242) ausschließlich auf dem freiliegenden oberen Bereich (240) umfasst: Abscheiden einer zweiten Gateelektrodenmaterialschicht, die das zweite Gateelektrodenmaterial aufweist, über der Isolierschicht und dem ersten Bereich; und Anisotropes Ätzen der zweiten Gateelektrodenmaterialschicht, um eine Gateelektrode einschließlich des ersten Bereichs und eines Erweiterungsbereichs, der sich seitlich über den ersten Bereich hinauserstreckt, zu bilden, wobei eine Querschnittsform des Erweiterungsbereichs durch die Justierdicke bestimmt ist.
  9. Verfahren nach Anspruch 8, wobei die erste Gateelektrodenmaterialschicht und die zweite Gateelektrodenmaterialschicht polykristallines Silizium aufweisen.
  10. Verfahren nach Anspruch 9, wobei das Bilden der Schicht (213) das Abscheiden einer Metallschicht über der Gateelektrode und das Einleiten einer chemischen Reaktion der Metallschicht und des polykristallinen Siliziums umfasst.
  11. Verfahren nach Anspruch 8, wobei die erste Dicke im Bereich von 0,1 μm bis 0,25 μm liegt.
  12. Verfahren nach Anspruch 8, wobei die Isolierschicht Siliziumdioxyd und/oder Siliziumnitrid umfasst.
  13. Verfahren nach Anspruch 8, wobei das selektive Entfernen von Material der Isolierschicht Anwenden einer langsamen chemischen Ätzlösung umfasst, die hoch selektiv zu der ersten Gateelektrodenmaterialschicht ist.
  14. Verfahren nach Anspruch 8, wobei das selektive Entfernen von Material der Isolierschicht das Ausbilden einer oder mehrerer Ätzstopschichten auf dem ersten Bereich vor dem Abscheiden der Isolierschicht umfasst.
  15. Verfahren nach Anspruch 14, wobei zumindest eine der ein oder mehreren Ätzstopschichten thermisch gewachsenes Siliziumdioxyd umfasst, wobei die Dicke des thermisch gewachsenen Siliziumdioxyds die Form der Erweiterungsbereichs beeinflusst.
  16. Verfahren nach Anspruch 15, das weiterhin das Entfernen der einen oder mehreren Ätzstopschichten vor dem Abscheiden der zweiten Gateelektrodenmaterialschicht umfasst.
  17. Verfahren nach Anspruch 15, wobei die Isolierschicht Siliziumnitrid umfasst.
  18. Verfahren nach Anspruch 14, wobei zumindest eine der ein oder mehreren Ätzstopschichten durch Ionenimplantation gebildet wird.
  19. Verfahren nach Anspruch 8, wobei das Abscheiden der zweiten Gateelektrodenmaterialschicht das Abscheiden zweier oder mehrerer Schichten umfasst.
  20. Verfahren nach Anspruch 19, wobei die zwei oder mehrere Gateelektrodenmaterialschichten unterschiedliche Materialien umfassen.
  21. Verfahren nach Anspruch 20, wobei eine der zwei oder mehreren Gateelektrodenmaterialschichten ein Metall umfasst.
  22. Verfahren nach Anspruch 8, wobei das Substrat ein Halbleitersubstrat ist.
  23. Verfahren nach Anspruch 8, wobei das Substrat ein isolierendes Substrat ist und das Verfahren weiterhin das Bilden einer Schicht aktiven Materials über dem isolierenden Substrat umfasst.
  24. Verfahren nach Anspruch 8, wobei der Erweiterungsbereich als eine Implantationsmaske während der Bildung des Drain und Source verwendet wird.
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