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GEBIET DER
VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft die Herstellung integrierter Schaltungen
und betrifft insbesondere die Herstellung lokal erhöhter Halbleitergebiete, etwa
erhöhte
Drain- und Sourcegebiete von Feldeffekttransistoren mit äußerst flachen
PN-Übergängen.
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Die
Herstellung integrierter Schaltungen erfordert die Ausbildung einer
großen
Anzahl von Schaltungselementen auf einer gegebenen Chipfläche gemäß einem
spezifizierten Schaltungsverdrahtungsplan. Im Allgemeinen wird eine
Vielzahl von Prozesstechnologien gegenwärtig angewendet, wobei für Logikschaltungen,
etwa für
Mikroprozessoren, Speicherchips und dergleichen die CMOS-Technologie
gegenwärtig
der am vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften in
Hinsicht der Betriebsgeschwindigkeit und/oder der Leistungsaufnahme
ist. Bei der Herstellung komplexer integrierter Schaltungen unter
Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren,
d. h. N-Kanal-Transistoren und P-Kanal-Transistoren auf einem geeigneten Substrat hergestellt.
Typischerweise weist ein MOS-Transistor,
unabhängig
davon, ob ein N-Kanal-Transistor oder P-Nkanla-Transistor betrachtet
wird, sogenannte PN-Übergänge auf,
die an einer Grenzfläche
von stark dotierten Drain- und Source-Gebieten mit einem invers
dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet
angeordnet ist, ausgebildet sind. Die Leitfähigkeit des Kanalgebiets wird
durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbereitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit,
rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim
Anlegen einer spezifizierten Steuerspannung an die Gatelektrode
auszubilden, die Leitfähigkeit
des Kanalgebiets im Wesentlichen die Eigenschaften der MOS-Transistoren.
Aus diesem Grunde stellt die Kanallänge ein dominierendes Entwurfskriterium
dar und deren Größenreduzierung sorgt
für eine
erhöhte
Betriebsgeschwindigkeit der integrierten Schaltungen.
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Das
Reduzieren der Transistorabmessungen zieht jedoch eine Reihe von
Problemen nach sich, die damit in Verbindung stehen, die es zu lösen gilt,
um nicht die Vorteile zu schmälern,
die durch das ständige
Verringern der Kanallänge
der MOS-Transistoren gewonnen werden.
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Ein
Problem in dieser Hinsicht ist die Erfordernis für extrem flache PN-Übergänge, d.
h. die Tiefe der Source- und Draingebiete im Bezug auf eine Grenzfläche, die
durch die Gateisolationsschicht und das Kanalgebiet gebildet wird,
muss reduziert werden, wenn die Kanallänge verringert wird, um die
geforderte Steuerbarkeit des leitenden Kanals beizubehalten. Die
Tiefe der Source- und Draingebiete bestimmt im Wesentlichen deren
Schichtwiderstand, der nicht beliebig durch entsprechendes Erhöhen der Dotierstoffkonzentration
in den Source- und Draingebieten verringert werden kann, da eine äußerst hohe Dotierstoffkonzentration
zu erhöhten
Leckströmen Anlass
geben kann. Ferner können
unter Umständen die
in diese Gebiete bei sehr hohen Konzentrationen implantierten Dotierstoffe
nicht vollständig
durch konventionelle schnelle thermische Ausheizzyklen aktiviert
werden, ohne dabei das Gesamtdotietprofil in den Source- und Draingebieten
negativ zu beeinflussen. D. h., für eine angestrebte Kanallänge, die
durch die PN-Übergänge definiert
ist, erfordert eine erhöhte Dotierstoffkonzentration
höhere
Temperaturen und/oder eine längere
Zeitdauer für
die entsprechenden Ausheizzyklen, wodurch jedoch das Dotierstoffprofil,
das die PN-Übergänge bildet,
durch die unvermeidliche thermische Diffusion der Dotierstoffe beeinflusst
wird, was schließlich
zu einer nicht akzeptablen Fluktuation der letztlich erreichten
Kanallänge führen kann.
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In
einem Versuch, den Schichtwiderstand der Drain- und Sourcegebiete
weiterhin zu verringern, wird die Leitfähigkeit dieser Gebiete häufig erhöht, indem
ein Metallsilizid mit höherer
Leitfähigkeit im
Vergleich zu stark dotiertem Silizium gebildet wird. Da jedoch die
Eindringtiefe des Metallsilizids durch die Tiefe der PN-Übergänge beschränkt ist,
ist die Erhöhung
der Leitfähigkeit
in diesen Gebieten an die Tiefe der entsprechenden PN-Übergänge gekoppelt. Ferner wird
in vielen CMOS-Technologien ein entsprechendes Metallsilizid gleichzeitig
auch auf der Gateelektrode ausgebildet, wobei eine flache Tiefe des Übergangs
daher ebenso ein sehr flaches Metallsilizid in der Gateelektrode
zur Folge hat, wodurch nur eine begrenzte Verbesserung beim Erreichen
einer erhöhten
Gateelektrodenleitfähigkeit
erreicht wird.
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In
einer Variante können
extrem flache Source- und Draingebiete hergestellt werden, indem
die Source- und Draingebiete über
die Grenzfläche
der Gateisolationsschicht/des Kanalgebiets erhöht werden und indem die Dotierstoffkonzentration
in dem Drain- und Source auf einem akzeptablen Pegel gehalten wird,
wobei die Möglichkeit
gegeben ist, dass äußerst leitfähige Metallsilizidgebiete
gebildet werden, ohne dass man auf die tatsächliche Tiefe der PN-Übergänge auf
Grund der zunehmenden Größe der erhöhten Drain-
und Sourcegebiete beschränkt ist.
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Mit
Bezug zu den 1a bis 1d wird nunmehr ein typischer
konventioneller Prozessablauf zur Herstellung erhöhter Drain-
und Sourcegebiete detaillierter beschrieben.
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1a zeigt schematisch eine
Querschnittsansicht eines Feldeffekttransistors 100 während eines
anfänglichen
Herstellungsstadiums. Der Transistor 100 umfasst das Substrat 101,
beispielsweise ein Siliziumvollsubstrat oder ein SOI-(Silizium auf
Isolator) Substrat mit einer vergrabenen Isolationsschicht. Über dem
Substrat 101 ist eine im Wesentlichen kristalline Schicht 102 mit
einer Dicke ausgebildet, die zur Herstellung von PN-Übergängen und
einem Kanalgebiet darin geeignet ist. Beispielsweise kann der Transistor 100 einen
SOI-Transistor mit einer Dicke der Siliziumschicht 102 im
Bereich von ungefähr
20 bis 100 nm repräsentieren.
Eine Gateelektrode 103, die Polysilizium aufweist, ist über der
Siliziumschicht 102 ausgebildet und ist von dieser von
einer Gateisolationsschicht 104 getrennt. Die Gateisolationsschicht 104 kann
in technisch hoch entwickelten Bauteilen mittels einer stickstoffenthaltenden
Siliziumdioxidschicht mit einer Dicke von ungefähr 0.6 bis 4 nm hergestellt
sein. Der Restanteil 105 einer antireflektierenden Beschichtung
bedeckt eine obere Fläche 103a der
Gateelektrode 103, während
Seitenwände 103b sowie
die verbleibende Oberfläche
der Siliziumschicht 102 durch eine Oxidbeschichtung 106 bedeckt
sind.
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Der
Transistor 100, wie er in 1a gezeigt ist,
kann entsprechend dem folgenden Prozessablauf hergestellt werden.
Das Substrat 101 kann von einem Hersteller von entsprechenden
Substraten in Form eines Siliziumvollsubstrats oder in Form eines SOI-Substrats bezogen
werden, wobei das SOI-Substrat eine kristalline Siliziumschicht
aufweist, die entsprechend gut etablierter Scheiben-Verbund-Techniken
gebildet werden kann. Die Siliziumschicht 102 mit der geeigneten
Dicke kann dann durch entsprechende Prozessverfahren, etwa das chemisch-mechanische
Polieren hergestellt werden, um eine gegebene Siliziumschicht auf
einem SOI-Substrat auf eine gewünschte
Dicke zu bringen und/oder durch expitaxiales Wachsen von Silizium
auf die freigelegte Oberfläche
des SOI-Substrats oder des Vollsubstrats. Das expitaktische Wachsen
eines Halbleitermaterials ist eine Abscheidetechnik, in der die
abgeschiedenen Materialschicht eine kristalline Struktur entsprechend
der kristallinen Struktur des darunter liegenden Materials bildet,
solange das abgeschiedene Material ein Gitter bilden kann, das ausreichend ähnlich in
der Struktur und im Gitterabstand ist zu dem Gitter des darunter
liegenden Materials. Nach der Herstelldung der Siliziumschicht 102 wird
eine Isolationsschicht mit einer Dicke und einer Zusammensetzung
gebildet, die geeignet zur Herstellung der Gateisolationsschicht 104 ist.
Dazu können
fortschrittliche Oxidations- und/oder
Abscheidetechniken angewendet werden, die gut etabliert sind. Danach
wird eine Polysiliziumschicht mit geeigneter Dicke durch chemische
Dampfabscheidung bei geringem Druck aufgebracht. Als nächstes werden
eine antireflektierende Beschichtung, die beispielsweise Siliziumoxynitrid
aufweist, und eine Lackschicht abgeschieden und durch modernste
Photolithographievertahren strukturiert, um eine Ätzmaske
für einen nachfolgenden
anisotropen Ätzprozess
zur Strukturierung der Gateelektrode 103 aus der abgeschiedenen
Polysiliziumschicht zu bilden. Danach kann die Gateisolationsschicht 104 strukturiert
werden und nachfolgend wird die Oxidbeschichtung 106 durch
einen geeignet gestalteten Oxidationsprozess gebildet.
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1b zeigt schematisch den
Transistor 100, der darauf ausgebildete Seitenwandabstandselemente 107,
die aus Material, etwa Siliziumnitrid, gebildet sind, das eine moderat
hohe Ätzselektivität in Bezug
auf die darunter liegende Oxidbeschichtung 106 zeigt, so
dass die Abstandselemente 107 nach einem selektiven epitaxialen
Abscheideprozess einfach entfernt werden können. Die Seitenwandabstandselemente 107 können durch
gut etablierte Techniken gebildet werden, die das Abscheiden, beispielsweise
durch plasmaunterstützte
chemische Dampfabscheidung, einer Siliziumnitridschicht mit spezifizierter
Dicke und einen nachfolgenden anisotropen Ätzprozess beinhalten, der zuverlässig auf oder
in der Oxidbeschichtung 106 stoppt, wodurch die Abstandselemente 107 zurückbleiben.
Eine Breite 107a des Abstandselements 107 ist
leicht steuerbar, indem die Dicke der Siliziumnitridschicht entsprechen
eingestellt wird. Somit ist eine laterale Ausdehnung der epitaxialen
Wachstumsgebiete benachbart zu der Gateelektrode 103 im
Wesentlichen durch die Abstandselementsbreite 107a bestimmt.
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1c zeigt schematisch das
Bauteile 100 mit selektiv gewachsenen Siliziumgebieten 108 über der
Siliziumschicht 102, wobei ein lateraler Abstand der Gebiete 108 von
der Gatelektrode 103 im Wesentlichen der Abstandselementsbreite 107a (siehe 1b) plus der minimalen Dicke
der Oxidbeschichtung 106 entspricht. Der Transistor 100,
wie er in 1c gezeigt
ist, kann durch die folgenden Prozesse hergestellt werden. Ausgehend
von dem Bauteil, wie es in 1b gezeigt
ist, wird die Oxidbeschichtung 106 selektiv so geätzt, um
die Siliziumschicht 102 in Bereichen freizulegen, die nicht
von den Abstandselementen 107, der Gateelektrode 103 und von
Isolationsstrukturen (nicht gezeigt) bedeckt sind. Vor und/oder
nach dem Entfernen der Oxidbeschichtung 106 werden gut
etablierte Reinigungsverfahren ausgeführt, um Oxidreste und andere
Kontaminationsstoffe zu entfernen, die sich in einem Oberflächengebiet
der Siliziumschicht 102 angesammelt haben können. Danach
wird Silizium selektiv auf den freigelegten Bereichen der Siliziumschicht 102 gewachsen,
wobei die Siliziumgebiete 108 mit einer spezifizierten
Dicke entsprechend den Entwurfserfordernissen gebildet werden. Danach
wir das Abstandselement 107 durch einen selektiven Ätzprozess, beispielsweise
unter Anwendung heißer
Phosphorsäure,
die eine ausgezeichnete Ätzselektivität von Siliziumdioxid
zu Silizium zeigt, entfernt. Während
dieses Ätzprozesses
kann auch der Rest 105 auf der Gateelektrode 103 entfernt
werden. Danach kann eine konventionelle Prozesssequenz ausgeführt werden,
wie dies auch für
Transistorbauteile der Fall ist, die keine zusätzlich selektiv aufgewachsenen
Siliziumgebiete 108 aufweisen, d. h. eine geeignete Anzahl
von Seitenwandabstandselementen kann gebildet werden, gefolgt von
geeignet gestalteten Implantationssequenzen, um damit ein erforderliches
Dotierprofil in der Siliziumschicht 102 zu erzeugen.
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1d zeigt schematisch den
Transistor 100 nach dem oben erwähnten Transistorherstellungsprozess,
wobei beispielsweise drei verschiedene Seitenwandabstandselemente
verwendet sind. In 1d ist
ein erstes Seitenwandabstandselement 109, das beispielsweise
aus Siliziumdioxid gebildet ist, benachbart zu der Oxidbeschichtung 106 angeordnet
und weist eine geeignete Dicke zum Profilieren der Dotierstoffkonzentration
in der Nähe
der Gateelektrode 103 während
eines nachfolgenden Implantationsprozesses auf. Ein zweites Abstandselement 110 ist
neben dem ersten Abstandselement 109, jedoch von diesem
durch eine zusätzliche
Beschichtung 106a getrennt, angeordnet, woran sich eine
Oxidbeschichtung 111 und ein drittes Abstandselement 112 anschließt. Die
Breite dieser Abstandselemente 109 und 112 ist
geeignet so gewählt,
um die gewünschten
Dotiererweiterungsgebiete 113 und die Drain- und Sourcegebiete 114 zu
erhalten, wodurch ein Kanalgebiet 115 zwischen den Erweiterungsgebieten 113 mit
einer spezifizierten Kanallänge 116 definiert
wird.
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Während der
Herstellung des Abstandselements 109, wenn dieses beispielsweise
aus Siliziumdioxid aufgebaut ist, wird die Beschichtung 106 typischerweise
von dem Oberflächenbereich
der Halbleiterschicht 102 weggeätzt. Daher wird für gewöhnlich die
zusätzliche
Beschichtung 106a vor der Herstellung des Abstandselements 110 gebildet.
Wenn das erste Abstandselement 109 Siliziumnitrid aufweist, wird
die Beschichtung 106 während
des anisotropen Ätzprozesses
für die
Herstellung des Abstandselements 109 bewahrt, jedoch mit
möglicherweise
einer inhomogenen Dicke auf Grund von durch die Ätzung hervorgerufenen Schäden. Daher
kann die verbleibende Beschichtung 106 entfernt werden
und die zusätzliche
Beschichtung 106a kann auch in diesem Falle aufgebracht
werden. Im Allgemeinen kann die Herstellung der Abstandselemente 109, 110 und 112 durch
gut etablierte Techniken für
Abstandselemente, wie sie beispielsweise mit Bezug zu dem Abstandselement 107 beschrieben
sind, erreicht werden, wobei die entsprechende Abstandselementsbreite durch
die entsprechenden Abscheidedicken der jeweiligen Schichten für die Abstandselemente,
die beispielsweise Siliziumnitrid aufweisen, gesteuert werden, wobei
die zusätzliche
Beschichtung 106a und die Oxidbeschichtung 111 die
erforderliche Ätzselektivität bei der
anisotropen Strukturierung der Abstandselemente liefern.
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Es
gilt also, der oben beschriebene Prozessablauf ermöglicht die
Ausbildung erforderlicher flacher PN-Übergänge in Form der Erweiterungsgebiete 113,
wobei dennoch ein geringer Kontaktwiderstand zu den Drain- und Sourcegebieten 114 erreicht wird,
indem die zusätzlich
selektiv aufgewachsenen Siliziumgebiete 108 vorgesehen
werden, die verwendet werden können,
um ein äußerst leitfähiges Metallsilizid
aufzunehmen, wobei der Silizidierungsvorgang die Erweiterungsgebiete 113 nicht
negativ beeinflusst, und wobei außerdem der Silizidierungsprozess
nicht durch die Tiefe der Erweiterungsgebiete 113 und der
Drain- und Sourcegebiete 114 beschränkt ist.
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Obwohl
der zuvor beschriebene Prozessablauf deutliche Verbesserungen bei
der Herstellung erhöhter
Drain -und Sourcegebiete sichert, gibt es dennoch Raum für Verbesserungen
hinsichtlich der Prozessflexibilität, um damit die Bauteilleistungsfähigkeit zu
verbessern. Beispielsweise wird bei der Herstellung der Drain- und
Sourcegebiete 114 mittels Ionenimplantation typischerweise
auch die Gateelektrode 103 stark dotiert, um damit deren
Leitfähigkeit
zu erhöhen.
In P-Kanaltransistoren
wird häufig
Bor als Dotierstoff verwendet, das jedoch während der Ausheizprozesse eine
hohe Diffusionsaktivität
zeigt. Aus diesem Grund kann möglicherweise
die maximale Implantationsenergie zum Dotieren der Source- und Draingebiete 114 nicht
so hoch gewählt
werden, wie dies wünschenswert
in Hinblick auf eine gewünschte Eindringtiefe
in die Drain- und Sourcegebiete 114 wäre, sondern stattdessen muss
die Integrität
der Gateisolationsschicht 104 und möglicherweise des Kanalgebiets 115 in
Bezug auf das Diffundieren oder Einbringen von Borionen berücksichtigt
werden, wenn die Implantationsparameter ausgewählt werden, wodurch möglicherweise
die Drain- und Sourceeigenschaften beeinträchtigt werden.
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Angesichts
dieser Probleme besteht ein Bedarf für eine Technik, die die Herstellung
lokal erhöhter
Halbleitergebiete ermöglicht,
wobei eine verbesserte Flexibilität beispielsweise in Hinblick
auf die Höhe
und/oder die Dotierstoffkonzentration der epitaxial gewachsenen
Gebiete erreicht wird.
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ÜBERBLICK ÜBER DIE
ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die die Herstellung epitaxial gewachsener Halbleitergebiete mit
unterschiedlichen Höhen
und/oder unterschiedlichen Dotierstoffkonzentrationen ermöglicht,
wobei ein hohes Massa an Kompatibilität mit dem konventionellen Prozessablauf
beibehalten bleibt. Unterschiedliche Höhen von erhöhten Halbleitergebieten können erreicht
werden, indem ein oder mehrere spezifizierte Gebiete mittels einer
Epitaxiewachstumsmaske maskiert werden, während ein oder mehrere andere
Halbleitergebiete während
eines ersten epitaxialen Wachstumsprozesses selektiv freigelegt
werden. Danach können
ein oder mehrere Halbleitergebiete freigelegt werden und ein zweiter
epitaxialer Wachstumsprozess kann so durchgeführt werden, um die zuvor epitaxial
gewachsenen Gebiete weiter zu vergrößern und um epitaxiale Wachstumsgebiete
in den erneut freigelegten Halbleitergebieten neu aufzuwachsen. Diese
Sequenz kann wiederholt werden, wenn mehrere unterschiedlich dimensionierte
epitaxial gewachsene Halbleitergebiete erforderlich sind. Auf diese Weise
können
zwei oder mehrere erhöhte
Halbleitergebiete gebildet werden, die unterschiedliche Höhen aufweisen,
so dass diese den bauteilspezifischen Erfordernissen besser gerecht
werden. Ferner können in
anderen anschaulichen Ausführungsformen
der vorliegenden Erfindung erhöhte
Halbleitergebiete selektiv durch epitaxiales Wachsen gebildet werden, und
danach können
ein oder mehrere ausgewählte Bereiche
dieser erhöhten
Halbleitergebiete selektiv in der Dicke verringert werden, beispielsweise
durch Oxidieren des Gebiets, um damit präzise die Höhe durch ein nachfolgendes
Entfernen oxidierter Bereiche zu verringern.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
ersten Epitaxiewachstumsmaske, die einen Bereich eines ersten Halbleitergebiets
freilegt, während
ein zweites Halbleitergebiet bedeckt bleibt. Danach wird ein erstes
erhöhtes Halbleitergebiet
in dem freigelegten Bereich des ersten Halbleitergebiets gebildet
und eine zweite Epitaxiewachstumsmaske wird über dem zweiten Halbleitergebiet
gebildet, wobei die zweite Epitaxiewachstumsmaske einen Teil des
zweiten Halbleitergebiets freilegt. Schließlich wird ein zweites erhöhtes Halbleitergebiet
epitaxial in dem freigelegten Bereich des zweiten Halbleitergebiets
freigelegt.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren zum epitaxialen
Wachsen eines ersten und eines zweiten erhöhten Halbleitergebiets über einem
entsprechenden ersten und einem entsprechenden zweiten Halbleitergebiet
und das Ausbilden einer Oxidationsmaske über dem ersten erhöhten Halbleitergebiet.
Anschließend
wird das zweite erhöhte
Halbleitergebiet selektiv oxidiert, um einen oxidierten Bereich über dem
zweiten erhöhten
Halbleitergebiet zu bilden. Schließlich wird der oxidierte Bereich
des zweiten erhöhten
Halbleitergebiets selektiv entfernt.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement eine
erste Gateelektrode, die über
einem ersten Halbleitergebiet gebildet ist und davon durch eine
erste Gateisolationsschcht getrennt ist. Ein erstes erhöhtes Drain-
und Sourcegebiet ist ausgebildet und erstreckt sich über die
erste Gateisolationsschicht mit einer ersten Höhe. Ferner ist eine zweite
Gateelektrode über
einem zweiten Halbleitergebiet gebildet und ist davon durch eine zweite
Gateisolationsschicht getrennt. Des weiteren ist ein zweites erhöhtes Drain-
und Sourcegebiet ausgebildet und erstreckt sich über die zweite Gateisolationsschicht
mit einer zweiten Höhe,
die unterschiedlich zu der ersten Höhe ist.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus folgenden detaillierten Beschreibung hervor,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird.
Es zeigen:
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1a bis 1d schematisch
Querschnittsansichten eines konventionellen Transistorbauelements
mit erhöhten
Drain -und Sourcegebieten während
diverser Herstellungsstadien;
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2a bis 2d schematisch
Querschnittsansichten zweier unterschiedlicher Halbleitergebiete
während
diverser Herstellungsstadien, wobei selektiv erhöhte Halbleitergebiete mit unterschiedlichen Höhe über dem
ersten und dem zweiten Halbleitergebiet gemäß anschaulicher Ausführungsformen
der vorliegenden Erfindung hergestellt werden; und
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3a und 3b schematisch
ein erstes und ein zweites Halbleitergebiet, die erhöhte epitaxial gewachsene
Gebiete mittels eines gemeinsamen epitaxialen Wachstumsprozesses
erhalten, wobei die individuelle Höhe durch einen selektiven Oxidationsprozess
eingestellt wird.
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DETAILLIERTE
BESCHREIBUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen vielmehr
lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung
dar, deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Die
vorliegende Erfindung beruht auf dem Konzept, dass die Eigenschaften
selektiv epitaktisch gewachsener Halbleitergebiete unterschiedlich
für unterschiedliche
Arten von Schaltungselementen oder unterschiedliche Bereiche eines
Halbleitersubstrats eingestellt werden können. Ein Beispiel von Schaltungselementen,
für die
das obige Konzept vorteilhaft angewendet werden kann, sind äußerst größenreduzierte
Feldeffekttransistorelemente, wobei auf Grund der reduzierten Strukturgrößen selbst
geringe Fluktuationen spezieller Entwurtskriterien einen deutlichen
Einfluss auf das schließlich
erhaltene Transistorleistungsverhalten haben können. Beispielsweise kann die
korrekte Kapazität
der Source- und Drainübergänge unterschiedliche
Werte in unterschiedlichen Bauteilgebieten erfordern, was berücksichtigt
werden kann, indem die Höhe
erhöhter
Drain- und Sourcegebiete entsprechend eingestellt wird. Ferner kann
die Lage der Dotierstoffspezies zum Definieren der Source- und Draingebiete
in Bezug auf eine Halbleiterschicht, in der erhöhte Source- und Draingebiete
ausgebildet sind, individuell für
unterschiedliche Schaltungselemente und/oder Bauteilgebiete eingestellt
werden. Ein weiteres Entwurfskriterium ist der Abstand der Silizidgrenzfläche, das
für gewöhnlich zur
Reduzierung des Kontaktwiderstands von Drain -und Sourcegebieten
hergestellt wird, in Bezug auf die Lage des PN-Übergangs oder in Bezug auf
den unteren Bereich einer Halbleiterschicht. Somit kann dieser Abstand
für diverse
Gebiete eines Halbleitersubstrats separat eingestellt werden, um
individuell die Bauteilleistungsfähigkeit zu verbessern. Ferner
kann, wie zuvor dargelegt ist, ein P-Kanal-Transistor erhöhte Source- und Draingebiete
mit reduzierter Höhe
erfordern, um damit der höheren Eindringtiefe
und Diffusionsaktivität
von Bor Rechnung zu tragen. Folglich können mittels der reduzierten
Höhe die
Implantationsparameter so gewählt werden,
um eine unnötige
Beeinträchtigung
der Gateisolationsschicht zu vermeiden, wobei dennoch ein optimales
Dotierstoffprofil in dem Source- und Draingebiet, die die reduzierte
Höhe aufweisen,
erhalten wird.
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Es
sollte ferner beachtet werden, dass in den folgenden anschaulichen
Ausführungsformen
auf ein erstes und ein zweites Transistorelement Bezug genommen
wird, die auf entsprechenden Halbleitergebieten gebildet sind, die
epitaktisch gewachsene Halbleitergebiete empfangen sollen. Die vorliegende Erfindung
sollte jedoch nicht auf Transistorelemente eingeschränkt betrachtet
werden, sondern die Erfindung kann auch auf beliebige Schaltungselemente angewendet
werden, die die Herstellung selektiv gewachsener epitaktischer Wachstumsgebiete
mit unterschiedlichen Eigenschaften erfordern; ferner sollte auch
die Bezugnahme auf zwei unterschiedliche Halbleitergebiete nicht
als einschränkend
betrachtet werden, da die hierin offenbarten Ausführungsformen
auch auf eine Vielzahl unterschiedlicher Halbleiterbereiche anwendbar
ist, die eine individuell angepasste Eigenschaft der epitaxial gewachsenen
Halbleitergebiete erfordern.
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Mit
Bezug zu den 2a bis 2d und 3a und 3b werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 zu
einem frühen
Herstellungsstadium. Das Halbleiterbauelement 200 umfasst
ein Substrat 201, das ein beliebiges Substart repräsentieren
kann, das zur Herstellung von Schaltungselementen geeignet ist.
In einigen Ausführungsformen
kann das Substrat 201 ein Halbleitervollsubstrat, etwa
ein Siliziumsubstrat, repräsentieren,
auf dem eine Halbleiterschicht 202, etwa eine im Wesentlichen
kristalline Siliziumschicht, ausgebildet ist. In anderen Ausführungsformen
kann das Substrat 201 ein isolierendes Substrat sein, beispielsweise
ein geeignetes Substrat mit einer darauf ausgebildeten Isolationsschicht,
etwa eine Siliziumdioxidschicht, auf der die Halbleiterschicht 202,
beispielsweise in Form einer kristallinen Schicht, angeordnet ist.
Es sollte beachtet werden, dass in technisch fortgeschrittenen Logikschaltungen
auf der Grundlage der CMOS-Technologie SOI-(Silizium auf Isolator) Techniken gegenwärtig als
besonders vorteilhaft zur Herstellung stark größenreduzierter Transistorbauteile
erachtet werden. Somit repräsentiert
in speziellen Ausführungsformen
die Halbleiterschicht 202 eine kristalline Siliziumschicht
mit einer Dicke von ungefähr
5 bis 50 nm, die auf einer isolierenden Schicht, die häufig auch
als vergrabenes Oxid bezeichnet wird, gebildet ist. Das Halbleiterbauelement 200 umfasst
ferner ein erstes Bauteilgebiet 240a und ein zweites Bauteilgebiet 240b,
die voneinander getrennt und elektrisch isoliert sind mittels einer
Isolationsstruktur 220. Die Isolationsstruktur 220 kann
in Form einer Grabenisolationsstruktur vorgesehen sein, die sich
bis hinab zu dem Substrat 201 erstrecken kann, um im Wesentlich
vollständig
das erste und das zweite Bauteilgebiet 240a, 240b elektrisch zu
isolieren. Zu beachten ist, dass das erste und das zweite Bauteilgebiet 240a, 240b als
benachbarte Bauteilgebiete gezeigt sind, um beispielsweise ein komplementäres Paar
an Feldeffekttransistor zu bilden, wohingegen in anderen Ausführungsformen
das erste und das zweite Bauteilgebiet 240a und 240b Bereiche
repräsentieren
können,
die innerhalb eines einzelnen Chipbereichs deutlich beabstandet
sind oder die sogar in unterschiedlichen Chipbereichen innerhalb
des Substrats 201 angeordnet sind. Beispielsweise können unterschiedliche
Bereiche einer Halbleiterscheibe die Herstellung unterschiedlich
dimensionierter epitaktischer Wachstumsgebiete erfordern, um damit
integrierte Schaltungen mit anderen Leistungseigenschaften bereitzustellen
im Vergleich zu integrierten Schaltungen, die auf anderen Gebieten
hergestellt sind.
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Das
erste und das zweite Bauteilgebiet 240a, 240b enthalten
jeweils die Gateelektroden 203a, 203b, die auf
entsprechenden Gateisolationsschichten 204a, 204b gebildet
sind. Ferner sind entsprechende Beschichtungen 206a, 206b,
die beispielsweise Siliziumdioxid aufweisen, an Seitenwänden der
Gateelektroden 203a, 203b und Oberflächenbereichen
der Halbleiterschicht 202 ausgebildet. Eine obere Oberfläche der
Gateelektroden 203a, 203b ist jeweils mit entsprechenden
Deckschichten 205a, 205b bedeckt, die die Reste
einer antireflektierenden Beschichtung darstellen können. Des
weiteren ist eine Abstandsschicht 221, die beispielsweise
aus Siliziumnitrid aufgebaut ist, über dem ersten Bauteilgebiet 240a,
und dem zweiten Bauteilgebiet 240b gebildet. Des weiteren
ist eine Ätzmaske 222 über dem Halbleiterbauteilelement 200 so
ausgebildet, dass das zweite Bauteilgebiet 240b im Wesentlichen
vollständig
abgedeckt ist, um damit einen Materialabtrag der Abstandsschicht 221 in
dem zweiten Bauteilgebiet 240b während eines nachfolgenden anisotropen Ätzprozesses
zu vermeiden oder zumindest zu verlangsamen.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200,
wie es in 2a gezeigt ist, kann im Wesentlichen
die gleichen Prozessschritte enthalten, wie sie zuvor mit Bezug
zu 1a erläutert
sind, wobei die Herstellung der Isolationsstruktur 220 durch
gut etablierte Photolithographie-, Abscheide- und Ätztechniken
erreicht werden kann. Des weiteren können entsprechende Implantationszyklen
mit entsprechenden Maskierungsschritten ausgeführt werden, um ein gewünschtes
vertikales Dotierprofil in der Halbleiterschicht 202 für das erste und
das zweite Bauteilgebiet 240a, 240b in Übereinstimmung
mit den Bauteilspezifikationen zu erzeugen. Zusätzlich zu dem konventionellen
Prozessablauf, wie er mit Bezug zu 1a beschrieben
ist, wird in der vorliegenden Erfindung die Ätzmaske 222, die beispielsweise
aus einem Lackmaterial aufgebaut ist, vor einem ersten anisotropen Ätzprozess
zur Ausbildung von Seitenwandabstandselementen 207a aus der
Abstandsschicht 221 in dem ersten Bauteilgebiet 240a gebildet.
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2b zeigt
schematisch das Halbleiterbauelement 200 nach Beendigung
des anisotropen Ätzprozesses,
während
dem Seitenwandabstandselemente 207a benachbart zu der Gateelektrode 203a hergestellt
wurden. Ferner ist in 2b die Ätzmaske 220 entfernt
und Bereiche de Beschichtung 206a in dem ersten Bauteilgebiet 240a sind
entfernt, um damit Oberflächenbereiche 223a der
Halbleiterschicht 202 freizulegen. Das selektive Entfernen
der Beschichtung 206a kann durch eine beliebige geeignete Ätzprozedur
und in besonderen Ausführungsformen,
wenn die Beschichtung 206a Siliziumdioxid aufweist, durch
einen Nassätzprozess
unter Verwendung von Fluorwasserstoff (HF) erreicht werden, wobei
Unterätzbereiche 224a erzeugt
werden. Danach können
geeignete Reinigungsprozesse durchgeführt werden, um Materialreste
von den freigelegten Oberflächenbereichen 221a zu
entfernen und/oder um Kontaminationsstoffe in einem Oberflächengebiet der
Halbleiterschicht 202 zu entfernen, wobei die verbleibende
Abstandsschicht 221 zuverlässig die Integrität des zweiten
Bauteilgebiets 240b bewahrt. Anschließend wird ein erster epitaxialer
Wachstumsprozess ausgeführt,
wobei die verbleibende Abstandsschicht 221 als eine „globale" Epitaxiewachstumsmaske
für das
zweite Bauteilgebiet 240b dient, um damit ein Halbleitennrachstum
auf dem zweiten Bauteilgebiet 240b zu vermeiden. In ähnlicher
Weise dienen die Seitenwandabstandselemente 207a und die Deckschicht 205a als
eine „lokale" Wachstumsmaske und
beschränken
das epitaxiale Wachstum auf den Oberflächenbereich 223a und
die Unterätzgebiete 224a,
die sich während
des teilweisen Entfernens der Beschichtung 206a gebildet
haben können.
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2c zeigt
schematisch das Halbleiterbauelement 200 mit einem epitaktisch
gewachsenen Halbleitergebiet 208a, das selektiv in dem
ersten Bauteilgebiet 240a gewachsen ist. Eine Dicke oder Höhe des epitaktisch
gewachsenen Halbleitergebiets 208a wird während des
Epitaxiewachstumsprozesses so eingestellt, dass der Wachstumsprozess
in Kombination mit einem weiteren Epitaxiewachstumsprozess zur Bildung
eines epitaktischen Halbleitergebiets in dem zweiten Bauteilgebiet 240b und
möglicherweise
in Verbindung mit weiteren Epitaxieschritten, wenn mehrere unterschiedlich
dimensionierte epitaktisch gewachsene Halbleitergebiete herzustellen
sind, zu der schließlich
gewünschten
Höhe des Halbleitergebiets 208a führt. Ferner
können
in einigen Ausführungsformen
ein oder mehrere Dotierstoffspezies während des epitaktischen Aufwachsens
des Halbleitergebiets 208a eingeführt werden, wodurch eine erhöhte Prozessflexibilität in nachfolgenden
Implantationsschritten zur Herstellung von Drain- und Sourcegebieten
mittels Ionenimplantation erreicht wird. In einer Ausführungsform
kann die anfängliche
Höhe des
epitaktisch gewachsenen Halbleitergebiets 208a im Bereich
von ungefähr
1 bis 10 nm liegen.
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In 2c ist
eine zweite Ätzmaske 225 dargestellt,
die im Wesentlichen das erste Bauteilgebiet 240a bedeckt,
um im Wesentlichen einen Materialabtrag und/oder Schäden in dem
ersten Bauteilgebiet 240a während eines nachfolgenden anistropen Ätzprozesses
zum Strukturieren der verbleibenden Abstandsschicht 221 in
dem zweiten Bauteilgebiet 240b zu vermeiden.
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2d zeigt
schematisch das Bauelement 200 nach Beendigung des anisotropen Ätzprozesses,
woraus die Herstellung von Seitenwandabstandselementen 207d benachbart
zu der Gateelektrode 203b resultiert. Ferner ist die Beschichtung 206b teilweise
in dem zweiten Bauteilgebiet 240b entfernt, um damit die
Oberflächenbereiche 223b der
Halbleiterschicht 202 freizulegen, wobei abhängig von
dem Abtragsprozess Unterätzbereiche 224b ausgebildet sein
können,
wie dies auch mit Bezug zu dem ersten Bauteilgebiet 240a dargelegt
ist. Nach beliebigen Reinigungsprozessen zum Entfernen von Materialresten
und Kontaminationsstoffen von den freigelegten Oberflächenbereichen 223b und
natürlich
von den epitaktisch gewachsenen Gebieten 208a wird ein
weiterer (zweiter) epitaktischer Wachstumsprozess ausgeführt, wobei
die Prozessparameter so gewählt
werden, um eine erforderliche Höhe
eines epitaktisch gewachsenen Gebietes in dem zweiten Bauteilgebiet 240b zu
erreichen, wenn dieser epitaktische Wachstumsprozess der letzte
Wachstumsprozess für
das Bauelement 200 ist. In anderen Ausführungsformen, wenn ein weiterer
epitaktischer Wachstumsprozess für
ein weiteres Bauteilgebiet (nicht gezeigt) auszuführen ist,
das durch eine entsprechende Epitaxiewachstumsmaske während des
ersten epitaktischen Schrittes bedeckt worden ist und das weiterhin
durch die Epitaxiewachstumsmaske während des zweiten epitaktischen
Wachstumsschrittes bedeckt ist, werden die Prozessparameter so gewählt, um
eine Zwischenhöhe
zu erreichen, die in Verbindung mit dem nachfolgenden epitaktischen
Wachstum zu der schließlich
gewünschten
Höhe für das erste
und das zweite Bauteilgebiet 240a, 240b und das
weitere Bauteilgebiet führt.
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2e zeigt
schematisch das Bauelement 200 nach Beendigung des zweiten
epitaktischen Wachstumsschrittes, um erhöhte Halbleitergebiete 218b benachbart
zu der Gateelektrode 203b zu bilden, und um zusätzliche
epitaktisch gewachsene Gebiete 218a auf den zuvor gewachsenen
Gebiet 208a zu bilden. Somit führt die Kombination der epitaktisch gewachsenen
Gebiete 208a, 218a zu einer endgültigen Dicke 219a,
die größer als
die entsprechende endgültige
Dicke 219b in dem zweiten Bauteilgebiet 240b ist.
Beispielsweise kann das zweite Bauteilgebiet 240b einen
P-Kanal-Transistor repräsentieren, wobei
die reduzierte Dicke 219b der erhöhten Halbleitergebiete 218b im
Vergleich zu der Dicke 219a die Möglichkeit bietet, Borionen
tief in die Halbleiterschicht 202 zu implantieren, wobei
damit die verbesserte Leistungsfähigkeit
eines N-Kanal- Transistors mit
der größeren Höhe 219a bewahrt
bleibt und dennoch eine unnötige
Beeinträchtigung
der Gateisolastionsschicht 240b durch das Eindringen und
Diffundieren von Borionen vermieden wird. In anderen Aspekten können die
entsprechenden Höhen 219a, 219b so
gewählt
werden, um individuell die Gesamtkapazität der Drain- und Sourcegebiete
der Halbleiterbauelemente einzustellen, oder um entsprechend den
Abstand zwischen den Metallsilizidgebieten, die typischerweise zum
Erhöhen
der Leitfähigkeit
von Source- und Draingebieten, die noch auszubilden sind, hergestellt
werden, und der Unterseite der Halbleiteschicht 202 einzustellen.
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Nach
dem zweiten epitaktischen Wachstumsprozess geht der weitere Herstellungsprozess
im Wesentlichen in ähnlicher
Weise weiter, wie dies mit Bezug zu den 1c und 1d beschrieben
ist. D. h., die Abstandselemente 207a, 207b und
die Deckschichten 205a, 205b können beispielsweise durch heiße Phosphorsäure entfernt
werden und entsprechende Implantationszyklen unter Anwendung entsprechender
Abstandselemente können
den Erfordernissen entsprechend so durchgeführt werden, um ein gewünschtes
Dotierstoffprofil zu erhalten, wie es für entsprechende Drain- und
Sourcegebiete einschließlich
entsprechender Erweiterungsgebiete erforderlich ist. Danach können entsprechende
Metallsilizidgebiete zumindest in den erhöhten Halbleitergebieten 218a und 218b entsprechend
den Entwurfserfordernissen gebildet werden.
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Es
sollte beachtet werden, dass in den oben dargestellten Ausführungsformen
das erste und das zweite Bauteilgebiet 240a, 240b durch
die Isolationsstruktur 220 getrennt sind. In anderen Ausführungsformen
kann die Trennung zwischen zwei unterschiedlichen Bauteilgebieten
nicht notwendigerweise durch eine Grabenisolation vorgesehen sein,
sondern kann einfach durch eine beliebige physikalische Grenze repräsentiert
sein, oder kann einfach durch Entwurfserfordernisse auf der Grundlage
spezieller Kriterien, etwa Funktionalität eines Schaltungsaufbaus und
dergleichen definiert sein. Somit wird die Trennung in das erste
und das zweite Bauteilgebiet 240a, 240b im Wesentlichen
durch das Ausbilden der ersten und der zweiten Ätzmasken 222, 225 erreicht, wobei
auf Grund von Justierfehlern in Folge der bei der Herstellung der
ersten und der zweiten Ätzmasken 222, 225 beteiligten
Photolithographietechnik ein Zwischengebiet entstehen kann, das
einer anisotropen Ätzatmosphäre während der
Strukturierung der Seitenwandabstandselemente 207a und
während der
Strukturierung der Seitenwandabstandselemente 207b ausgesetzt
sein kann. In derartigen Fällen
kann die Beschichtung 206a vorteilhafterweise mit einer geeigneten
Dicke gebildet werden, so dass diese die Fähigkeit aufweist, zwei anisotrope Ätzprozeduren zu
widerstehen, ohne im Wesentlichen darunter liegende Materialschichten
der anisotropen Ätzumgebung
auszusetzen.
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In
den Ausführungsformen,
die mit Bezug zu den 2a bis 2e beschrieben
sind, wird die Abstandsschicht 221 (siehe 2a)
in dem ersten Bauteilgebiet 240a anisotrop strukturiert,
während
sie in dem zweiten Bauteilgebiet 240b bedeckt ist, wodurch diese
als eine „lokale" Epitaxiewachstumsmaske
in dem ersten Bauteilgebiet 240a in Form der Abstandselemente 207a wirkt.
Andererseits dient die nicht strukturierte Abstandsschicht 221 in
dem zweiten Bauteilgebiet 240b (siehe 2b)
als eine „globale" Epitaxiewachstumsmaske.
In anderen Ausführungsformen
kann die Abstandsschicht 221 gleichzeitig in den ersten
und zweiten Bauteilgebieten 240a, 240b strukturiert
werden, ähnlich
wie im konventionellen Prozess, und nach der Ausbildung entsprechender Seitenwandabstandselemente 207a, 207b in
dem ersten und dem zweiten Bauteilgebiet 240a, 240b kann
eine entsprechende Ätzmaske,
etwa die Maske 222, in einem dieser Gebiete gebildet werden,
so dass in einem nachfolgenden Prozess zum Entfernen beispielsweise
der Beschichtung 206a die entsprechende Beschichtung 206b in
dem zweiten Bauteilgebiet 240b erhalten bleibt. Die Beschichtung 206b kann
dann in dem nachfolgenden Epitaxiewachstumsprozess in Verbindung
mit dem Abstandselement 207b und der Deckschicht 205b als
eine globale Wachstumsmaske dienen, die im Wesentlichen das epitaktische
Wachsen von Halbleitermaterial auf dem zweiten Bauteilgebiet 240b verhindert. Der
nachfolgende Herstellungsprozess kann dann fortgeführt werden,
wie dies mit Bezug zu 2d beschrieben ist. Wenn die
Beschichtung 206b als eine Epitaxiewachstumsmaske dienen
soll, kann es vorteilhaft sein, die Beschichtung 206a und 206 mit
einer erhöhten
Dicke im Vergleich zu dem konventionellen Prozess vorzusehen, um
im Wesentlichen die Integrität
der Beschichtung 206b zu bewahrer, wenn entsprechende Reinigungsprozesse
durchgeführt
werden, um Materialreste von den freigelegten Oberflächenbereichen 223a (siehe 2b)
vor dem ersten epitaktischen Wachstumsprozess zu entfernen. Da ferner
die Hafteigenschaften von Silizium an dem Beschichtungsmaterial
der Beschichtung 206b, die beispielsweise aus Siliziumdioxid
gebildet ist, sich von den Hafteigenschaften der Abstandsschicht 221,
die beispielsweise aus Siliziumnitrid gebildet ist, unterscheiden
können,
kann eine entsprechende Anpassung der epitaxialen Wachstumsparameter
erforderlich sein. Beispielsweise kann die Temperatur des Epitaxiewachstumsprozesses
entsprechend so angepasst werden, um im Wesentlichen eine Halbleiterabscheidung
auf der freigelegten Beschichtung 206b zu vermeiden.
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Mit
Bezug zu den 3a und 3b werden
nunmehr weitere anschauliche Ausführungsformen beschrieben, wobei
die Dicke oder Höhe
epitaktisch gewachsener Halbleitergebiete individuell mittels eines
selektiven Oxidationsprozesses reduziert werden.
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In 3a umfasst
ein Halbleiterbauelement 300 ein erstes Bauteilgebiet 340a und
ein zweites Bauteilgebiet 340b. Das erste Bauteilgebiet 340a weist
eine Gateelektrode 303a auf, die über einer Halbleiterschicht 302 gebildet
ist, die wiederum auf einem geeigneten Substrat 301 ausgebildet
ist. Hinsichtlich des Substrats 301 und der Halbleiterschicht 302 gelten
die gleichen Kriterien, wie sie bereits mit Bezug zu dem Bauteil 200 dargelegt
sind. Ferner trennt eine Gateisolationsschicht 304a die
Gateelektrode 303a von der Halbleiterschicht 302.
Ein zu entfernendes Seitenwandabstandselement 307a ist
in der Nähe
von Seitenwänden
der Gateelektrode 303a ausgebildet und ist davon durch
eine Beschichtung 306a getrennt. Epitaktisch gewachsene
Halbleitergebiete 308a sind benachbart zu den zu entfernenden Seitenwandabstandselemente 307a mit
einer spezifizierten Dicke oder Höhe 319 gebildet. Die
epitaktisch gewachsenen Gebiete 308a können eine Beschichtung 309a aufweisen,
beispielsweise in Form eines oxidierten Bereichs. Das zweite Bauteilgebiet 340b kann
entsprechende Schaltungskomponenten aufweisen, die durch die gleichen
Bezugszeichen mit Ausnahme des Buchstabens „b" bezeichnet sind. Insbesondere ist,
obwohl die Abmessungen der diversen, auf dem zweien Bauteilgebiet 340b ausgebildeten
Komponenten sich von jenen der auf dem ersten Bauteilgebiet 340a gebildeten
Komponenten unterscheiden können,
die Höhe
der epitaktisch gewachsenen Gebiete 208b im Wesentlichen
gleich wie für
das erste Bauteilgebiet 340a, da die Gebiete 308a und 308b durch
einen gemeinsamen epitaktischen Wachstumsprozess gebildet sind.
Das gleiche gilt für die
Beschichtung 309b. Ferner umfasst das Bauelement 300 eine
Maskenschicht 321, die beispielsweise aus Siliziumnitrid
aufgebaut ist, wobei eine Dicke der Maskenschicht 321 so
gewählt
ist, um im Wesentlichen eine Oxidation eines darunter liegenden Materials
bei Einwirkung einer oxidierenden Umgebung zu vermeiden oder zumindest
deutlich zu verringern. Beispielsweise kann die Maskenschicht 321 eine
Dicke von ungefähr
weniger als 1 nm bis einige Nanometer aufweisen, wenn diese Siliziumnitrid
aufweist. Ferner ist eine Ätzmaske 322 über dem
zweiten Bauteilgebiet 340b ausgebildet. Die Ätzmaske 322 kann
aus einer Lackschicht oder einem anderen geeigneten Material gebildet
sein, das die Fähigkeit aufweist,
einer spezifizierten Ätzchemie
zu widerstehen, die zum Entfernen der Maskenschicht 321 von dem
ersten Bauteilgebiet 340a verwendet wird.
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Ein
typischer Prozessablauf zur Herstellung des Bauelementes 300,
wie es in 3a gezeigt ist, kann die gleichen
Prozesse umfassen, wie sie zuvor mit Bezug zu den 2a bis 2e beschrieben sind,
um damit selektiv die epitaktisch gewachsenen Gebiete 308a und 308b zu
bilden. Im Gegensatz zum konventionellen Prozessablauf wird die
Beschichtung 309a, 309b gebildet, beispielsweise
durch Oxidieren des Bauelements 300. Danach wird die Maskenschicht 321 beispielsweise
durch plasmaunterstützte
chemische Dampfabscheidung aufgebracht und nachfolgend wird die Ätzmaske 322 durch
gut etablierte Photolithographieverfahren gebildet. Danach wird
die Maskenschicht 321 selektiv von dem ersten Bauteilgebiet 340a entfernt,
beispielsweise durch einen selektiven isotropen oder anisotropen Ätzprozess,
der in oder auf der Beschichtung 309a stoppt. Da die Maskenschicht 321 äußerst konform über dem
ersten Bauteilgebiet 340a abgeschieden ist, bleiben die
zu entfernenden Abstandselemente 307a und die Deckschicht 305a im
Wesentlichen intakt, wenn ein im Wesentlichen anisotroper Ätzprozess
zum Entfernen der Maskenschicht 321 angewendet wird. Wenn
ein anisotroper Ätzprozess
angewendet wird, wird die Dicke des zu entfernenden Abstandselements 307a durch
den Ätzvorgang
um die Schichtdicke der Maskenschicht 321 entsprechend vergrößert. Da
die Dicke der Schicht 321 relativ dünn gewählt werden kann, beeinflusst
die Zunahme der Breite des zu entfernenden Abstandselements 307a die
weitere Bearbeitung nicht wesentlich. Nach dem selektiven Entfernen
der Maskenschicht 321 wird auch die Ätzmaske 322 entfernt
und danach wird das Bauelement 300 einer oxidierenden Umgebung
ausgesetzt, beispielsweise einer sauerstoffenthaltenden Atmosphäre bei einer
erhöhten
Temperatur, um einen gut steuerbaren selektiven Oxidationsprozess
in dem epitaktisch gewachsenen Gebiet 308 in Gang zu setzen,
während
eine Oxidation der Gebiete 308b im Wesentlichen vermieden
oder zumindest deutlich durch die verbleibende Maskenschicht 321,
die auf dem zweiten Bauteilgebiet 340 bewahrt bleibt, verlangsamt
wird. In anderen Ausführungsformen
kann eine oxidierende Lösung
auf das Bauelement 300 aufgebracht werden, möglicherweise
nachdem zuerst die Beschichtung 309a beispielsweise mittels
eines nasschemischen Ätzprozesses
auf der Grundlage von Fluorwasserstoff (HF) entfernt wurde.
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3b zeigt
schematisch das Bauelement 300 nach Beendigung des gut
steuerbaren selektiven Oxidationsprozesses, wobei ein oxidierter
Bereich 310a mit einer gut gesteuerten Dicke 311a über dem epitaktisch
gewachsenen Gebiet 308a gebildet ist. Danach wird der oxidierte
Bereich 310a entfernt oder dessen Dicke wird verringert, beispielsweise
auf einen Wert, der ähnlich
ist zu jenem der Beschichtung 309b des zweiten Bauteilgebiets 340b.
Die Entfernung des oxidierten Bereichs oder die Dickenreduktion
davon kann mittels eines nasschemischen Prozesses auf der Grundlage
von beispielsweise HF erreicht werden. Anschließend werden die zu entfernenden
Abstandselemente 307a und die Deckschicht 305a sowie
die verbleibende Maskenschicht 321 und die zu entfernenden
Abstandselemente 307b und die Deckschicht 305b beispielsweise
in einem gemeinsamen Ätzprozess
unter Anwendung heißer
Phosphorsäure
entfernt. Schließlich
werden die Beschichtung 309b und möglicherweise der verbleibende
Teil des oxidierten Bereichs 310a selektiv zu dem darunter
liegenden Halbleitermaterial entfernt, wodurch ein epitaktisch gewachsenes
Gebiet 308a mit einer effektiven Höhe 319a und einer
Höhe 319b für das Gebiet 308b in
dem zweiten Bauteilgebiet 340b erzeugt werden. Da der selektive
Oxidationsprozess zur Herstellung des oxidierten Bereichs 310a eine überlegene
Steuerbarkeit im Vergleich zu einem typischen anisotropen oder isotropen Ätzprozess
bietet, ist die schließlich
erhaltene Höhe 319a mit
hoher Präzision
einstellbar, so dass entsprechende Bauteileigenschaften in genauer
Weise eingestellt werden können.
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Der
weitere Prozess zur Vervollständigung des
Halbleiterbauelements 300 kann dann so ausgeführt werden,
wie dies zuvor mit Bezug zu 2b erläutert ist.
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Es
gilt also, die vorliegende Erfindung stellt eine verbesserte Technik
bereit, um Schaltungselemente mit epitaktisch gewachsenen Halbleitergebieten
bereit zustellen, deren Höhe
individuell in zwei oder mehreren unterschiedlichen Bauteilgebieten einstellbar
ist, indem eine globale Epitaxiewachstumsmaske bereitgestellt wird
oder indem eine Dicke epitaktisch gewachsener Gebiete selektiv reduziert wird.
In einigen Ausführungsformen
können
beide Verfahren kombiniert werden, um eine erhöhte Flexibilität beim Einstellen
der Höhe
epitaktisch gewachsener Gebiete in mehreren Bauteilgebieten zu ermöglichen.
Da epitaktisch gewachsene erhöhte Source-
und Draingebiete gegenwärtig
als bevorzugte Verfahren zur Herstellung äußerst größenreduzierter Transistorbauelemente
betrachtet werden, ist die vorliegende Erfindung insbesondere vorteilhaft
für Bauelemente
mit kritischen Abmessungen von ungefähr 90 nm oder weniger.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.