DE10234392B4 - Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür - Google Patents
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Abstract
Halbleiterbauelement
mit folgenden Merkmalen:
– einem Halbleitersubstrat (100),
– einer Mehrzahl von benachbarten Gates, die jeweils eine Gate-Oxidschicht (102) auf dem Halbleitersubstrat und eine auf der Gate-Oxidschicht gebildete Gate-Elektrode (104b, 114) mit einem ersten, auf der Gate-Oxidschicht (102) gebildeten Gate-Elektrodenteil (104b) und einem mindestens auf diesem gebildeten zweiten Gate-Elektrodenteil (114) beinhalten,
– einem ersten ionenimplantierten Bereich (118), der als tiefer Source/Drain-Bereich im Halbleitersubstrat (100) im Bereich zwischen benachbarten Gates gebildet ist,
– einem zweiten ionenimplantierten Bereich (106), der als Source/Drain-Ausdehnungsbereich im Halbleitersubstrat seitlich an den ersten ionenimplantierten Bereich angrenzend gebildet ist,
– einem Halo-Ionenimplantationsbereich (108), der seitlich an den zweiten ionenimplantierten Bereich auf der dem ersten ionenimplantierten Bereich entgegengesetzten Seite angrenzt und durch eine Schrägwinkel-Ionenimplantation unter Verwendung der ersten Gate- Elektrodenteile als Implantationsmaske vor Aufbringen der zweiten Gate-Elektrodenteile gebildet ist,
– einer Siliziumnitrid-Schicht (110b), die entlang von Seitenwänden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils und...
– einem Halbleitersubstrat (100),
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Description
- Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Halo-Ionenimplantationsbereich und auf ein Verfahren zur Herstellung eines solchen Halbleiterbauelements.
- In Halbleiterbauelementen, die einen MOS-Transistor verwenden, hat die kritische Dimension einer Gate-Elektrode zahlreiche Auswirkungen auf die Eigenschaften des MOS-Transistors. Mit höherer Integration von Halbleiterbauelementen wird die kritische Dimension der Gate-Elektrode kleiner. Daher wird häufig ein Verfahren zur Bildung eines flachen Übergangs benutzt, um auf diese Weise eine Verbesserung bezüglich eines Kurzkanaleffektes zu erreichen, der durch das Herunterskalieren des MOS-Transistors verursacht wird. Dies findet jedoch seine Grenzen in der Verringerung des Widerstandes eines Source/Drain-Ausdehnungsbereichs. Als Alternative wurde eine Halo-Ionenimplantation vorgeschlagen. Mit viel kleiner werdender kritischer Dimension der Gate-Elektrode wird jedoch die Konzentration der Halo-Ionenimplantation höher, was in einem Anwachsen der Übergangskapazität und des Übergangsleckstroms und in einer Verringerung des Ein-Stroms resultiert. Um diese Schwierigkeiten anzugehen, wurde eine Ionenimplantation unter hohem Winkel vorgeschlagen.
- Die Ionenimplantation unter hohem Winkel ist eine Methode zum selektiven Implantieren von Störstellenionen in die Seiten von Source/Drain-Ausdehnungsbereichen unter Verwendung eines hohen Winkels während der Ionenimplantation zur Bildung eines Halo-Ionenimplantationsbereichs. Diese Methode verhindert effektiv einen Kurzkanaleffekt, selbst wenn Störstellenionen mit niedriger Konzentration in die Seiten der Source/Drain-Ausdehnungsbereiche implantiert werden. Wenn die Konzentration der Störstellen im Halo-Ionenimplantationsbereich verringert wird, wird ein Volumeneffekt reduziert, was den Ein-Strom erhöht und den Aus-Strom verringert. Zudem bewirkt die Halo-Ionenimplantation unter hohem Winkel eine Verringerung der Übergangskapazität und der Schwankung in der Gate-Länge. Mit höherem Integrationsgrad der Halbleiterbauelemente wird jedoch aufgrund der Begrenzungen hinsichtlich des Abstands von Gate zu Gate die Halo-Ionenimplantation unter mehr als einem gewissen vorgegebenen Winkel nicht mehr möglich, so dass die Vorteile der Halo-Ionenimplantation unter hohem Winkel nicht realisiert werden können. Somit wird zwar die Halo-Ionenimplantation unter hohem Winkel bei der Herstellung von Transistoren mit hohem Leistungsvermögen benutzt, wie oben erläutert, aufgrund benachbarter Gate-Elektroden tritt jedoch während der Ionenimplantation ein Abschaffungseffekt auf, so dass eine Halo-Ionenimplantation für über einem gewissen Winkel liegende höhere Winkel nicht mehr durchgeführt werden kann.
- Um diese Schwierigkeit zu beheben, könnte der Abstand zwischen den Gate-Elektroden erhöht oder die Höhe der Gate-Elektroden verringert werden. Das Vergrößern der Abstände zwischen den Gate-Elektroden resultiert jedoch in einem Anwachsen der Chipgröße und läuft einem hohen Integrationsgrad zuwider. Eine Verringerung der Höhe der Gate- Elektroden führt dazu, dass keine ausreichende Höhentoleranz für die Bildung von Silicid zur Verfügung steht, das zur Widerstandsverringerung benötigt wird, was die Gefahr erhöht, dass Silicid auf einem Gate eine Gate-Oxidschicht oder einen aktiven Bereich angreift, so dass keine ausreichende Gate-Elektrodenhöhe für eine nachfolgenden Prozess chemisch-mechanischen Polierens (CMP) erhalten werden kann.
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1 zeigt in einem schematischen Querschnitt die Auswirkungen der Höhe einer Gate-Elektrode und des Abstands zwischen Gate-Elektroden auf den Ionenimplantationswinkel nach dem Stand der Technik. Wie aus1 ersichtlich, wird, wenn der Abstand zwischen je zwei Gate-Elektroden mit a, die Höhe der Gate-Elektroden mit b und der Winkel zwischen der Oberflächennormalen des Halbleitersubstrats10 und der Einfallsrichtung der Störstellenionen mit θ bezeichnet werden, ein ausreichendes Verhältnis von a/b benötigt, um die Halo-Ionenimplantation mit hohem Winkel anzuwenden. Um dies zu erreichen, sollte der Abstand a zwischen den Gate-Elektroden ausreichend erhöht oder die Höhe b der Gate-Elektroden ausreichend verringert werden. Eine Reduzierung der Höhe b der Gate-Elektroden resultiert jedoch darin, dass die Höhentoleranz der Gate-Elektroden für die Bildung von Silicid ungenügend wird, das zur Widerstandsverringerung benötigt wird, so dass eine Gate-Oxidschicht12 oder ein aktiver Bereich durch Silicid auf der Gate-Elektrode angegriffen werden kann und daher keine für einen nachfolgenden CMP-Prozess ausreichende Höhe der Gate-Elektrode erzielt werden kann. Eine Erhöhung des Abstands a zwischen den Gate-Elektroden hat einen Verlust für die Entwurfsregel zur Folge, so dass die Chipabmessung größer wird. Dies läuft einem hohen Integrationsgrad im Halbleiterfertigungsprozess zuwider. - In der Patentschrift
US 6.049.114 A ist ein Halbleiterbauelement beschrieben, bei dem ein erster ionenimplantierter Bereich in einem Halbleitersubstrat, ein zweiter ionenimplantierter Bereich seitlich vom ersten ionen implantierten Bereich und ein Halo-Implantationsbereich benachbart zur dem ersten ionenimplantierten Bereich entgegengesetzten Seite des zweiten ionenimplantierten Bereichs gebildet sind. Der zweite ionenimplantierte Bereich und der Halo-Implantationsbereich werden erzeugt, nachdem zuvor ganzflächig eine Gate-Oxidschicht auf das Halbleitersubstrat aufgebracht und auf dieser eine Gate-Elektrodenstruktur mit einer Metallelektrode und einer darüberliegenden Deckelektrode sowie einem Seitenwandabstandshalter aus einem oxidfreien Material, wie Siliziumnitrid, als Seitenwandschutz der Metallelektrode während nachfolgender Implantations- und Ätzschritte gebildet wurden. Dann werden ganzflächig eine Oxid-Überzugsschicht und eine weitere Abstandshalterschicht aufgebracht, und letztere wird zu einem zweiten Abstandshalter an der Seitenwand der Oxid-Überzugsschicht strukturiert und dient als Implantationsmaske zur Erzeugung des ersten. ionenimplantierten Bereichs. Danach wird die Oxid-Überzugsschicht im freiliegenden Bereich durch Ätzen entfernt, und auf der Gate-Elektrodenstruktur einschließlich der Oberseite des ersten Abstandshalters und der verbliebenen Oxid-Überzugsschicht wird eine Gate-Deckschicht aus Silicid gebildet, und gleichartige Silicidstrukturen werden in den übrigen freiliegenden Siliziumbereichen des Halbleitersubstrats erzeugt, um ohmsche Kontaktanschlüsse bereitzustellen. In einem alternativen Ausführungsbeispiel wird die den ersten Seitenwandabstandshalter bildende Schicht ganzflächig bis nach der Erzeugung des ersten ionenimplantierten Bereichs belassen und konform zur Oxid-Überzugsschicht nach deren strukturierendem Ätzen ebenfalls im dann freiliegenden Bereich durch Ätzen entfernt. - Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, welche die Realisierung von Gate-Elektroden mit niedrigem Gate-Widerstand und niedriger parasitärer Kapazität und mit einem Halo-Ionenimplantationsbereich ermöglichen, der Kurzkanaleffekte effektiv unterdrückt, und bei denen die Durchführung einer Ionenimplantation unter hohem Winkel ohne Vergrößerung des Abstands zwischen den Gate-Elektroden möglich ist.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 13.
- Erfindungsgemäß können Gate-Elektroden mit einer T-förmigen Struktur aus einem ersten, unteren Gate-Elektrodenteil geringerer Breite und einem zweiten, oberen Gate-Elektrodenteil größerer Breite vorgesehen sein, so dass ein breites Silicid gebildet und der Widerstand reduziert werden kann. Ebenso können die Gate-Kapazität und die Überlapp-Kapazität zwischen der Gate-Elektrode und dem Source/Drain-Ausdehnungsbereich reduziert werden. Eine Halo-Ionenimplantation kann unter hohem Winkel nach Bildung des ersten und vor Bildung des zweiten Gate-Elektrodenteils durchgeführt werden, was vergleichsweise hohe Implantationswinkel erlaubt, ohne den Abstand zwischen den Gate-Elektroden zu erhöhen. Störstellenionen können selektiv in die Seiten des Source/Drain-Ausdehnungsbereichs zur Bildung eines Halo-Ionenimplantationsbereichs implantiert werden, was Kurzkanaleffekte effektiv unterdrückt. Der Halo-Ionenimplantationsbereich lässt sich mit niedriger Störstellenkonzentration bilden, was einen Volumeneffekt reduziert, den Ein-Strom erhöht und den Aus-Strom verringert. Auch die Übergangskapazität lässt sich reduzieren.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
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1 eine schematische Querschnittansicht zur Veranschaulichung der Auswirkungen der Höhe von Gate-Elektroden und des Abstands zwischen den Gate-Elektroden herkömmlicher Art auf einen Ionenimplantationswinkel, -
2 bis13 schematische Querschnittansichten eines Halbleiterbauelements in aufeinanderfolgenden Herstellungsstufen zur Veranschaulichung einer ersten erfindungsgemäßen Ausführungsform und -
14 bis17 schematische Querschnittansichten eines Halbleiterbauelements in aufeinanderfolgenden Herstellungsstufen zur Veranschaulichung einer zweiten erfindungsgemäßen Ausführungsform. - Die
12 und16 veranschaulichen in schematischen Querschnittansichten erfindungsgemäße Strukturen eines Halbleiterbauelements. Wie aus12 und16 ersichtlich, ist ein erster ionenimplantierter Bereich118 in Form eines tiefen Source-/Drain-Bereichs in einem Halbleitersubstrat100 gebildet. Der erste ionenimplantierte Bereich118 befindet sich im Halbleitersubstrat100 in einem Bereich, der breiter als der Abstand zwischen ersten Abstandshaltern116a ist. Ein zweiter ionenimplantierter Bereich106 ist in Form eines Source/Drain-Ausdehnungsbereichs106 beidseits des ersten ionenimplantierten Bereichs118 ausgebildet. Vorzugsweise ist die Störstellenkonzentration im zweiten ionenimplantierten Bereich106 niedriger als im ersten ionenimplantierten Bereich118 . - Des weiteren grenzt an den zweiten ionenimplantierten Bereich
106 auf der dem ersten ionenimplantierten Bereich118 abgewandten Seite ein Halo-Ionenimplantationsbereich108 an. Die in den Halo-Ionenimplantationsbereich108 implantierten Störstellen sind von einem Typ, der demjenigen der Störstellen im ersten und zweiten ionenimplantierten Bereich118 ,106 entgegengesetzt ist. Wenn beispielsweise die in den ersten und zweiten ionenimplantierten Bereich118 ,106 implantierten Störstellen p-leitend sind, wie Bor (B) und/oder Indium (In), handelt es sich bei den in den Halo-Ionenimplantationsbereich108 implantierten Störstellen um n-leitende Störstellen, wie Arsen (As) und/oder Phosphor (P). Umgekehrt handelt es sich bei den in den Halo-Ionenimplantationsbereich108 implantierten Störstellen um p-leitende Störstellen, wie Bor (B) und/oder Indium (In), wenn die in den ersten und zweiten ionenimplantierten Bereich118 ,106 implantierten Störstellen n-leitend sind, wie Arsen (As) und/oder Phosphor (P). Vorzugsweise enthält der Halo-Ionenimplantationsbereich108 Störstellen in niedriger Konzentration. Der Halo-Ionenimplantationsbereich108 ist an den Seiten des Source/Drain-Ausdehnungsbereichs106 ausgebildet und unterdrückt so selbst mit Störstellen in niedriger Konzentration effektiv einen Kurzkanaleffekt. Außerdem reduziert er einen Volumeneffekt, erhöht den Ein-Strom und reduziert den Aus-Strom. Des weiteren kann die Übergangskapazität reduziert werden. - Auf dem Halbleitersubstrat
100 ist eine Gate-Oxidschicht102 zwischen den Source/Drain-Ausdehnungsbereichen106 ausgebildet. Auf der Gate-Oxidschicht102 befindet sich eine erste Gate-Elektrode104b . Diese ist vorzugsweise aus polykristallinem Silizium oder aus Silizium-Germanium (SiGe) gebildet. In einem Ausführungsbeispiel beträgt die Höhe der ersten Gate-Elektrode104b zwischen 50 nm und 100 nm. Auf dem Halbleitersubstrat100 und entlang von Seitenwänden der Gate-Oxidschicht102 und der ersten Gate-Elektrode104b ist eine Schicht110b aus Siliziumnitrid (Si3N4) gebildet. Die Si3N4-Schicht110b befindet sich an beiden Seiten der ersten Gate-Elektrode104b und weist einen L-förmigen oder spiegelbildlich L-förmigen Querschnitt auf. Die Siliziumnitrid-Schicht weist vorzugsweise eine Dicke zwischen 3 nm und 20 nm auf. Benachbart zur Siliziumnitridschicht110b ist auf der von der ersten Gate-Elektrode104b abgewandten Seite eine Oxidschicht112b vorgesehen. Diese ist durch ein Hochtemperaturoxid (HTO), ein Mitteltemperaturoxid (MTO) oder ein Niedertemperaturoxid (LTO) gebildet. Auf der ersten Gate-Elektrode104 , der Siliziumnitrid-Schicht110b und der Oxidschicht112b ist eine zweite Gate-Elektrode114 ausgebildet. Diese besteht bevorzugt aus polykristallinem Silizium oder Silizium-Germanium (SiGe). In einem Ausführungsbeispiel beträgt die Höhe der zweiten Gate-Elektrode114 zwischen 30 nm und 150 nm. An den Seitenwänden der zweiten Gate-Elektrode114 und der Oxidschicht112b ist ein erster Abstandshalter116a ausgebildet. Er ist somit der zweiten Gate-Elektrode114 und der Oxidschicht112b benachbart und auf der Siliziumnitrid-Schicht110b auf der Oberfläche des Halbleitersubstrats100 gebildet. Der erste Abstandshalter116a besteht aus einem Hochtemperaturoxid (HTO), einem Mitteltemperaturoxid (MTO) oder einem Niedertemperaturoxid (LTO). - Somit weisen die Gate-Elektroden in den erfindungsgemäßen Halbleiterbauelementen eine T-förmige Struktur auf, die aus der ersten Gate-Elektrode
104b und der zweiten Gate-Elektrode114 besteht. In dieser T-förmigen Gate-Struktur ist die Breite eines unteren Gate-Elektrodenteils, d. h. der ersten Gate-Elektrode104b , reduziert, während die Breite eines oberen Gate-Elektrodenteils, d. h. der zweiten Gate-Elektrode114 , demgegenüber größer ist, so dass ein breiter Siliziumbereich gebildet ist und der Widerstand reduziert werden kann. Dadurch können die Gate- Kapazität und die Überlapp-Kapazität zwischen Gate-Elektrode und Source/Drain-Ausdehnungsbereich reduziert werden. - Die
13 und17 veranschaulichen in schematischen Querschnittansichten eine Struktur, bei der zusätzlich auf dem Halbleiterbauelement gemäß den12 und16 ein dritter ionenimplantierter Bereich und ein zweiter Abstandshalter ausgebildet sind. Wie aus den13 und17 ersichtlich, ist im Halbleitersubstrat100 ein dritter ionenimplantierter Bereich122 in einem Bereich des Halbleitersubstrat100 gebildet, der breiter als der Abstand zwischen zweiten Abstandshaltern120 ist, auf die weiter unten eingegangen wird. Der erste ionenimplantierte Bereich118 ist in diesem Fall effektiv an den beiden Seiten des dritten ionenimplantierten Bereichs122 vorhanden. Die Störstellenkonzentration im ersten ionenimplantierten Bereich118 ist vorzugsweise niedriger als im dritten ionenimplantierten Bereich122 . Des weiteren ist der zweite ionenimplantierte Bereich106 dem ersten ionenimplantierten Bereich118 auf der dem dritten ionenimplantierten Bereich122 entgegengesetzten Seite benachbart. Die Störstellenkonzentration im zweiten ionenimplantierten Bereich106 ist vorzugsweise niedriger als im ersten ionenimplantierten Bereich118 . Der Halo-Ionenimplantationsbereich108 ist dem zweiten ionenimplantierten Bereich106 auf der dem ersten ionenimplantierten Bereich118 entgegengesetzten Seite benachbart. Die in den Halo-Ionenimplantationsbereich108 implantierten Störstellen sind von einem Typ, der demjenigen der Störstellen im ersten, zweiten und dritten ionenimplantierten Bereich118 ,106 ,122 entgegengesetzt ist. Wenn beispielsweise die in den ersten, zweiten, dritten ionenimplantierten Bereich118 ,106 ,122 implantierten Störstellen p-leitend sind, wie Bor (B) und/oder Indium (In), sind die in den Halo-Ionenimplantationsbereich108 implantierten Störstellen n-leitend, wie Arsen (As) und/oder Phosphor (P). Umgekehrt sind die in den Halo-Ionenimplantationsbereich108 implantierten Störstellen p-leitend, wie Bor (B) und/oder Indium (In), wenn die in den ersten, zweiten und dritten ionenimplantierten Bereich118 ,106 ,122 implantierten Störstellen n-leitend sind, wie Arsen (As) und/oder Phosphor (P). Der Halo-Ionenimplantationsbereich108 ist an den Seiten des Source/Drain-Ausdehnungsbereichs106 ausgebildet, wodurch er effektiv einen Kurzkanaleffekt selbst mit Störstellen niedriger Konzentration unterdrückt, einen Volumeneffekt reduziert, den Ein-Strom erhöht und den Aus-Strom verringert. Dadurch kann die Übergangskapazität reduziert werden. Der jeweilige zweite Abstandhalter120 ist an den Seitenwänden der Gate-Elektroden gebildet. Im übrigen ist die Gate-Struktur des Halbleiterbauelements der13 und17 gleich der T-förmigen Gate-Struktur der12 und16 . - Unter Bezugnahme auf die
2 bis13 wird ein erfindungsgemäßes Verfahren zur Herstellung des Halbleiterbauelements gemäß13 im folgenden erläutert. Zunächst wird, wie aus2 ersichtlich, auf einem Halbleitersubstrat100 ein aktiver Bereich definiert, und eine nicht gezeigte Feldoxidschicht zur elektrischen Isolierung des aktiven Bereichs wird erzeugt. Die Feldoxidschicht kann durch einen Prozess lokaler Oxidation von Silizium (LOCOS) oder einen Prozess flacher Grabenisolation gebildet werden. Anschließend wird für das Halbleitersubstrat100 eine Ionenimplantation zur Steuerung einer Schwellenspannung ausgeführt. Dann wird auf dem Halbleitersubstrat100 eine Gate-Oxidschicht102 erzeugt. Danach wird auf der Gate-Oxidschicht102 ein erstes Gate-Material104 abgeschieden, vorzugsweise polykristallines Silizium oder Silizium-Germanium (SiGe). Wenn das erste Gate-Material104 zu dick ist, kann in einem späteren Halo-Ionenimplantationsprozess keine Ionenimplantation unter hohem Winkel erfolgen. Wenn das erste Gate-Material104 zu dünn ist, reicht die Höhentoleranz der Gate-Elektrode zur Bildung von Silicid nicht aus, das zur Widerstandsverringerung benötigt wird, was die Gefahr erhöht, dass Silicid auf einer Gate-Elektrode die Gate-Oxidschicht102 oder einen aktiven Bereich angreift und daher keine ausreichende Dicke für einen nachfolgenden CMP-Prozess erreicht werden kann. Die Depositionsdicke des ersten Gate-Materials104 sollte daher unter Berücksichtung dieser Gesichtspunkte geeignet festgelegt werden. In einem Ausführungsbeispiel wird das erste Gate-Material104 in einer Dicke von 50 nm bis 150 nm abgeschieden. - Im Verfahrensstadium von
3 werden das erste Gate-Material104 und die Gate-Oxidschicht102 strukturiert. Dazu wird ein herkömmlicher Fotolithografieprozess verwendet. Auf diese Weise wird eine erste Gate-Elektrode104a durch Strukturierung erzeugt. - Im Verfahrensstadium von
4 wird ein Source/Drain-Ausdehnungsbereich106 durch Implantieren von Störstellenionen in das Halbleitersubstrat100 mit der darauf gebildeten ersten Gate-Elektrode104a erzeugt. Der Source/Drain-Ausdehnungsbereich106 wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Halbleitersubstrat100 entgegengesetzt ist. Wenn beispielsweise das Halbleitersubstrat100 mit n-leitenden Störstellen dotiert wird, wird der Source/Drain-Ausdehnungsbereich106 mit p-leitenden Störstellen dotiert, wie Bor (B) und/oder Borfluorid (BF2). Umgekehrt wird der Source/Drain-Ausdehnungsbereich106 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn das Halbleitersubstrat100 mit p-leitenden Störstellen dotiert wird. - Wie aus
5 ersichtlich, wird dann im Halbleitersubstrat100 mit dem darauf gebildeten Source/Drain-Ausdehnungsbereich106 ein Halo-Ionenimplantationsbereich108 unter Verwendung eines Halo-Ionenimplantationsverfahrens mit hohem Winkel erzeugt. Der Halo-Ionenimplantationsbereich108 wird an den Seiten des Source/Drain-Ausdehnungsbereichs106 ausgebildet. Dadurch kann jeglicher Kurzkanaleffekt effektiv unterdrückt werden, und ein Volumeneffekt kann verringert werden, was den Ein-Strom steigert und den Aus-Strom verrin gert, selbst mit Störstellen niedriger Konzentration. Außerdem kann die Übergangskapazität reduziert werden, und die Schwankung in der Gate-Länge lässt sich verringern. Vorzugsweise wird die Halo-Ionenimplantation unter hohem Winkel derart durchgeführt, dass der Winkel θ zwischen der Normalenrichtung des Halbleitersubstrats100 und der Einfallsrichtung der Störstellenionen zwischen 30° und 80° liegt. Der Halo-Ionenimplantationsbereich108 wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Source/Drain-Ausdehnungsbereichs106 entgegengesetzt ist. Wenn beispielsweise der Source/Drain-Ausdehnungsbereich106 mit n-leitenden Störstellen dotiert wird, wird der Halo-Ionenimplantationsbereich108 mit p-leitenden Störstellen ionenimplantiert, wie Bor (B) und/oder Indium (In). Umgekehrt wird der Halo-Ionenimplantationsbereich108 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn der Source/Drain-Ausdehnungsbereich106 mit p-leitenden Störstellen dotiert wird. Vorzugsweise wird der Halo-Ionenimplantationsbereich108 mit Störstellen niedriger Konzentration ionenimplantiert. Wenn die Störstellenkonzentration im Halo-Ionenimplantationsbereich108 zu hoch ist, können die Übergangskapazität und der Übergangsleckstrom anwachsen, und der Ein-Strom kann sich verringern. - Danach wird, wie in
6 gezeigt, eine Siliziumnitrid(Si3N4)-Schicht110 konform entlang einer Stufe auf dem Halbleitersubstrat100 mit dem Halo-Ionenimplantationsbereich108 erzeugt. In einem Ausführungsbeispiel beträgt die Dicke der Siliziumnitrid-Schicht110 zwischen 3 nm und 20 nm. Anschließend wird auf die Siliziumnitrid-Schicht110 eine Oxidschicht112 mit hoher Ätzselektivität bezüglich der Siliziumnitrid-Schicht110 aufgebracht. Die Oxidschicht112 wird aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO) gebildet. In einem Ausführungsbeispiel liegt die Dicke der Oxidschicht112 zwischen 50 nm und 250 nm. - Im Verfahrensstadium von
7 wird das Halbleitersubstrat100 mit der darauf aufgebrachten Oxidschicht112 durch chemisch-mechanisches Polieren (CMP) planarisiert, so dass die Oberseite der ersten Gate-Elektrode104a freigelegt wird. Die erste Gate-Elektrode104a wird durch den CMP-Prozess auf eine vorgegebene Dicke abgetragen. In einem Ausführungsbeispiel beträgt die Höhe der auf diese Weise dickenreduzierten ersten Gate-Elektrode104b nach diesem Abtragvorgang zwischen 50 nm und 100 nm. - Danach wird, wie in
8 gezeigt, auf die erste Gate-Elektrode104b ein zweites Gate-Material unter Verwendung eines selektiven epitaktischen Wachstumsverfahrens aufgewachsen, um eine zweite Gate-Elektrode114 zu erzeugen. Vorzugsweise ist das zweite Gate-Material polykristallines Silizium oder Silizium-Germanium (SiGe). In einem Ausführungsbeispiel wird das Gate-Material in einer Dicke zwischen 30 nm und 150 nm aufgewachsen. Die zweite Gate-Elektrode114 wird auf der ersten Gate-Elektrode104b gebildet, so dass sich insgesamt eine Gate-Elektrode mit T-förmiger Struktur ergibt, die aus der ersten Gate-Elektrode104b und der zweiten Gate-Elektrode114 besteht. - Anschließend wird, wie in
9 gezeigt, die durch den Abtragprozess dickenreduzierte Oxidschicht112a unter Verwendung der zweiten Gate-Elektrode114 als Ätzmaske geätzt. Speziell wird hierzu das Halbleitersubstrat100 mit der darauf gebildeten zweiten Gate-Elektrode114 ohne Bildung einer Fotomaskenschicht trockengeätzt. Der Ätzvorgang belässt eine Oxidschicht112b nur unter der zweiten Gate-Elektrode114 benachbart zu der nach dem Abtragprozess verbliebenen Siliziumnitrid-Schicht110a . Die Siliziumnitrid-Schicht110a , die wie gesagt eine Ätzse lektivität bezüglich der Oxidschicht112a aufweist, dient für den Ätzvorgang als Ätzstopp. - Im Verfahrensstadium von
10 wird auf das Halbleitersubstrat100 eine Isolationsschicht116 zur Abstandshalterbildung aufgebracht. Die Isolationsschicht116 besteht aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO). In einem Ausführungsbeispiel liegt die Dicke der Isolationsschicht116 zwischen 30 nm und 250 nm. - Die Isolationsschicht
116 wird dann, wie in11 gezeigt, zur Bildung eines ersten Abstandshalters116a anisotrop trocken geätzt. Die Siliziumnitrid-Schicht110a unter der Isolationsschicht116 wird in diesem Bereich ebenfalls geätzt, so dass ein vorgegebener Bereich des Halbleitersubstrat100 freigelegt wird. - In das Halbleitersubstrat
100 mit dem darauf gebildeten ersten Abstandshalter116a werden dann, wie in12 gezeigt, Störstellenionen implantiert, um einen ersten tiefen Source/Drain-Bereich118 zu erzeugen. Dieser wird mit Störstellen eines Typs ionenimplantiert, die demjenigen für die Dotierung des Halbleitersubstrats100 entgegengesetzt sind. Wenn beispielsweise das Halbleitersubstrat100 mit n-leitenden Störstellen dotiert wird, wird der erste tiefe Source/Drain-Bereich118 mit p-leitenden Störstellen ionenimplantiert, wie Bor (B) und/oder Borfluorid (BF2). Umgekehrt wird der erste tiefe Source/Drain-Bereich118 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn das Halbleitersubstrat100 mit p-leitenden Störstellen dotiert wird. Vorzugsweise ist die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich118 höher als die Störstellenkonzentration im Source/Drain-Ausdehnungsbereich106 . - Wie aus
12 zu erkennen, werden der erste Abstandshalter116a und der erste tiefe Source-/Drain-Bereich118 nacheinander gebildet. Optional können, wie in13 dargestellt, außerdem ein zweiter Abstandshalter120 und ein zweiter tiefer Source-/Drain-Bereich122 gebildet werden. Dazu wird eine Isolationsschicht zur Abstandshalterbildung auf das Halbleitersubstrat100 aufgebracht und dann anisotrop trocken geätzt, um den zweiten Abstandshalter120 zu erzeugen, wonach das Halbleitersubstrat100 ionenimplantiert wird, um den zweiten tiefen Source-/Drain-Bereich122 zu bilden. Vorzugsweise ist die Störstellenkonzentration im zweiten tiefen Source-/Drain-Bereich122 höher als die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich118 . Der Vorgang zur Bildung von Abstandshaltern und tiefen Source-/Drain-Bereichen kann einmal, wie beschrieben, oder mehrmals ausgeführt werden, so dass in letzterem Fall zwei Abstandshalter oder mehr und zwei oder mehr tiefe Source-/Drain-Bereiche in nicht näher gezeigter Weise gebildet werden können. - In den
14 bis17 ist ein zweites erfindungsgemäßes Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterbauelements veranschaulicht. Dabei werden in diesem Fall zunächst die gleichen Schritte wie im ersten Ausführungsbeispiel gemäß den2 bis9 durchgeführt, worauf verwiesen werden kann und an dieser Stelle nur kurz eingegangen wird. Zuerst wird auf dem Halbleitersubstrat100 ein aktiver Bereich definiert, und zur elektrischen Isolierung des aktiven Bereichs wird eine nicht gezeigte Feldoxidschicht aufgebracht. Dann werden die Gate-Oxidschicht102 und das erste Gate-Material104 auf dem Halbleitersubstrat100 gebildet und zur Erzeugung der Gate-Elektrode104a strukturiert. Anschließend werden in das Halbleitersubstrat100 Störstellenionen zur Bildung des Source/Drain-Ausdehnungsbereichs106 implantiert. Dann wird im Halbleitersubstrat100 der Halo-Ionenimplantationsbereich108 unter Verwendung eines Halo-Ionenimplantationsverfahrens mit hohem Winkel erzeugt. Als nächstes wer den die Siliziumnitrid-Schicht110 und die Oxidschicht112 auf das Halbleitersubstrat100 aufgebracht, und das Halbleitersubstrat100 wird durch chemisch-mechanisches Polieren planarisiert, so dass die Oberseite der ersten Gate-Elektrode104a freigelegt wird. Daraufhin wird das zweite Gate-Material auf der ersten Gate-Elektrode104b unter Verwendung eines selektiven epitaktischen Wachstumsverfahrens aufgebracht, um die zweite Gate-Elektrode114 zu bilden. Als nächstes wird die Oxidschicht112a unter Verwendung der zweiten Gate-Elektrode114 als Ätzmaske geätzt, so dass nur noch die restliche Oxidschicht112b unter der zweiten Gate-Elektrode114 verbleibt. - Im Verfahrensstadium der
14 werden dann Störstellenionen in das Halbleitersubstrat100 mit der verbliebenen Oxidschicht112b implantiert, um einen ersten tiefen Source-/Drain-Bereich118 zu erzeugen. Dieser wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Halbleitersubstrat100 entgegengesetzt ist. Wenn beispielsweise das Halbleitersubstrat100 mit n-leitenden Störstellen dotiert wird, wird der erste tiefe Source-/Drain-Bereich118 mit p-leitenden Störstellen wie Bor (B) und/oder Borfluorid (BF2) ionenimplantiert. Wenn umgekehrt das Halbleitersubstrat100 mit p-leitenden Störstellen dotiert wird, wird der erste tiefe Source-/Drain-Bereich118 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert. Vorzugsweise ist die Störstellenkonzentration im ersten tiefen Source/Drain-Bereich118 höher als die Störstellenkonzentration im Source/Drain-Ausdehnungsbereich106 . - Dann wird, wie in
15 gezeigt, eine Isolationsschicht116 zur Abstandshalterbildung auf das Halbleitersubstrat100 mit dem ersten tiefen Source-/Drain-Bereich118 aufgebracht. Die Isolationsschicht116 besteht aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO). Vorzugsweise wird die Isolationsschicht116 in einer Dicke zwischen 30 nm und 250 nm gebildet. - Die Isolationsschicht
116 wird, wie in16 gezeigt, anisotrop trocken geätzt, um einen ersten Abstandshalter116a zu erzeugen. Die unter der Isolationsschicht116 liegende Siliziumnitrid-Schicht110a wird ebenfalls im entsprechenden Bereich geätzt, so dass ein vorgegebener Bereich des Halbleitersubstrats100 freigelegt wird. - Somit werden gemäß
16 ein erster Abstandshalter116a und ein erster tiefer Source-/Drain-Bereich118 gebildet. Optional können des weiteren, wie in17 dargestellt, ein zweiter Abstandshalter120 und ein zweiter tiefer Source-/Drain-Bereich122 erzeugt werden. Dazu werden in das Halbleitersubstrat100 Störstellenionen zur Bildung des zweiten tiefen Source-/Drain-Bereichs122 implantiert, anschließend wird auf das Halbleitersubstrat100 die Isolationsschicht zur Abstandshalterbildung aufgebracht, und dann wird die Isolationsschicht anisotrop trocken geätzt, um den zweiten Abstandshalter120 zu erzeugen. Vorzugsweise ist die Störstellenkonzentration im zweiten tiefen Source-/Drain-Bereich122 höher als die Störstellenkonzentration im ersten tiefen Source/Drain-Bereich118 . Bei Bedarf kann der Prozess zur Abstandshalterbildung und zur Bildung eines tiefen Source-/Drain-Bereichs beliebig oft wiederholt werden, so dass auch mehr als die gezeigten zwei Abstandshalter und mehr als die gezeigten zwei tiefen Source-/Drain-Bereiche in nicht näher gezeigter Weise gebildet werden können. - Wie die oben beschriebenen Ausführungsbeispiele deutlich machen, besitzt die Halbleiterbauelementstruktur gemäß der Erfindung vorzugsweise Gate-Elektroden mit T-förmiger Struktur, bestehend aus dem ersten Gate-Elektrodenteil und dem zweiten Gate-Elektrodenteil. Die Breite des unteren Gate-Elektrodenteils ist dabei relativ klein, während die Breite des oberen Gate-Elektrodenteils größer ist, so dass ein breites Silicid gebil det und dementsprechend der Widerstand verringert werden kann. Dadurch können auch die Gate-Kapazität und die Überlapp-Kapazität zwischen dem Gate- und dem Source/Drain-Ausdehnungsbereich reduziert werden.
- Während bei den eingangs erwähnten, herkömmlichen Halbleiterbauelementen mit höherem Integrationsgrad aufgrund der Beschränkungen des Abstands zwischen benachbarten Gate-Elektroden eine Halo-Ionenimplantation bei höheren als einem gewissen, relativ kleinen Winkel nicht mehr möglich ist, so dass die Vorteile einer Ionenimplantation unter hohem Winkel nicht mehr genutzt werden können, wird bei der Erfindung der erste, untere Gate-Elektrodenteil mit geringerer Höhe ausgebildet, dann wird die Halo-Ionenimplantation unter hohem Winkel ausgeführt, und dann wird erst der zweite, obere Gate-Elektrodenteil ausgebildet, so dass die Halo-Ionenimplantation unter hohem Winkel möglich ist, ohne den Abstand zwischen benachbarten Gate-Elektroden zu erhöhen.
- Beim erfindungsgemäßen Verfahren zur Herstellung eines Halbleiterbauelements werden Störstellenionen selektiv in die Seiten des Source/Drain-Ausdehnungsbereichs implantiert, um einen Halo-Ionenimplantationsbereich zu erzeugen, so dass Kurzkanaleffekte effektiv unterdrückt werden. Der Halo-Ionenimplantationsbereich wird mit niedriger Störstellenkonzentration gebildet, was einen Volumeneffekt verringert, den Ein-Strom erhöht und den Aus-Strom reduziert. Außerdem wird die Übergangskapazität reduziert.
Claims (30)
- Halbleiterbauelement mit folgenden Merkmalen: – einem Halbleitersubstrat (
100 ), – einer Mehrzahl von benachbarten Gates, die jeweils eine Gate-Oxidschicht (102 ) auf dem Halbleitersubstrat und eine auf der Gate-Oxidschicht gebildete Gate-Elektrode (104b ,114 ) mit einem ersten, auf der Gate-Oxidschicht (102 ) gebildeten Gate-Elektrodenteil (104b ) und einem mindestens auf diesem gebildeten zweiten Gate-Elektrodenteil (114 ) beinhalten, – einem ersten ionenimplantierten Bereich (118 ), der als tiefer Source/Drain-Bereich im Halbleitersubstrat (100 ) im Bereich zwischen benachbarten Gates gebildet ist, – einem zweiten ionenimplantierten Bereich (106 ), der als Source/Drain-Ausdehnungsbereich im Halbleitersubstrat seitlich an den ersten ionenimplantierten Bereich angrenzend gebildet ist, – einem Halo-Ionenimplantationsbereich (108 ), der seitlich an den zweiten ionenimplantierten Bereich auf der dem ersten ionenimplantierten Bereich entgegengesetzten Seite angrenzt und durch eine Schrägwinkel-Ionenimplantation unter Verwendung der ersten Gate- Elektrodenteile als Implantationsmaske vor Aufbringen der zweiten Gate-Elektrodenteile gebildet ist, – einer Siliziumnitrid-Schicht (110b ), die entlang von Seitenwänden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils und auf einem angrenzenden Bereich des Halbleitersubstrats gebildet ist, – einer Oxidschicht (112b ), die benachbart zur Siliziumnitrid-Schicht auf der dem ersten Gate-Elektrodenteil gegenüberliegenden Seite gebildet ist, und – einem ersten Abstandshalter (116a ), der an Seitenwänden des zweiten Gate-Elektrodenteils und der Oxidschicht gebildet ist. - Halbleiterbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die aus dem ersten und dem zweiten Gate-Elektrodenteil bestehende Gate-Elektrode eine T-förmige Struktur aufweist, bei der die Breite des zweiten Gate-Elektrodenteils größer als diejenige des ersten Gate-Elektrodenteils ist.
- Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Siliziumnitrid-Schicht, die an den Seiten des ersten Gate-Elektrodenteils gebildet ist, einen L-förmigen oder einen spiegelbildlich L-förmigen Querschnitt aufweist.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Gate-Oxidschicht auf dem Halbleitersubstrat in lateraler Richtung zwischen zwei benachbarten zweiten ionenimplantierten Bereichen gebildet ist.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der erste ionenimplantierte Bereich in einem Bereich des Halbleitersubstrats gebildet ist, der breiter als der Abstand zwischen sich gegenüberliegenden Teilen des ersten Abstandshalters an benachbarten Gates ist.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten ionenimplantierten Bereich höher als diejenige im zweiten ionenimplantierten Bereich ist.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass der erste Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) besteht.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate-Elektrodenteils zwischen 50 nm und 100 nm beträgt.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass der zweite Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) besteht.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass die Höhe des zweiten Gate-Elektrodenteils zwischen 30 nm und 150 nm beträgt.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 10, weiter dadurch gekennzeichnet, dass die Dicke der Siliziumnitrid-Schicht zwischen 3 nm und 20 nm beträgt.
- Halbleiterbauelement nach einem der Ansprüche 1 bis 11, weiter gekennzeichnet durch einen dritten ionenimplantierten Bereich (
122 ) im Halbleitersubstrat zwischen gegenüberliegenden Teilen des ersten Abstandshalters an benachbarten Gates und einen zweiten Abstandshalter (120 ) an den Seiten des ersten Abstandshalters. - Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren benachbarten Gates mit der Schrittfolge: – Bilden einer Gate-Oxidschicht (
102 ) und eines ersten Gate-Elektrodenteils (104b ) für die Gates auf einem Halbleitersubstrat (100 ), – Bilden eines Source/Drain-Ausdehnungsbereichs (106 ) durch Implantieren von Störstellenionen in das Halbleitersubstrat, – Bilden eines Halo-Ionenimplantationsbereichs (108 ) an den Seiten des Source/Drain-Ausdehnungsbereichs durch Implantieren von Störstellenionen unter einem vorgegebenen Winkel zur Normalenrichtung des Halbleitersubstrats unter Verwendung eines Halo-Ionenimplantationsverfahrens mit hohem Winkel, – Bilden einer Siliziumnitrid-Schicht (110 ) auf dem Halbleitersubstrat mit dem Halo-Ionenimplantationsbereich, – Bilden einer Oxidschicht (112 ) auf dem Halbleitersubstrat mit der Siliziumnitrid-Schicht, – Planarisieren des Halbleitersubstrats mit der Oxidschicht durch chemisch-mechanisches Polieren, wobei der erste Gate-Elektrodenteil freigelegt wird, – Bilden eines zweiten Gate-Elektrodenteils (114 ) mindestens auf dem ersten Gate-Elektrodenteil unter Verwendung eines selektiven epitaxialen Wachstumsverfahrens, – Ätzen der Oxidschicht zur Freilegung der Siliziumnitrid-Schicht unter Verwendung des zweiten Gate-Elektrodenteils als Ätzmaske, – Aufbringen einer Isolationsschicht (116 ) zur Abstandshalterbildung auf das Halbleitersubstrat und Erzeugen eines ersten Abstandshalters (116a ) durch anisotropes Trockenätzen und – Bilden eines ersten tiefen Source-/Drain-Bereichs (118 ) durch Implantieren von Störstellenionen in das Halbleitersubstrat. - Verfahren nach Anspruch 13, weiter dadurch gekennzeichnet, dass der Schritt zur Erzeugung des ersten Abstandshalters vor dem Schritt zur Bildung des ersten tiefen Source-/Drain-Bereichs und nach dem Schritt des Ätzens der Oxidschicht durchgeführt wird.
- Verfahren nach Anspruch 13 oder 14, weiter gekennzeichnet durch folgende Schritte nach dem Schritt zur Bildung des ersten tiefen Source-/Drain-Bereichs: – Aufbringen einer Isolationsschicht zur Abstandshalterbildung auf das Halbleitersubstrat und Erzeugen eines zweiten Abstandshalters (
120 ) durch anisotropes Trockenätzen und – Bilden eines zweiten tiefen Source-/Drain-Bereichs (122 ) durch Implantieren von Störstellenionen in das Halbleitersubstrat. - Verfahren nach Anspruch 15, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung eines Abstandshalters und der Schritt zum Implantieren von Störstellenionen zwecks Erzeugung eines tiefen Source-/Drain-Bereichs einmal oder mehrmals wiederholt werden.
- Verfahren nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass der Schritt zum Bilden des ersten tiefen Source-/Drain-Bereichs vor dem Schritt zum Bilden des zweiten Abstandshalters und nach dem Schritt des Ätzens der Oxidschicht durchgeführt wird.
- Verfahren nach Anspruch 17, weiter gekennzeichnet durch das Bilden einer weiteren Isolationsschicht zur Abstandshalterbildung auf dem Halbleitersubstrat und Erzeugen eines weiteren Abstandshalters durch anisotropes Trockenätzen nach dem Schritt zur Bildung des zweiten Abstandshalters und dem Schritt zur Bildung des zweiten tiefen Source-/Drain-Bereichs.
- Verfahren nach Anspruch 18, weiter dadurch gekennzeichnet, dass die Schritte zum Implantieren von Störstellenionen und zum Bilden eines Abstandshalters einmal oder mehrmals wiederholt werden.
- Verfahren nach einem der Ansprüche 13 bis 19, weiter gekennzeichnet durch folgende Schritte vor dem Schritt zum Bilden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils: – Bilden eines Bauelementisolationsbereichs auf dem Halbleitersubstrat und – Implantieren von Störstellenionen in das Halbleitersubstrat zur Steuerung einer Schwellenspannung.
- Verfahren nach einem der Ansprüche 13 bis 20, weiter dadurch gekennzeichnet, dass der Winkel zwischen der Normalenrichtung des Halbleitersubstrats und der Implantationsrichtung der Störstellenionen während der Halo-Ionenimplantation im Bereich zwischen 30° und 80° gewählt wird.
- Verfahren nach einem der Ansprüche 13 bis 21, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate-Elektrodenteils derart gewählt wird, dass der maximale Winkel zwischen der Normalenrichtung des Halbleitersubstrats und der Implantationsrichtung der Störstellenionen während der Halo-Implantation zwischen 30° und 80° liegt.
- Verfahren nach einem der Ansprüche 13 bis 22, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate-Elektrodenteils im Bereich zwischen 50 nm und 150 nm gewählt wird.
- Verfahren nach einem der Ansprüche 13 bis 23, weiter dadurch gekennzeichnet, dass der erste Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) gebildet wird.
- Verfahren nach einem der Ansprüche 13 bis 24, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich höher als diejenige im Source-/Drain-Ausdehnungsbereich ist.
- Verfahren nach einem der Ansprüche 13 bis 25, weiter dadurch gekennzeichnet, dass die Höhe des zweiten Gate-Elektrodenteils im Bereich zwischen 30 nm und 150 nm liegt.
- Verfahren nach einem der Ansprüche 13 bis 26, weiter dadurch gekennzeichnet, dass der zweite Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) gebildet wird.
- Verfahren nach einem der Ansprüche 13 bis 27, weiter dadurch gekennzeichnet, dass die Siliziumnitridschicht in einer Dicke zwischen 3 nm und 20 nm gebildet wird.
- Verfahren nach einem der Ansprüche 13 bis 28, weiter dadurch gekennzeichnet, dass die Oxidschicht aus einem Hochtemperaturoxid (HTO), einem Mitteltemperaturoxid (MTO) oder einem Niedertemperaturoxid (LTO) mit einer hohen Ätzselektivität gegenüber der Siliziumnitridschicht gebildet wird.
- Verfahren nach einem der Ansprüche 13 bis 29, weiter dadurch gekennzeichnet, dass der erste und der zweite Gate-Elektrodenteil eine Gate-Elektrode mit T-förmiger Struktur bilden, bei der die Breite des zweiten Gate-Elektrodenteils größer als die Breite des ersten Gate-Elektrodenteils ist.
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US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
US6806126B1 (en) * | 2002-09-06 | 2004-10-19 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor component |
JP3574644B2 (ja) * | 2002-11-20 | 2004-10-06 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US6905976B2 (en) * | 2003-05-06 | 2005-06-14 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
US7135373B2 (en) * | 2003-09-23 | 2006-11-14 | Texas Instruments Incorporated | Reduction of channel hot carrier effects in transistor devices |
DE102004005992B3 (de) * | 2004-02-06 | 2005-11-17 | Infineon Technologies Ag | Herstellungsverfahren für eine Halbleiterstruktur |
WO2006043328A1 (ja) * | 2004-10-22 | 2006-04-27 | Mitsubishi Denki Kabushiki Kaisha | 情報格納システム及びデジタル放送受信端末及び情報格納装置 |
JP4646672B2 (ja) * | 2005-03-31 | 2011-03-09 | セイコーインスツル株式会社 | コンテンツデータ配信システム、および受信装置 |
US20070001199A1 (en) * | 2005-06-30 | 2007-01-04 | Thunderbird Technologies, Inc. | Circuits and Integrated Circuits Including Field Effect Transistors Having Differing Body Effects |
JP4810932B2 (ja) * | 2005-08-29 | 2011-11-09 | カシオ計算機株式会社 | 携帯端末装置およびテレビ受信装置および番組表示制御方法 |
JP2007165541A (ja) * | 2005-12-13 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR100846393B1 (ko) * | 2007-03-30 | 2008-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
US20090218638A1 (en) * | 2008-02-29 | 2009-09-03 | Smith Michael A | Nand flash peripheral circuitry field plate |
CN101867665B (zh) * | 2009-04-15 | 2015-04-01 | 中兴通讯股份有限公司 | 媒体资源播放系统、方法、以及业务服务器 |
US9048254B2 (en) * | 2009-12-02 | 2015-06-02 | United Microelectronics Corp. | Semiconductor structure having a metal gate with side wall spacers |
CN101794712A (zh) * | 2010-01-28 | 2010-08-04 | 中国科学院上海微系统与信息技术研究所 | 大角度离子注入抑制soi mos器件浮体效应的方法 |
CN102386085A (zh) * | 2010-09-06 | 2012-03-21 | 中国科学院微电子研究所 | 一种用于后栅工艺的平坦化方法及其器件结构 |
CN104217933B (zh) * | 2013-06-05 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
US9349817B2 (en) * | 2014-02-03 | 2016-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd | Semiconductor device including spacers having different dimensions |
US10096523B2 (en) * | 2015-11-30 | 2018-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer structure and manufacturing method thereof |
JP2018148123A (ja) * | 2017-03-08 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
US10790148B2 (en) * | 2018-05-23 | 2020-09-29 | Globalfoundries Inc. | Method to increase effective gate height |
US20230282716A1 (en) * | 2022-03-04 | 2023-09-07 | Qualcomm Incorporated | High performance device with double side contacts |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5880500A (en) * | 1995-07-05 | 1999-03-09 | Sharp Kabushiki Kaisha | Semiconductor device and process and apparatus of fabricating the same |
US6049114A (en) * | 1998-07-20 | 2000-04-11 | Motorola, Inc. | Semiconductor device having a metal containing layer overlying a gate dielectric |
JP2000156502A (ja) * | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141467A (ja) * | 1986-12-03 | 1988-06-13 | Matsushita Graphic Commun Syst Inc | 番組自動受信起動装置 |
JPH03220729A (ja) * | 1990-01-25 | 1991-09-27 | Nec Corp | 電界効果型トランジスタの製造方法 |
US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
JPH09160852A (ja) * | 1995-12-05 | 1997-06-20 | Nippon Telegr & Teleph Corp <Ntt> | 情報提供装置 |
JPH09289498A (ja) * | 1996-04-24 | 1997-11-04 | Toshiba Corp | 番組放送システム |
JPH1056632A (ja) * | 1996-08-07 | 1998-02-24 | Toshiba Corp | 放送システムおよび放送受信装置 |
JP3167109B2 (ja) * | 1996-12-16 | 2001-05-21 | 株式会社アクセス | テレビ番組と連携してインターネットホームページを自動的にテレビ画面上に表示させる方法および装置 |
US5843815A (en) * | 1997-01-15 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a MOSFET device, for an SRAM cell, using a self-aligned ion implanted halo region |
JPH10261285A (ja) * | 1997-03-19 | 1998-09-29 | Matsushita Electric Ind Co Ltd | 記録再生装置 |
KR100260044B1 (ko) * | 1997-11-25 | 2000-07-01 | 윤종용 | 고속/고성능 모스 트랜지스터 및 그 제조방법 |
JP4249814B2 (ja) * | 1998-01-14 | 2009-04-08 | 株式会社インフォシティ | 情報アクセス方法および装置 |
JP3237626B2 (ja) * | 1998-10-02 | 2001-12-10 | 日本電気株式会社 | 半導体装置の製造方法 |
JP4280946B2 (ja) * | 1998-12-28 | 2009-06-17 | ソニー株式会社 | 情報処理システムおよび方法、携帯端末、情報処理装置、並びに、記録媒体 |
US6168995B1 (en) * | 1999-01-12 | 2001-01-02 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5880500A (en) * | 1995-07-05 | 1999-03-09 | Sharp Kabushiki Kaisha | Semiconductor device and process and apparatus of fabricating the same |
US6049114A (en) * | 1998-07-20 | 2000-04-11 | Motorola, Inc. | Semiconductor device having a metal containing layer overlying a gate dielectric |
JP2000156502A (ja) * | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
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