DE112004000745B4 - Aufbau und Verfahren zum Bilden eines Feldeffekttransistors mit gekerbtem Gate - Google Patents

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Abstract

Verfahren zum Herstellen eines Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET), der einen Aufbau mit gekerbtem Gate besitzt, das umfasst:
Definieren eines aktiven Bereichs eines Substrats;
Ausbilden eines Gate-Dielektrikums auf dem aktiven Bereich;
Ausbilden einer ersten Gate-Leiter-Lage aus Polysilicium auf dem Gate-Dielektrikum; und
Ausbilden einer zweiten Gate-Leiter-Lage aus Silicium-Germanium (SiGe) auf der Polysilicium-Lage, wobei die SiGe-Lage breiter als die Polysilicium-Lage ist und über die Polysilicium-Lage überhängt; und
Vervollständigen des Transistoraufbaus,
wobei der Schritt des Bildens der ersten Gate-Leiter-Lage das seitliche Ätzen des Polysiliciums der ersten Gate-Leiter-Lage, das für das SiGe der zweiten Gate-Leiter-Lage selektiv ist, umfasst,
wobei das seitlichen Ätzen durch einen isotropen Nassätzprozess ausgeführt wird

Description

  • Hintergrund der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiter-Fertigungsverfahren und auf einen Halbleiteraufbau und genauer auf einen Feldeffekttransistor mit gekerbtem Gate, der mehrere Halbleiterlagen aus unterschiedlichen Materialien besitzt, wovon eine unten liegende Lage in für ein Material einer darüber liegenden Lage selektiver Weise geätzt wird, um einen Transistoraufbau mit gekerbtem Gate für eine bessere Leistung zu schaffen.
  • Ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) umfasst auf einem Substrat aus einem Einkristall-Halbleiter ein isoliertes Gate, das eine oder mehrere leitende Gate-Lagen, die auf einer dielektrischen Gate-Lage liegen, besitzt. Der Gate-Leiter enthält gewöhnlich eine Lage aus Polysilicium-Material, während die dielektrische Gate-Lage oftmals aus einem Oxid wie etwa Siliciumdioxid aufgebaut ist, wenn das Substrat Silicium ist. Über der Polysilicium-Lage ist gewöhnlich eine Metallsilicid-Lage gebildet, um den ohmschen Widerstand des Gate-Leiters zu verringern. Manchmal bildet eine darüberliegende Metalllage (z. B. aus Wolfram) einen Teil des Gate-Leiters.
  • Der MOSFET ist von anderen integrierten Schaltungsvorrichtungen in dem Halbleitersubstrat durch Isolationsstrukturen, z. B. flache Grabenisolationen, elektrisch isoliert. Der Bereich zwischen flachen Grabenisolationen bestimmt den aktiven Vorrichtungsbereich in dem Halbleitersubstrat, in dem die MOSFETs und möglicherweise andere Vorrichtungen hergestellt werden.
  • Auf jeder Seite der Gates von MOSFETs sind im Substrat Source-Drain-Bereiche sowie Source-Drain-Erweiterungsbereiche ausgebildet. Die MOSFET-Source-Drain-Erweiterungen sind flache Bereiche mit flachen Übergängen, um Kurzkanaleffekte zu minimieren. Die Source-Drain-Erweiterungen sind gewöhnlich schwach dotiert, im Gegensatz zu den Source-Drain-Bereichen, die stärker dotierte Bereiche sind. Im Allgemeinen sind dotierte Bereiche solche Bereiche, die eine höhere Konzentration an P-Dotierstoffen oder N-Dotierstoffen als das Substrat enthalten.
  • Ein wichtiges Ziel, das im Fortschritt der Technologie integrierter Schaltungen (IC) seit langem erkannt worden ist, ist die Verkleinerung der IC-Abmessungen. Eine solche Verkleinerung der IC-Abmessungen verringert die Komponenten- und Signalleitungs-Kapazität und ist für den Erhalt einer Leistung mit höherer Geschwindigkeit von integrierten Schaltungen kritisch. Darüber hinaus führt die Verringerung der Fläche eines IC-Chips zu einem höheren Ausstoß bei der IC-Fertigung. Solche Vorteile bilden eine antreibende Kraft, um die IC-Abmessungen stetig zu verkleinern und um noch kleinere MOSFET-Entwürfe als Grundkonstruktionsblock des IC zu erzeugen. Wenn die Abmessungen von MOSFETs jedoch auf etwa zehn Nanometer verkleinert werden, gewinnt die parasitäre Kapazität aufgrund der Überlappung des Gate-Dielektrikums mit der Drain-Erweiterung und der Source-Erweiterung, die als "Miller-Kapazität" bekannt ist, im Hinblick auf die Begrenzung der Geschwindigkeitsleistung des MOSFET an Bedeutung, wie dem Fachmann bekannt ist. Ein Weg zur Lösung dieses besonderen Problems besteht in der Bildung eines Aufbaus mit gekerbtem Gate. MOSFETs mit gekerbten Gates besitzen Gate-Leiter, bei denen eine untere Lage geätzt ist, damit sie schmäler wird. Auf diese Weise kann die Länge des Transistorkanals verringert werden, was zu einem erhöhten Einschaltstrom und einer verbesserten Vorrichtungsleistung führt.
  • Ein bei der Herstellung eines Aufbaus mit gekerbtem Gate oftmals angetroffenes Problem entsteht dann, wenn die Länge des Gate-Leiters verringert wird. Da die Breite des Gate-Leiters die jeweilige Länge des Transistorkanals festlegt, wird die Transistorkanal-Länge, wenn sie horizontal verringert wird, auch in vertikaler Richtung verringert. Daher muss die vertikale Dicke der flachen Source-Drain-Erweiterungsbereiche verringert werden. Die Steuerung der vertikalen Dicke der flachen Source-Drain-Erweiterungen erfordert jedoch eine präzise Steuerung der Dotierstoffverteilung auf kleiner Skala, was innerhalb der Beschränkungen und der Zuverlässigkeitsbetrachtungen hinsichtlich des Entwurfs eines Aufbaus mit gekerbtem Gate oder mit einem anderen Gate-Leiter eine unüberwindliche Schwierigkeit darstellt.
  • In den meisten Fällen hängt der Entwurf gekerbter Gates von der Zuverlässigkeit des verwendeten Gate-Dielektrikums ab. Leider haben sich die verfügbaren Gate-Dielektrika nicht als zuverlässig erwiesen, um eine konsistente und gleichmäßige Dielektrikum-Stärke, einen niedrigen Kriechstrom und einen Schutz gegen einen vorzeitigen Durchbruch zu schaffen. Daher werden ein neuer Aufbau und ein neues Verfahren gesucht, um MOSFETs mit gekerbten Gates zu schaffen.
  • Aus US 5,998,289 A ist ein Verfahren zur Herstellung einer Gate-Struktur für einen Transistor mit einem Silizium-Germanium-Gate bekannt. Die Gate-Struktur weist ein Gate-Oxid, eine Siliziumschicht, eine Silizium-Germanium-Schicht und eine zweite Siliziumschicht auf. Die Gate- Struktur wird mit Hilfe von Ätzverfahren strukturiert, um Verschmutzungen und laterales Unterätzen der Silizium-Germanium-Schicht zu vermeiden. Bei dem Ätzvorgang wird eine Oxidschicht erzeugt, die im Bereich der Siliziumschicht eine Dicke von 3 nm und im Bereich der Silizium-Germanium-Schicht eine Dicke von 1 nm aufweist. Die Oxidationsschicht wird mit Fluorwasserstoff entfernt. Anschließend werden eine Isolierschicht auf Siliziumoxid aufgebracht und die Source/Drain-Bereiche hergestellt.
  • Des weiteren ist aus US 6,465,335 B1 ein Verfahren zur Herstellung einer Gate-Struktur für einen Transistor bekannt. Die Gate-Struktur weist eine Oxidschicht, eine Polysiliziumschicht, eine Silizium-Germanium-Schicht und eine zweite Polysiliziumschicht, sowie Barriereschichten und eine Metallschicht auf. Nach dem Strukturieren des Gates wird eine nasse oder trockene Oxidation zur Reinigung durchgeführt.
  • Weiterhin ist aus WO 01/41544 A2 eine Gate-Struktur für einen Transistor mit Silizium-Germanium-Schichten bekannt.
  • Aus US 6,479,392 B2 ist weiterhin eine Gate-Struktur bekannt, die eine Schichtenfolge aus Polysilizium, Silizium-Germanium und Polysilizium aufweist, wobei zur Vermeidung eines Unterätzens der Silizium-Germanium-Schicht eine CHF3-Ätzchemie verwendet wird.
  • Aus US 2002/0155665 A1 ist eine Gate-Struktur mit einer Silizium-Germanium-Schicht bekannt, wobei die Silizium-Germanium-Schicht selektiv zu einer Polysiliziumschicht geätzt wird.
  • Aus US 2002/0164885 A1 ist ebenfalls eine Gate-Struktur mit einer Silizium-Germanium-Schicht bekannt, wobei die Silizium-Germanium-Schicht selektiv zu einer Siliziumschicht geätzt wird.
  • Aus US 6,544,873 B1 ist eine Gate-Struktur mit einer TiN-Schicht bekannt, wobei die TiN-Schicht selektiv zu einem Gate-Leiter mit Hilfe eines Nassätzprozesses geätzt wird.
  • Zusammenfassung der Erfindung
  • Der vorliegende Aufbau eines MOSFET mit gekerbtem Gate und das vorliegende Verfahren zum Bilden eines MOSFET mit gekerbtem Gate zielen auf Probleme wie etwa die Zuverläs sigkeit der Vorrichtung. Auf der Oberfläche eines aktiven Bereichs auf dem Halbleitersubstrat, der vorzugsweise durch einen Isolationsgrabenbereich definiert ist, wird ein Gate-Dielektrikum (z. B. ein Gateoxid) ausgebildet. Dann wird auf das Gate-Dielektrikum eine Polysilicium-Lage aufgebracht. Diesem Schritt folgt die Ablagerung einer Lage aus Silicium-Germanium (SiGe). Die Seitenwände der Polysilicium-Lage werden dann in für die SiGe-Lage selektiver Weise seitlich geätzt, um einen Leiteraufbau mit gekerbtem Gate zu erzeugen, wobei die SiGe-Lage breiter als die darunterliegende Polysilicium-Lage ist. Auf den Seitenwänden der SiGe-Lage und der Polysilicium-Lage werden vorzugsweise Seitenwand-Abstandshalter ausgebildet. Auf der SiGe-Lage wird nach der Bildung der Seitenwand-Abstandshalter vorzugsweise eine Silicid-Lage ausgebildet, um den ohmschen Widerstand des Gate-Leiters zu verringern. Eine solche Silicid-Lage wird vorzugsweise als ein Salicid (selbstausrichtendes Silicid) aus einer auf der SiGe-Lage abgelagerten Polysilicium-Lage gebildet. Es werden vorzugsweise ein oder mehrere weitere Fertigungsschritte ausgeführt (z. B. Source- und Drain-Implantationen, Gate-Stapel-Dotierung (Polysilicium- und SiGe-Lagen), Silicidierung, Erweiterungsimplantationen und schwach dotierte Taschen-Drain-Implantationen (Taschen-LDD-Implantationen)), um den Transistor zu vervollständigen.
  • Um den Aufbau mit gekerbtem Gate zu erhalten, wird die unten liegende Polysilicium-Lage seitlich geätzt, z. B. durch ein für die SiGe-Lage selektives, isotropes Nassätzen. Ein bevorzugtes Ätzverfahren umfasst die abwechselnden Schritte des Spülens, um ein Schutzoxid auf der SiGe-Lage zu bilden, und des Ätzens der Polysilicium-Lage dazwischen.
  • Kurzbeschreibung der Zeichnungen
  • 1A ist eine Draufsicht, die eine vollständige Vorrichtung gemäß einer Ausführungsform der Erfindung veranschaulicht. 1B ist eine Querschnittansicht der in 1A veranschaulichten Vorrichtungsausführung.
  • 2A und 2B sind eine Draufsicht bzw. eine Querschnittsansicht, die einen Anfangsschritt eines Verfahrens gemäß einer Ausführungsform der Erfindung veranschaulichen.
  • 3 ist eine Querschnittansicht, die einen nachfolgenden Schritt veranschaulicht, der dem in den 2A und 2B veranschaulichten Schritt folgt, in dem auf dem aktiven Bereich des Substrats eine Gateoxid-Lage und eine Polysilicium-Lage ausgebildet worden sind.
  • 4 ist eine Querschnittsansicht, die einen nachfolgenden Schritt nach der Ablagerung einer Silicium-Germanium-Lage (SiGe-Lage) veranschaulicht.
  • 5 ist eine Querschnittsansicht, die einen nachfolgenden Schritt nach jenem von 4 veranschaulicht, nachdem auf der SiGe-Lage eine zweite Polysilicium-Lage abgelagert worden ist.
  • 6 ist eine Querschnittansicht, die einen nachfolgenden Schritt veranschaulicht, nachdem eine Maskierungslage abgelagert worden ist.
  • 7A und 7B sind eine Draufsicht bzw. eine Querschnittsansicht, die einen nachfolgenden Schritt veranschaulichen, in dem die abgelagerten Lagen geätzt werden, um einen Gate-Stapel zu definieren.
  • 8A und 8B sind eine Draufsicht bzw. eine Querschnittansicht, die einen nachfolgenden Schritt veranschaulichen, in der Teile des Gate-Stapels seitlich geätzt werden.
  • 9A und 9B sind eine Draufsicht bzw. eine Querschnittsansicht, die einen nachfolgenden Schritt veranschaulichen, in denen eine Maskierungslage entfernt wird.
  • 10 ist eine Querschnittsansicht, die einen Implantationsschritt für die Ausbildung einer schwach dotierten Taschen-Drain-Erweiterung (Taschen-LDD-Erweiterung) veranschaulicht, der dem in den 9A und 9B gezeigten Schritt folgt.
  • 11 ist eine Querschnittsansicht, die einen Fertigungsschritt veranschaulicht, in dem an den Seitenwänden der SiGe-Lage und der darunterliegenden Polysilicium-Lage Abstandshalter-Bereiche ausgebildet werden.
  • 12 ist eine Querschnittsansicht, die einen Erweiterungsimplantations-Schritt veranschaulicht, der gemäß einer Ausführungsform des hier geschaffenen Verfahrens ausgeführt wird.
  • Genaue Beschreibung
  • Die 1 bis 12 veranschaulichen Ausführungsformen, die einen Vorrichtungsaufbau und ein Verfahren zum Herstellen einer Vorrichtung umfassen, um einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) mit einer Leiterstruktur mit gekerbtem Gate zu bilden.
  • 1A zeigt eine Draufsicht der MOSFET-Vorrichtung gemäß einer Ausführungsform der Erfindung. Eine Grabenisolation, vorzugsweise eine flache Grabenisolation 12, definiert einen aktiven Bereich 10, der in dem Halbleitersubstrat oder dem Halbleiter-auf-Isolator-Substrat (SOI-Substrat) ausgebildet ist. Es sei angemerkt, dass der Ort der Grabenisolation 12 und ihre besondere Geometrie je nach gewünschtem Aufbau unterschiedlich sein können. Das Hauptziel für die Schaffung der Grabenisolation besteht darin, den MOSFET von anderen (benachbarten) Vorrichtungen im selben Halbleitersubstrat elektrisch zu isolieren. Die Anordnung und die Form der Isolation sind nicht kritisch, solange die Isolationsintegrität aufrechterhalten bleibt.
  • Auf dem aktiven Bereich 10 befindet sich ein Gate-Leiter 24. Die Draufsicht des Gate-Leiters 24 lässt nicht zu, die Seitenwandmerkmale und eine darunterliegende Gate-Dielektrikum-Lage in 1A einzeln zu erkennen. Damit diese und andere verdeckte Elemente identifizierbar werden, wird 1B eingeführt, die eine Querschnittsansicht der in 1A gezeigten MOSFET-Ausführungsform darstellt.
  • 1B veranschaulicht im Querschnitt den Aufbau des MOSFET 32 mit einem Aufbau mit gekerbtem Gate. Wie in 1B gezeigt ist, umfasst der MOSFET 32 einen Gate-Leiter 24, der über einer Gate-Dielektrikum-Lage, die bei 14 angegeben ist, liegt. Die Gate-Dielektrikum-Lage 14 kann aus irgendeinem geeigneten Dielektrikum hergestellt sein, die dem Fachmann bekannt ist und vorzugsweise Siliciumdioxid enthält. Der Gate-Leiter 24 umfasst eine Polysilicium-Lage 16, die eine unten liegende Lage in dem Leiteraufbau mit gekerbtem Gate bildet. Über der unten liegenden Polysilicium-Lage 16 liegt eine Lage 18 aus Silicium-Germanium (SiGe). Eine Lage aus Metallsilicid 20, die vorzugsweise durch einen Selbstausrichtungsprozess gebildet ist (ein "Salicid"), liegt über der SiGe-Lage 18. Die SiGe-Lage 18 ist breiter als die darunter liegende Polysilicium-Lage 16 und kann breiter sein als die selbstausrichtende Silicid-Lage 20, die auf der SiGe-Lage 18 ausgebildet ist. Der Gate-Leiter 24 umfasst außerdem Seitenwand-Abstandshalter 26, die vorzugsweise aus Siliciumnitrid hergestellt sind und die die freiliegenden Seitenwände des Aufbaus mit gekerbtem Gate abdecken. In der in 1B gezeigten Ausführungsform sind Abstandshalter 26 längs der Seitenwände der SiGe-Lage 18 und der darunterliegenden Polysilicium-Lage 16 ausgebildet, sie decken jedoch die Seitenwände der Silicid-Lage 28 nicht ab. Wie in 1B ferner gezeigt ist, umfasst der MOSFET 32 auf jeder Seite des Gate-Leiters 24 ein Paar Source- und Drain-Bereiche 30.
  • In dem MOSFET 32 enthalten die Source- und Drain-Bereiche 30 jeweils einen tiefen Kontaktübergang und vorzugsweise Source- und Drain-Erweiterungen. Die Source- und Drain-Erweiterungen sind flache, schwach dotierte Bereiche, während die Source- und Drain-Kontaktübergänge tief und stark dotiert sind. Der Zweck der Source- und Drain-Erweiterungen besteht darin, Kurzkanaleffekte minimal zu machen und andere Vorrichtungscharakteristiken wie etwa Schwellenspannungsabfall und Durchbruchverhalten aufrecht zu erhalten, um eine Hot-Carrier-Injektion (HCI) in MOSFETs mit Submikron- oder Nanometer-Abmessungen zu verringern. Die Source/Drain-Kontaktübergänge sind tief, so dass auf ihrer oberen Oberfläche ein Drain- oder Source-Silicid ausgebildet werden kann, falls dies gewünscht ist. Dickere (tiefe) Source/Drain-Bereiche sind im Allgemeinen wichtig, um den ohmschen Widerstand der Vorrichtung zu senken und den Stromfluss zu erhöhen und die Bildung guter Bereiche für den elektrischen Kontakt zu fördern. Tiefe Source- und Drain-Kontaktübergänge ermöglichen die Ausbildung eines Silicids mit relativ großen Abmessungen auf dem Drain und/oder der Source, wodurch ein Kontakt mit geringem ohmschen Widerstand mit dem Drain und der Source geschaffen wird. Daher werden in einer Ausführungsform des vorliegenden Verfahrens Source- und Drain-Bereiche 30 mit Silicid versehen.
  • Wie oben beschrieben worden ist, veranschaulichen die 1A und 1B einen MOSFET mit gekerbtem Gate gemäß einer Ausführungsform der Erfindung, während die 2 bis 12 Fertigungsschritte in einem Verfahren zur Fertigung eines MOSFET. mit einem Aufbau mit gekerbtem Gate veranschaulichen.
  • 2A ist eine Draufsicht, die jener von 1A entspricht, während 2B eine Querschnittsansicht der in 2A gezeigten Ausführungsform ist. Die Querschnittsansicht von 2B entspricht der in 1B gezeigten Querschnittsansicht.
  • Sowohl 2A als auch 2B zeigt den Isolationsgraben 12, der den aktiven Bereich 10 definiert, der vor der Bildung des Aufbaus mit gekerbtem Gate wie in den 1A und 1B gezeigt geschaffen wird. Das Substrat und der aktive Bereich 10 darin umfassen vorzugsweise Einkristall-Silicium, um die Herstellung zu erleichtern. Wie in 2A gezeigt ist, ist ein aktiver Bereich 10 von benachbarten Bereichen des Substrats durch eine Grabenisolation 12 isoliert. Wie in 2B gezeigt ist, ist auf dem aktiven Bereich 10 eine Gate-Dielektrikum-Lage 14 gebildet. In einer bevorzugten Ausführungsform der Erfindung ist die Gate-Dielektrikum-Lage 14 als Gateoxid durch lokale Oxidation des darunterliegenden Substrats, das vorzugsweise aus Silicium gebildet ist, ausgeführt. Andere Techniken für die Bildung eines Gate-Dielektrikums und/oder andere Materialien können jedoch verwendet werden, soweit sie für die Anforderungen an die Vorrichtung und für den Fertigungsprozess, wie er dem Fachmann bekannt ist, geeignet sind.
  • 3 veranschaulicht einen nächsten Schritt in der Fertigung, der jenem, der in den 2A und 2B veranschaulicht ist, folgt. In 3 wird auf der bei 14 gezeigten Gateoxid-Lage eine Polysilicium-Lage 16 abgelagert. Die Polysilicium-Lage 16 ist entsprechend Arbeitsfunktions-Bedürfnissen und Anforderungen der Grenzflächenbildung mit der darunter befindlichen Gate-Dielektrikum-Lage 14 und entsprechend dem Leitfähigkeitstyp (n-Typ oder p-Typ) des gefertigten MOSFET 32 dotiert.
  • 4 veranschaulicht den nächsten Schritt der Fertigung, der jenem in 3 folgt. In 4 ist auf dem in 3 gezeigten Polysilicium/Gate-Dielektrikum-Stapel eine weitere Lage abgelagert. Die weitere Lage, die auf der Polysilicium-Lage 16 abgelagert ist, ist eine polykristalline Lage 18 aus Silicium-Germanium (SiGe). Die abgelagerte SiGe-Lage 18 ist entsprechend den Arbeitsfunktionsbedürfnissen und den Anforderungen der Grenzflächenbildung mit den Materialien, d. h. der darunterliegenden Polysilicium-Lage 16, mit der sie in Kontakt ist, dotiert. Als Nächstes wird, wie in 5 gezeigt ist, auf den in 4 gezeigten Stapel aus Gate-Dielektrikum/Polysilicium/SiGe eine weitere Polysilicium-Lage 20 abgelagert.
  • Wie in 6 gezeigt ist, wird auf dem in 5 gezeigten Lagenstapel eine Maskierungslage 22 abgelagert. Der Zweck der Maskierungslage 22 besteht unter anderem darin, darunterliegende Bereiche vor nachfolgenden Verarbeitungsschritten wie etwa einem Ätzen zu schützen. Eine spätere vertikale Ätzung, beispielsweise eine reaktive Ionenstrahlätzung, um den Gate-Leiter 24 zu definieren, beruht auf einer Maskierungslage 22, um Lagen in dem Gate-Stapel vor einer Erosion während eines solchen Ätzens zu schützen. Die Maskierungslage 22 schafft außer dem einen Schutz in einem weiteren Ätzprozess, der später eingehender beschrieben wird. Die Maskierungslage 22 umfasst vorzugsweise eine oder mehrere abgelagerte Hartmasken-Lagen wie etwa Siliciumnitrid, Glas mit geringer Dichte, beispielsweise aus einem Tetraethylorthosilikat-Ausgangsmaterial (TEOS-Vorläufer), oder dotiertes Glas, beispielsweise Borsilikat-Glas (BSG), Borphosphorsilikat-Glas (BPSG) oder Phosphorsilikat-Glas (PSG).
  • Ein nachfolgender Schritt der Fertigung ist in der Draufsicht bzw. der Querschnittsansicht der 7A bzw. 7B gezeigt. 7A zeigt einen Schritt der Bildung des Gate-Leiters 24 nach der Musterbildung und seiner Ätzung in dem Gate-Stapel (aus der Polysilicium-Lage 16, der SiGe-Lage 18 und der oberen Polysilicium-Lage 20), die bei dem darunterliegenden Gate-Dielektrikum 14 endet. Eine anisotrope vertikale Ätzung, beispielsweise eine reaktive Ionenstrahlätzung, ist das bevorzugte Mittel zum Ätzen des Gate-Stapels. An diesem Punkt der Fertigung besitzt der geätzte Gate-Leiterstapel 24 gerade Seitenwände, die von der Ätzung des Gate-Stapels zurückbleiben.
  • 8A zeigt eine Draufsicht, die einen nächsten Fertigungsschritt in der Ausführungsform der Erfindung nach jenem, der in den 7A und 7B gezeigt ist, veranschaulicht. Die 8A und 8B veranschaulichen den Gate-Leiter 24, nachdem er seitlich geätzt worden ist, um einen gekerbten Aufbau zu erzielen. 8B ist eine Querschnittsansicht des erzielten Aufbaus mit gekerbtem Gate. Wie aus 8B hervorgeht, sind die erste Polysilicium-Lage 16 sowie die zweite Polysilicium-Lage 20 so geätzt worden, dass sie nicht so breit wie die SiGe-Lage oder die Maskierungslage 22 sind. Die erste Polysilicium-Lage 16 und die zweite Polysilicium-Lage 20 werden durch eine isotrope Ätzung, die für das Material der SiGe-Lage 18 und der Maskierungslage 22 selektiv ist, geätzt. Die isotrope Ätzung kann durch Nassätz- oder Trockenätz-Techniken ausgeführt werden. Vorzugsweise wird das isotrope Ätzen durch einen langsamen Nassätz-Prozess ausgeführt, um eine gute Prozesssteuerung beizubehalten. Eine Chemie, die Ammoniumhydroxid (NH4OH) enthält, wird vorzugsweise verwendet, um eine gut gesteuerte Ätzung der ersten Polysilicium-Lage 16 und der zweiten Polysilicium-Lage 20 zu schaffen.
  • Der Aufbau mit gekerbtem Gate wird erhalten, wenn die erste Polysilicium-Lage 16 auf ihrer Oberseite durch die abdeckende SiGe-Lage 18 geschützt ist und daher nur seitlich längs der Seitenwände in dem Ätzmittel ausgesetzten Bereichen geätzt wird. Ähnlich ist die zweite Polysilicium-Lage 20 auf ihrer Oberseite durch die Maskierungslage 22 geschützt, so dass nur die freiliegenden Bereiche längs der Seitenwände der Lage 20 geätzt werden. Die obere Oberfläche der zweiten Polysilicium-Lage 20 muss geschützt bleiben, damit später die Silicid-Lage 28 (1B) ausgebildet werden kann.
  • Das isotrope, selektive Ätzen der Polysilicium-Lagen 16 und 20 wird vorzugsweise durch eine Reihe abwechselnder Schritte ausgeführt, die umfassen: 1) Spülungen, durch die ein Schutzoxid auf der freiliegenden Oberfläche der SiGe-Lage 18 selektiv aufwächst, und 2) Nassätzen der Polysilicium-Lagen 16 und 20 in für die geschützte SiGe-Lage 18 selektiver Weise, wobei die Ätz-Chemie Ammoniumhydroxid (NH4OH) enthält. Die Ätz-Chemie, die chemische Konzentration und die Temperatur sind Faktoren, die verändert werden können, um das gewünschte Ergebnis zu erhalten, sofern die relativen Abmessungen der Lagen 16, 18 und 20, der zu erzielende Betrag, um den die SiGe-Lage 18 über die erste Polysilicium-Lage 16 überhängt, und die Ätzrate, die für den Soll-Durchsatz erforderlich ist, erreicht werden.
  • Als Nächstes wird, wie in den 9A und 9B gezeigt ist, die Maskierungslage 22 von dem gekerbten Aufbau entfernt. Herkömmliche Verfahren wie etwa jene, die dem Fachmann der Halbleiterfertigung bekannt sind, können verwendet werden, um die Entfernung der Maskierungslage 22 zu erzielen. Die Maskierungslage 22 wird während dieses Fertigungsschrittes entfernt, nachdem die seitliche Ätzung ausgeführt worden ist, da bereits ein gekerbter Aufbau erzielt worden ist und die obere Oberfläche der zweiten Polysilicium-Lage keinen Schutz mehr benötigt. Die Maskierungslage 22 wird entfernt, um die obere Oberfläche der zweiten Polysilicium-Lage 20 freizulegen, so dass später eine Silicid-Lage auf dieser oberen Oberfläche ausgebildet werden kann, die in 1B bei 28 gezeigt ist.
  • 10 veranschaulicht einen nachfolgenden Fertigungsschritt, in dem eine Taschen-Implantation (LDD-Implantation) ausgeführt wird. Der Grund, weshalb schwach dotierte Drain-Bereiche (LDD-Bereiche) implantiert werden, besteht darin, Kurzkanaleffekte zu verringern. Die LDD-Bereiche werden in der Oberfläche des Substrats ausgebildet. Nach dem LDD-Implantationsschritt werden die implantierten Ionen durch Erhitzen des Substrats tiefer und unter die erste Polysilicium-Lage 16 des Substrats getrieben, wobei dieser Prozess gleichzeitig Beschädigungen der Oberfläche des Substrats, die die LDD-Ionenimplantation hervorgerufen haben könnte, beseitigt.
  • 11 veranschaulicht die Bildung von Seitenwand-Abstandshaltern 26 an den Seitenwänden der Polysilicium-Lage 16 und der SiGe-Lage 18. Die Funktion der Seitenwand-Abstandshalter besteht darin, die Gate-Elektrode elektrisch zu isolieren. Es können viele verschiedene Verfahren, die dem Fachmann bekannt sind, verwendet werden. Beispielsweise kann eine Lage aus Siliciumoxid oder eine Lage aus Siliciumnitrid abgelagert und dann vertikal geätzt werden, beispielsweise durch eine reaktive Ionenstrahlätzung, um die gewünschten Seitenwand-Abstandshalter 26 zu bilden. Das Substrat kann dann Source-/Drain-Implantationen und einer optionalen Erweiterungsimplantation unterworfen werden, wie in 12 gezeigt ist. Zu diesem Zeitpunkt kann ein Schritt des Dotierens des Gate-Leiter-Stapels 24, der die Polysilicium-Lage 16, die SiGe-Lage 18 und die zweite Polysilicium-Lage 20 enthält, ausgeführt werden.
  • Schließlich wird, wie in den 1A und 1B gezeigt ist, ein Silicidierungsprozess ausgeführt, um den ohmschen Widerstand des Gate-Leiters 24 und, falls gewünscht, der Oberflächen der Source- und Drain-Bereiche 30 zu senken. Dies geschieht durch Ablagern einer Metalllage, beispielsweise aus Wolfram, auf der Gate-Leiter-Struktur 24 einschließlich der Abstandshalter 26, die gebildet worden sind. Dann reagiert das Metall durch Glühen bei ausreichend hoher Temperatur mit dem freiliegenden Polysilicium 20, wodurch Silicid gebildet wird, das sich selbst auf den Ort des darunterliegenden freiliegenden Siliciums ausrichtet. Der Ausdruck "Salicid" bezeichnet ein Silicid, das durch eine solche Selbstausrichtungstechnik gebildet wird.
  • Nach diesem Temperprozess für die Bildung des Silicids wird das verbleibende Metall, das nicht verbraucht worden ist und nach dem Silicidierungsprozess nicht mehr benötigt wird, von dem Substrat durch isotropes Ätzen, das für Silicid und andere darunterliegende Materialien selektiv ist, entfernt.
  • Falls gewünscht ist, auf der Oberfläche der Source- und Drain-Bereiche 30 des MOSFET ein Silicid auszubilden, wird anschließend jegliches verbleibende Gate-Dielektrikum 14 auf der Oberfläche des Siliciumsubstrats 10 vor der Ablagerung des gewünschten Metalls wie etwa Wolfram für die Reaktion zur Bildung von Silicid entfernt. Anschließend werden der Temperprozess und die darauf folgende Entfernung des Metalls, das nicht reagiert hat, wie oben beschrieben ausgeführt, was mit Silicid versehene Source- und Drain-Bereiche 30 zur Folge hat.
  • Obwohl die Erfindung anhand bestimmter bevorzugter Ausführungsformen hiervon beschrieben worden ist, werden für den Fachmann viele Abwandlungen und Verbesserungen erkennbar sein, die daran vorgenommen werden können, ohne vom wahren Umfang der Erfindung und vom Erfindungsgedanken abzuweichen, die nur durch die beigefügten Ansprüche begrenzt sind.

Claims (19)

  1. Verfahren zum Herstellen eines Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET), der einen Aufbau mit gekerbtem Gate besitzt, das umfasst: Definieren eines aktiven Bereichs eines Substrats; Ausbilden eines Gate-Dielektrikums auf dem aktiven Bereich; Ausbilden einer ersten Gate-Leiter-Lage aus Polysilicium auf dem Gate-Dielektrikum; und Ausbilden einer zweiten Gate-Leiter-Lage aus Silicium-Germanium (SiGe) auf der Polysilicium-Lage, wobei die SiGe-Lage breiter als die Polysilicium-Lage ist und über die Polysilicium-Lage überhängt; und Vervollständigen des Transistoraufbaus, wobei der Schritt des Bildens der ersten Gate-Leiter-Lage das seitliche Ätzen des Polysiliciums der ersten Gate-Leiter-Lage, das für das SiGe der zweiten Gate-Leiter-Lage selektiv ist, umfasst, wobei das seitlichen Ätzen durch einen isotropen Nassätzprozess ausgeführt wird
  2. Verfahren nach Anspruch 1, das ferner das Ausbilden einer Silicid-Lage auf der SiGe-Lage umfasst.
  3. Verfahren nach Anspruch 2, bei dem das Substrat vor der Bildung der Silicid-Lage einer Source/Drain-Erweiterungsimplantation unterworfen wird.
  4. Verfahren nach Anspruch 2, das ferner das Ausbilden von isolierenden Abstandshaltern an Seitenwänden der Polysilicium-Lage und der SiGe-Lage umfasst.
  5. Verfahren nach Anspruch 4, bei dem die isolierenden Abstandshalter durch Ablagern eines Siliciumdioxid und/oder Siliciumnitrid umfassenden Materials auf freiliegenden Oberflächen der ersten und der zweiten Gate-Leiter-Lage und durch anisotropes, vertikales Ätzen des abgelagerten Materials ausgebildet werden.
  6. Verfahren nach Anspruch 5, bei dem die Silicid-Lage durch Ausbilden einer Polysilicium-Lage auf der SiGe-Lage, durch Ablagern eines Metalls nach der Ausbildung der isolierenden Abstandshalter und durch Reaktion des Metalls mit der Polysilicium-Lage selbstausrichtend ausgebildet wird, um das selbstausrichtende Silicid auszubilden.
  7. Verfahren nach Anspruch 1, bei dem auf der SiGe-Lage eine dritte Gate-Leiter-Lage aus Polysilicium ausgebildet wird, auf der dritten Gate-Leiter-Lage eine Maskierungslage ausgebildet wird, die Maskierungslage und die erste, die zweite und die dritte Gate-Leiter-Lage anschließend durch vertikales Ätzen, das bei dem Gate-Dielektrikum endet, mit einem Muster versehen werden und danach die erste Gate-Leiter-Lage seitlich geätzt wird, so dass die SiGe-Lage breiter als die erste Gate-Leiter-Lage ist und über die erste Gate-Leiter-Lage überhängt.
  8. Verfahren nach Anspruch 7, bei dem die erste Gate-Leiter-Lage durch isotropes Nassätzen, das für die SiGe-Lage selektiv ist, seitlich geätzt wird.
  9. Verfahren nach Anspruch 8, bei dem das isotrope Nassätzen durch abwechselnde Schritte des Spülens der SiGe-Lage, um darauf ein Schutzoxid auszubilden, und des Ätzens der ersten Gate-Leiter-Lage ausgeführt wird.
  10. Verfahren nach Anspruch 1, das ferner den Schritt des Implantierens schwach dotierter Drain-Bereiche (LDD-Bereiche) in die Oberfläche des Substrats umfasst.
  11. Verfahren nach Anspruch 10, bei dem die implantierten Ionen während des LDD-Implantationsschrittes durch Erhitzen des Substrats in die Oberfläche des Substrats getrieben werden.
  12. Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), der einen Aufbau mit gekerbtem Gate-Leiter besitzt und umfasst: ein Gate-Dielektrikum, das auf der Oberfläche eines Halbleitersubstrats ausgebildet ist; einen Gate-Leiter-Stapel, der über dem Gate-Dielektrikum liegt und eine auf dem Gate-Dielektrikum ausgebildete Polysilicium-Lage enthält; eine erste Polysilicium-Lage, die auf dem Gate Dielektrikum ausgebildet ist, eine Silicium-Germanium-Lage (SiGe-Lage), die auf der Polysilicium-Lage ausgebildet ist, eine zweite Polysilicium-Lage, die auf der SiGe-Lage angeordnet ist, wobei die SiGe-Lage breiter als die erste und die zweite Polysilicium-Lage ist und über die erste und die zweite Polysilicium-Lage überhängt; und Source- und Drain-Bereiche, die in dem Substrat auf gegenüberliegenden Seiten des Gate-Leiter-Stapels ausgebildet sind.
  13. MOSFET nach Anspruch 12, der ferner eine über der SiGe-Lage liegende Silicid-Lage enthält.
  14. MOSFET nach Anspruch 12, der ferner Source- und Drain-Erweiterungen umfasst, die mit den Source- und Drain-Bereichen überlappen und in das Substrat implantiert sind.
  15. MOSFET nach Anspruch 14, der ferner an den Seitenwänden der Polysilicium-Lage und der SiGe-Lage isolierende Abstandshalter umfasst.
  16. MOSFET nach Anspruch 15, bei dem die isolierenden Abstandshalter Siliciumdioxid und/oder Siliciumnitrid enthalten.
  17. MOSFET nach Anspruch 13, bei dem die Silicid-Lage eine selbstausrichtende Lage (Salicid-Lage) ist.
  18. MOSFET nach Anspruch 12, der ferner unter Seitenwänden des Gate-Leiter-Stapels implantierte, schwach dotierte Taschen-Drain-Bereiche (Taschen-LDD-Bereiche) aufweist.
  19. MOSFET nach Anspruch 12, der ferner ein Silicid aufweist, das in Kontakt mit den oberen Oberflächen der Source- und Drain-Bereiche gebildet ist.
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