JPH04348038A - Ｍｏｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタおよびその製造方法Info
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- JPH04348038A JPH04348038A JP3177991A JP17799191A JPH04348038A JP H04348038 A JPH04348038 A JP H04348038A JP 3177991 A JP3177991 A JP 3177991A JP 17799191 A JP17799191 A JP 17799191A JP H04348038 A JPH04348038 A JP H04348038A
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- 230000005669 field effect Effects 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000005530 etching Methods 0.000 claims description 92
- 238000009792 diffusion process Methods 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 69
- 239000004065 semiconductor Substances 0.000 claims description 55
- 238000000151 deposition Methods 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 32
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000000206 photolithography Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 48
- 230000005684 electric field Effects 0.000 abstract description 37
- 229910052681 coesite Inorganic materials 0.000 abstract description 24
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 24
- 239000000377 silicon dioxide Substances 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 24
- 229910052682 stishovite Inorganic materials 0.000 abstract description 24
- 229910052905 tridymite Inorganic materials 0.000 abstract description 24
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 23
- 230000006866 deterioration Effects 0.000 description 11
- 239000002784 hot electron Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 238000005452 bending Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000032683 aging Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000001568 sexual effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002353 field-effect transistor method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、超高密度ＬＳＩ技術分
野のＭＯＳ型電界効果トランジスタ装置、およびその製
造方法に関するものである。
野のＭＯＳ型電界効果トランジスタ装置、およびその製
造方法に関するものである。
【０００２】
【従来の技術】従来のＬＤＤＭＯＳトランジスタ装置と
しては、例えばアイ・イ・イ・イ・トランザクション・
オン・エレクトロン・デバイス・ボリュームイディ２７
・ナンバー８・１３５９−１３６７ペ−ジ・八月・１９
８０（ＩＥＥＥ ＴＲＡＮＺＡＣＴＩＯＮ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ
−２７，ＮＯ．８，ＡＵＧＵＳＴ １９８０，ｐ．１
３５９−１３６７）に示されている。
しては、例えばアイ・イ・イ・イ・トランザクション・
オン・エレクトロン・デバイス・ボリュームイディ２７
・ナンバー８・１３５９−１３６７ペ−ジ・八月・１９
８０（ＩＥＥＥ ＴＲＡＮＺＡＣＴＩＯＮ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ
−２７，ＮＯ．８，ＡＵＧＵＳＴ １９８０，ｐ．１
３５９−１３６７）に示されている。
【０００３】従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジ
スタ装置としては、例えばアイ・イ・ディ・エム・テク
ニカル・ダイジェスト・１９８６・７４２−７４５ペ−
ジ（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９８６，ｐ．
７４２−７４５）に示されている。
スタ装置としては、例えばアイ・イ・ディ・エム・テク
ニカル・ダイジェスト・１９８６・７４２−７４５ペ−
ジ（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９８６，ｐ．
７４２−７４５）に示されている。
【０００４】図３２、図３３はそれぞれ従来のＬＤＤと
ＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ装置の断面を示
すものであり、１はｐ型Ｓｉ基板である。２はＳｉＯ２
絶縁膜、３はｎ型高濃度拡散層、４はｎ型低濃度拡散層
、５ａはゲ−ト電極（例えばポリシリコン、金属材料）
である。
ＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ装置の断面を示
すものであり、１はｐ型Ｓｉ基板である。２はＳｉＯ２
絶縁膜、３はｎ型高濃度拡散層、４はｎ型低濃度拡散層
、５ａはゲ−ト電極（例えばポリシリコン、金属材料）
である。
【０００５】図３２に示す従来のＬＤＤＭＯＳトランジ
スタでは、ｎ型低濃度拡散層（ｎ−層）４を有しｎ型高
濃度拡散層（ｎ＋層）３のソ−ス・ドレイン間に高電圧
がかかるとｎ型低濃度拡散層４に空乏層が広がり高電界
を和らげホットエレクトロンによるトランジスタ劣化を
緩和する。
スタでは、ｎ型低濃度拡散層（ｎ−層）４を有しｎ型高
濃度拡散層（ｎ＋層）３のソ−ス・ドレイン間に高電圧
がかかるとｎ型低濃度拡散層４に空乏層が広がり高電界
を和らげホットエレクトロンによるトランジスタ劣化を
緩和する。
【０００６】図３３に示す従来のＩＮＶＥＲＳＥ−ＴＭ
ＯＳトランジスタでは、ｎ型低濃度拡散層４の上にゲ−
ト電極５ａを有しｎ型高濃度拡散層３のソ−ス・ドレイ
ン間に高電圧がかかるとｎ型低濃度拡散層４に空乏層が
広がり高電界を和らげると同時にゲート端で発生する高
電界も緩和しホットエレクトロンによるトランジスタ劣
化をＬＤＤよりさらに緩和し、ｎ型低濃度拡散層４の空
乏化による寄生抵抗の増加をゲ−ト電極５ａで抑える。
ＯＳトランジスタでは、ｎ型低濃度拡散層４の上にゲ−
ト電極５ａを有しｎ型高濃度拡散層３のソ−ス・ドレイ
ン間に高電圧がかかるとｎ型低濃度拡散層４に空乏層が
広がり高電界を和らげると同時にゲート端で発生する高
電界も緩和しホットエレクトロンによるトランジスタ劣
化をＬＤＤよりさらに緩和し、ｎ型低濃度拡散層４の空
乏化による寄生抵抗の増加をゲ−ト電極５ａで抑える。
【０００７】以上のように構成された従来のＬＤＤＭＯ
ＳトランジスタおよびＩＮＶＥＲＳＥ−ＴＭＯＳトラン
ジスタにおいてはゲ−ト電極５ａに電圧を加えると、ｎ
型高濃度拡散層３のソ−ス・ドレイン間に電流が流れ、
ゲ−ト電極５ａに電圧を加えないと、ｎ型高濃度拡散層
３のソ−ス・ドレイン間に電流が流れずＭＯＳＦＥＴの
スイッチとして動作する。
ＳトランジスタおよびＩＮＶＥＲＳＥ−ＴＭＯＳトラン
ジスタにおいてはゲ−ト電極５ａに電圧を加えると、ｎ
型高濃度拡散層３のソ−ス・ドレイン間に電流が流れ、
ゲ−ト電極５ａに電圧を加えないと、ｎ型高濃度拡散層
３のソ−ス・ドレイン間に電流が流れずＭＯＳＦＥＴの
スイッチとして動作する。
【０００８】
【発明が解決しようとする課題】しかしながら図３２の
ような従来のＬＤＤＭＯＳトランジスタでは、以下に示
す課題がある。 １）図３４にＬＤＤＭＯＳトランジスタの構成図と、構
成図に対する基板表面電界を示す。表面電界図のように
ｎ型低濃度拡散層４の上に酸化膜を介してゲート電極５
ａ端に接しているためｎ型高濃度拡散層３のソ−ス・ド
レイン間に高電圧がかかるとゲート電極５ａ端付近のｎ
型低濃度拡散層４で高電界が起こりホットエレクトロン
の発生を引き起こしていた。 ２）高電界がゲート端で起こるため、発生したホットエ
レクトロンはすぐ近くの厚い側壁酸化膜にトラップされ
劣化の効果を増大させていた。 ３）ｎ型低濃度拡散層４では空乏化しやすく寄生抵抗の
増加の原因となっていた。
ような従来のＬＤＤＭＯＳトランジスタでは、以下に示
す課題がある。 １）図３４にＬＤＤＭＯＳトランジスタの構成図と、構
成図に対する基板表面電界を示す。表面電界図のように
ｎ型低濃度拡散層４の上に酸化膜を介してゲート電極５
ａ端に接しているためｎ型高濃度拡散層３のソ−ス・ド
レイン間に高電圧がかかるとゲート電極５ａ端付近のｎ
型低濃度拡散層４で高電界が起こりホットエレクトロン
の発生を引き起こしていた。 ２）高電界がゲート端で起こるため、発生したホットエ
レクトロンはすぐ近くの厚い側壁酸化膜にトラップされ
劣化の効果を増大させていた。 ３）ｎ型低濃度拡散層４では空乏化しやすく寄生抵抗の
増加の原因となっていた。
【０００９】さらに図３３のような従来のＩＮＶＥＲＳ
Ｅ−ＴＭＯＳトランジスタでは、以下に示す課題がある
。 １）図３５に従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジ
スタの構成図と、それに対する基板表面電位を示す。図
３５のようにｎ型低濃度拡散層４の上に酸化膜を介して
ゲート電極５ａが覆っているためゲート・ドレイン間の
寄生容量が大きく遅延時間の増大や消費電力の増加とい
う問題を有していた。 ２）図３５に示す表面電界図のようにゲート電極により
ｎ型低濃度拡散層４の垂直電界は増加しゲートがオフの
時にドレインに高電圧を印可するとバンド間トンネルに
よるドレインリーク電流すなわちゲートダイオードリー
クが発生するという問題を有していた。
Ｅ−ＴＭＯＳトランジスタでは、以下に示す課題がある
。 １）図３５に従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジ
スタの構成図と、それに対する基板表面電位を示す。図
３５のようにｎ型低濃度拡散層４の上に酸化膜を介して
ゲート電極５ａが覆っているためゲート・ドレイン間の
寄生容量が大きく遅延時間の増大や消費電力の増加とい
う問題を有していた。 ２）図３５に示す表面電界図のようにゲート電極により
ｎ型低濃度拡散層４の垂直電界は増加しゲートがオフの
時にドレインに高電圧を印可するとバンド間トンネルに
よるドレインリーク電流すなわちゲートダイオードリー
クが発生するという問題を有していた。
【００１０】本発明は、かかる点に鑑み、ゲ−トとドレ
イン間の寄生容量が小さくしかもＭＯＳＦＥＴのゲ−ト
ダイオ−ドリ−クの原因となる低濃度ドレイン付近の高
電界を弱め、さらにデバイス駆動力をおとさないＭＯＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
イン間の寄生容量が小さくしかもＭＯＳＦＥＴのゲ−ト
ダイオ−ドリ−クの原因となる低濃度ドレイン付近の高
電界を弱め、さらにデバイス駆動力をおとさないＭＯＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
するために以下の手段を講ずる。 （１）ゲ−ト電極が下に凸の構造を持ち、前記ゲ−ト電
極凸部の端部がゲ−ト絶縁膜を介して第一導電型半導体
基板の一主面に形成された低濃度第二導電型のソ−ス・
ドレイン拡散層に達することを特徴とするＭＯＳ型電界
効果トランジスタとする。 （２）ゲ−ト電極が下に凸の構造を持ち前記凸部ゲ−ト
電極の仕事関数が第一導電型半導体基板がＰ型のときは
前記凸部以外のゲ−ト電極の仕事関数より小さく、前記
第一導電型半導体基板がＮ型のときは、前記凸部以外の
ゲ−ト電極の仕事関数より小さくなるように構成したＭ
ＯＳ型電界効果トランジスタとする。 （３）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる導電性膜、第２の絶縁膜を順次堆積し多層膜
を形成する工程と、前記多層膜の所定の位置をフォトリ
ソグラフィおよび異方性エッチングにより前記第１の絶
縁膜が露出するまでエッチングする工程と、前記ゲート
電極となる導電性膜の側面を酸化させる工程と、前記ゲ
ート電極を有する領域上に酸素を通しにくい第３の絶縁
膜を堆積させる工程と、異方性エッチングにより前記第
３の絶縁膜を前記ゲート電極の側面に残置させる工程と
、イオン注入により前記第１導電型半導体基板上に第２
導電型の高濃度拡散層を形成する工程と、前記ゲート電
極側面の前記第３の絶縁膜により前記ゲ−ト電極側面の
酸化を防ぎながら前記第１導電型半導体基板上の前記第
１の絶縁膜上の前記ゲ−ト電極端部の酸化をさせる工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記ゲート電極端部に作られた厚い酸化膜の下に形成す
る工程を備えたＭＯＳ型電界効果トランジスタの製造方
法とする。 （４）第１導電型半導体基板上に第１の絶縁膜、第２の
絶縁膜を順次堆積し２層膜を形成する工程と、前記２層
膜の所定の位置をフォトリソグラフィおよび垂直方向に
強い異方性エッチングにより前記第１の絶縁膜が露出す
るまでエッチングし溝を作る工程と、前記溝を有する領
域上に前記第１の絶縁膜および前記第２の絶縁膜とエッ
チング比の異なる膜を堆積する工程と、垂直方向に強い
異方性のあるエッチング法により前記膜をエッチング、
前記第２の絶縁膜の側面に前記膜を残置させる工程と、
前記第２の絶縁膜と残置した前記膜をマスクとして垂直
方向に強い異方性のあるエッチング法により前記第１の
絶縁膜をエッチングする工程と、残置した前記膜をエッ
チングし下に凸の溝を作る工程と、酸化工程により前記
下に凸の溝の領域にゲート酸化膜を形成する工程と、前
記下に凸の溝にゲート電極を埋め込む工程と、前記第２
の絶縁膜をエッチングする工程と、大仰角イオン注入に
より第２導電型低濃度拡散層を前記ゲート電極の下の前
記第２の絶縁膜の下の第１導電型半導体基板上に形成す
る工程と、前記ゲート電極を有する領域上に第３の絶縁
膜を堆積する工程と、垂直方向に強い異方性のあるエッ
チング法により前記第３の絶縁膜をエッチング、前記ゲ
ート電極の側面に前記第３の絶縁膜を残置させる工程と
、イオン注入により前記第１導電型半導体基板上に第２
導電型の高濃度拡散層を形成する工程を備えたＭＯＳ型
電界効果トランジスタの製造方法とする。 （５）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、第２の導電性膜、第３の導
電性膜を順次堆積し多層膜を形成する工程と、前記多層
膜の所定の位置をフォトリソグラフィおよび異方性エッ
チングにより前記第１の絶縁膜が露出するまでエッチン
グする工程と、前記第２の導電性膜とのエッチング比の
差により前記第２の導電性膜をエッチングすることなく
、前記第１の導電性膜と前記第３の導電性膜の両端を等
方性エッチングし前記ゲート電極断面を十字にする工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記第１導電性膜の下に達するように第１導電型半導体
基板上に形成する工程と、リフロー可能な第２の絶縁膜
を第１の絶縁膜より厚く堆積させ熱処理によりリフロー
させる工程と、前記ゲート電極を有する領域上に第３の
絶縁膜を堆積する工程と、垂直方向に強い異方性のある
エッチング法により前記第３の絶縁膜をエッチング、前
記ゲート電極の側面に前記第３の絶縁膜を残置させる工
程と、イオン注入により前記第１導電型半導体基板上に
第２導電型の高濃度拡散層を形成する工程を備えたＭＯ
Ｓ型電界効果トランジスタの製造方法とする。 （６）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、酸化されにくい第２の導電
性膜を順次堆積し多層膜を形成する工程と、前記多層膜
の所定の位置をフォトリソグラフィおよび異方性エッチ
ングにより前記第１の絶縁膜が露出するまでエッチング
する工程と、大仰角イオン注入により第２導電型低濃度
拡散層が十分に前記第１導電性膜の下にいくように第１
導電型半導体基板上に形成する工程と、酸化工程により
前記第１の導電性膜の両端を酸化し前記ゲート電極断面
を下に凸にする工程と、前記ゲート電極を有する領域上
に第２の絶縁膜を堆積する工程と、垂直方向に強い異方
性のあるエッチング法により前記第２の絶縁膜をエッチ
ング、前記ゲート電極の側面に前記第２の絶縁膜を残置
させる工程と、イオン注入により前記第１導電型半導体
基板上に第２導電型の高濃度拡散層を形成する工程を備
えたＭＯＳ型電界効果トランジスタの製造方法とする。
するために以下の手段を講ずる。 （１）ゲ−ト電極が下に凸の構造を持ち、前記ゲ−ト電
極凸部の端部がゲ−ト絶縁膜を介して第一導電型半導体
基板の一主面に形成された低濃度第二導電型のソ−ス・
ドレイン拡散層に達することを特徴とするＭＯＳ型電界
効果トランジスタとする。 （２）ゲ−ト電極が下に凸の構造を持ち前記凸部ゲ−ト
電極の仕事関数が第一導電型半導体基板がＰ型のときは
前記凸部以外のゲ−ト電極の仕事関数より小さく、前記
第一導電型半導体基板がＮ型のときは、前記凸部以外の
ゲ−ト電極の仕事関数より小さくなるように構成したＭ
ＯＳ型電界効果トランジスタとする。 （３）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる導電性膜、第２の絶縁膜を順次堆積し多層膜
を形成する工程と、前記多層膜の所定の位置をフォトリ
ソグラフィおよび異方性エッチングにより前記第１の絶
縁膜が露出するまでエッチングする工程と、前記ゲート
電極となる導電性膜の側面を酸化させる工程と、前記ゲ
ート電極を有する領域上に酸素を通しにくい第３の絶縁
膜を堆積させる工程と、異方性エッチングにより前記第
３の絶縁膜を前記ゲート電極の側面に残置させる工程と
、イオン注入により前記第１導電型半導体基板上に第２
導電型の高濃度拡散層を形成する工程と、前記ゲート電
極側面の前記第３の絶縁膜により前記ゲ−ト電極側面の
酸化を防ぎながら前記第１導電型半導体基板上の前記第
１の絶縁膜上の前記ゲ−ト電極端部の酸化をさせる工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記ゲート電極端部に作られた厚い酸化膜の下に形成す
る工程を備えたＭＯＳ型電界効果トランジスタの製造方
法とする。 （４）第１導電型半導体基板上に第１の絶縁膜、第２の
絶縁膜を順次堆積し２層膜を形成する工程と、前記２層
膜の所定の位置をフォトリソグラフィおよび垂直方向に
強い異方性エッチングにより前記第１の絶縁膜が露出す
るまでエッチングし溝を作る工程と、前記溝を有する領
域上に前記第１の絶縁膜および前記第２の絶縁膜とエッ
チング比の異なる膜を堆積する工程と、垂直方向に強い
異方性のあるエッチング法により前記膜をエッチング、
前記第２の絶縁膜の側面に前記膜を残置させる工程と、
前記第２の絶縁膜と残置した前記膜をマスクとして垂直
方向に強い異方性のあるエッチング法により前記第１の
絶縁膜をエッチングする工程と、残置した前記膜をエッ
チングし下に凸の溝を作る工程と、酸化工程により前記
下に凸の溝の領域にゲート酸化膜を形成する工程と、前
記下に凸の溝にゲート電極を埋め込む工程と、前記第２
の絶縁膜をエッチングする工程と、大仰角イオン注入に
より第２導電型低濃度拡散層を前記ゲート電極の下の前
記第２の絶縁膜の下の第１導電型半導体基板上に形成す
る工程と、前記ゲート電極を有する領域上に第３の絶縁
膜を堆積する工程と、垂直方向に強い異方性のあるエッ
チング法により前記第３の絶縁膜をエッチング、前記ゲ
ート電極の側面に前記第３の絶縁膜を残置させる工程と
、イオン注入により前記第１導電型半導体基板上に第２
導電型の高濃度拡散層を形成する工程を備えたＭＯＳ型
電界効果トランジスタの製造方法とする。 （５）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、第２の導電性膜、第３の導
電性膜を順次堆積し多層膜を形成する工程と、前記多層
膜の所定の位置をフォトリソグラフィおよび異方性エッ
チングにより前記第１の絶縁膜が露出するまでエッチン
グする工程と、前記第２の導電性膜とのエッチング比の
差により前記第２の導電性膜をエッチングすることなく
、前記第１の導電性膜と前記第３の導電性膜の両端を等
方性エッチングし前記ゲート電極断面を十字にする工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記第１導電性膜の下に達するように第１導電型半導体
基板上に形成する工程と、リフロー可能な第２の絶縁膜
を第１の絶縁膜より厚く堆積させ熱処理によりリフロー
させる工程と、前記ゲート電極を有する領域上に第３の
絶縁膜を堆積する工程と、垂直方向に強い異方性のある
エッチング法により前記第３の絶縁膜をエッチング、前
記ゲート電極の側面に前記第３の絶縁膜を残置させる工
程と、イオン注入により前記第１導電型半導体基板上に
第２導電型の高濃度拡散層を形成する工程を備えたＭＯ
Ｓ型電界効果トランジスタの製造方法とする。 （６）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、酸化されにくい第２の導電
性膜を順次堆積し多層膜を形成する工程と、前記多層膜
の所定の位置をフォトリソグラフィおよび異方性エッチ
ングにより前記第１の絶縁膜が露出するまでエッチング
する工程と、大仰角イオン注入により第２導電型低濃度
拡散層が十分に前記第１導電性膜の下にいくように第１
導電型半導体基板上に形成する工程と、酸化工程により
前記第１の導電性膜の両端を酸化し前記ゲート電極断面
を下に凸にする工程と、前記ゲート電極を有する領域上
に第２の絶縁膜を堆積する工程と、垂直方向に強い異方
性のあるエッチング法により前記第２の絶縁膜をエッチ
ング、前記ゲート電極の側面に前記第２の絶縁膜を残置
させる工程と、イオン注入により前記第１導電型半導体
基板上に第２導電型の高濃度拡散層を形成する工程を備
えたＭＯＳ型電界効果トランジスタの製造方法とする。
【００１２】
【作用】上記手段により本発明は以下の作用を奏する。
（１）ゲート電極が下に凸の構造を持ち、厚いゲ−ト絶
縁膜を介してゲート電極端部が低濃度のソ−ス・ドレイ
ン拡散層に接していることにより、ゲ−ト・ドレイン間
の寄生容量を低減させることができる。またゲ−ト・ド
レイン間に電圧を印加すると垂直高電界とバンドの曲が
りをゲート電極端部が厚いゲ−ト絶縁膜により緩和し、
ドレイン部の電界集中の緩和をもする。 （２）さらにゲート電極が上に凸の構造を持ちゲート電
極の上を走る配線との距離を離すことができ配線間容量
を減らすことができる。 （３）低濃度のソ−ス・ドレイン拡散層に接しているゲ
−ト電極の仕事関数が、半導体基板がＰ型のときは凸部
のゲ−ト電極の仕事関数より大きく、半導体基板がＮ型
のときは、凸部のゲ−ト電極の仕事関数より小さくなる
ように構成することにより、低濃度のソ−ス・ドレイン
拡散層上のゲ−ト電極に実効的に低電位を加えることと
なり、ドレイン部の電界集中の緩和をする。 （４）ゲート電極側面に酸素を通しにくい側壁絶縁膜を
形成する工程と、前記側壁絶縁膜により前記ゲ−ト電極
側面の酸化を防ぎながら半導体基板上の前記ゲ−ト電極
端部の酸化をさせる工程と、大仰角イオン注入により低
濃度拡散層を前記ゲート電極端部に作られた厚い酸化膜
の下に形成する工程を備えることにより現在のＬＳＩの
工程と整合性よく容易に実現する。 （５）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、第２の導電性膜、第３の導
電性膜を順次堆積し多層膜を形成する工程と、前記多層
膜の所定の位置をフォトリソグラフィおよび異方性エッ
チングにより前記第１の絶縁膜が露出するまでエッチン
グする工程と、前記第２の導電性膜とのエッチング比の
差により前記第２の導電性膜をエッチングすることなく
、前記第１の導電性膜と前記第３の導電性膜の両端を等
方性エッチングし前記ゲート電極断面を十字にする工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記第１導電性膜の下に達するように第１導電型半導体
基板上に形成する工程と、リフロー可能な第２の絶縁膜
を第１の絶縁膜より厚く堆積させ熱処理によりリフロー
させる工程と、前記ゲート電極を有する領域上に第３の
絶縁膜を堆積する工程と、垂直方向に強い異方性のある
エッチング法により前記第３の絶縁膜をエッチング、前
記ゲート電極の側面に前記第３の絶縁膜を残置させる工
程と、イオン注入により前記第１導電型半導体基板上に
第２導電型の高濃度拡散層を形成する工程を備えること
により現在のＬＳＩの工程と整合性よく容易に実現する
。 （６）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、酸化されにくい第２の導電
性膜を順次堆積し多層膜を形成する工程と、前記多層膜
の所定の位置をフォトリソグラフィおよび異方性エッチ
ングにより前記第１の絶縁膜が露出するまでエッチング
する工程と、大仰角イオン注入により第２導電型低濃度
拡散層が十分に前記第１導電性膜の下にいくように第１
導電型半導体基板上に形成する工程と、酸化工程により
前記第１の導電性膜の両端を酸化し前記ゲート電極断面
を下に凸にする工程と、前記ゲート電極を有する領域上
に第２の絶縁膜を堆積する工程と、垂直方向に強い異方
性のあるエッチング法により前記第２の絶縁膜をエッチ
ング、前記ゲート電極の側面に前記第２の絶縁膜を残置
させる工程と、イオン注入により前記第１導電型半導体
基板上に第２導電型の高濃度拡散層を形成する工程を備
えることにより現在のＬＳＩの工程と整合性よく容易に
実現する。
縁膜を介してゲート電極端部が低濃度のソ−ス・ドレイ
ン拡散層に接していることにより、ゲ−ト・ドレイン間
の寄生容量を低減させることができる。またゲ−ト・ド
レイン間に電圧を印加すると垂直高電界とバンドの曲が
りをゲート電極端部が厚いゲ−ト絶縁膜により緩和し、
ドレイン部の電界集中の緩和をもする。 （２）さらにゲート電極が上に凸の構造を持ちゲート電
極の上を走る配線との距離を離すことができ配線間容量
を減らすことができる。 （３）低濃度のソ−ス・ドレイン拡散層に接しているゲ
−ト電極の仕事関数が、半導体基板がＰ型のときは凸部
のゲ−ト電極の仕事関数より大きく、半導体基板がＮ型
のときは、凸部のゲ−ト電極の仕事関数より小さくなる
ように構成することにより、低濃度のソ−ス・ドレイン
拡散層上のゲ−ト電極に実効的に低電位を加えることと
なり、ドレイン部の電界集中の緩和をする。 （４）ゲート電極側面に酸素を通しにくい側壁絶縁膜を
形成する工程と、前記側壁絶縁膜により前記ゲ−ト電極
側面の酸化を防ぎながら半導体基板上の前記ゲ−ト電極
端部の酸化をさせる工程と、大仰角イオン注入により低
濃度拡散層を前記ゲート電極端部に作られた厚い酸化膜
の下に形成する工程を備えることにより現在のＬＳＩの
工程と整合性よく容易に実現する。 （５）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、第２の導電性膜、第３の導
電性膜を順次堆積し多層膜を形成する工程と、前記多層
膜の所定の位置をフォトリソグラフィおよび異方性エッ
チングにより前記第１の絶縁膜が露出するまでエッチン
グする工程と、前記第２の導電性膜とのエッチング比の
差により前記第２の導電性膜をエッチングすることなく
、前記第１の導電性膜と前記第３の導電性膜の両端を等
方性エッチングし前記ゲート電極断面を十字にする工程
と、大仰角イオン注入により第２導電型低濃度拡散層を
前記第１導電性膜の下に達するように第１導電型半導体
基板上に形成する工程と、リフロー可能な第２の絶縁膜
を第１の絶縁膜より厚く堆積させ熱処理によりリフロー
させる工程と、前記ゲート電極を有する領域上に第３の
絶縁膜を堆積する工程と、垂直方向に強い異方性のある
エッチング法により前記第３の絶縁膜をエッチング、前
記ゲート電極の側面に前記第３の絶縁膜を残置させる工
程と、イオン注入により前記第１導電型半導体基板上に
第２導電型の高濃度拡散層を形成する工程を備えること
により現在のＬＳＩの工程と整合性よく容易に実現する
。 （６）第１導電型半導体基板上に第１の絶縁膜、ゲート
電極となる第１の導電性膜、酸化されにくい第２の導電
性膜を順次堆積し多層膜を形成する工程と、前記多層膜
の所定の位置をフォトリソグラフィおよび異方性エッチ
ングにより前記第１の絶縁膜が露出するまでエッチング
する工程と、大仰角イオン注入により第２導電型低濃度
拡散層が十分に前記第１導電性膜の下にいくように第１
導電型半導体基板上に形成する工程と、酸化工程により
前記第１の導電性膜の両端を酸化し前記ゲート電極断面
を下に凸にする工程と、前記ゲート電極を有する領域上
に第２の絶縁膜を堆積する工程と、垂直方向に強い異方
性のあるエッチング法により前記第２の絶縁膜をエッチ
ング、前記ゲート電極の側面に前記第２の絶縁膜を残置
させる工程と、イオン注入により前記第１導電型半導体
基板上に第２導電型の高濃度拡散層を形成する工程を備
えることにより現在のＬＳＩの工程と整合性よく容易に
実現する。
【００１３】
【実施例】以下、本発明のＭＯＳ型電界効果トランジス
タおよび製造方法を具体的な実施例に基づいて説明する
。
タおよび製造方法を具体的な実施例に基づいて説明する
。
【００１４】（実施例１）本発明の目的は、デバイス駆
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めるＭＯＳ型
電界効果トランジスタの提供である。
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めるＭＯＳ型
電界効果トランジスタの提供である。
【００１５】図１（ａ）は、本発明の第１の実施例にお
けるＭＯＳ型電界効果トランジスタの断面図を示すもの
である。図１（ａ）において１はｐ型Ｓｉ基板、２はＳ
ｉＯ２絶縁膜、３はｎ型高濃度拡散層（ｎ＋層）、４は
ドレイン近傍の電界を緩和するｎ型低濃度拡散層（ｎ−
層）、５ａは下に凸の断面構造をもつゲ−ト電極（例え
ばシリサイド、ポリシリコン、タングステンなど）、２
５はＡｌ等の配線であり、この構造の特徴はゲート電極
５ａが下に凸で、ｎ−層４とゲート電極５ａとの間に厚
いＳｉＯ２ゲート絶縁膜２ｂが存在することである。さ
らに、ｎ−層４はゲート電極５ａの凸の部分よりＤ１の
距離水平方向に入り込んでおり、またｎ＋層３もゲート
電極５ａに対してＤ２の距離水平方向入り込んでオーバ
ーラップした構成になっている。
けるＭＯＳ型電界効果トランジスタの断面図を示すもの
である。図１（ａ）において１はｐ型Ｓｉ基板、２はＳ
ｉＯ２絶縁膜、３はｎ型高濃度拡散層（ｎ＋層）、４は
ドレイン近傍の電界を緩和するｎ型低濃度拡散層（ｎ−
層）、５ａは下に凸の断面構造をもつゲ−ト電極（例え
ばシリサイド、ポリシリコン、タングステンなど）、２
５はＡｌ等の配線であり、この構造の特徴はゲート電極
５ａが下に凸で、ｎ−層４とゲート電極５ａとの間に厚
いＳｉＯ２ゲート絶縁膜２ｂが存在することである。さ
らに、ｎ−層４はゲート電極５ａの凸の部分よりＤ１の
距離水平方向に入り込んでおり、またｎ＋層３もゲート
電極５ａに対してＤ２の距離水平方向入り込んでオーバ
ーラップした構成になっている。
【００１６】以上のように構成された実施例１のＭＯＳ
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２ｂを介してゲ−ト電極５ａに接してお
り、ゲ−トとドレイン間の寄生容量を少なくすることが
でき、デバイスのスイッチ速度を速くできる。さらにゲ
−トとドレイン間の電圧差が大きくなっても、厚いＳｉ
Ｏ２絶縁膜２ｂを介してゲ−ト電極５ａに接するｎ型低
濃度拡散層４の高電界とバンドの曲がりを緩和できるの
で、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に厚いＳｉＯ２絶縁膜２ｂによって垂直電界を
緩和できることからホットエレクトロンによるデバイス
劣化やゲ−ト絶縁膜破壊を抑えることができる。
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２ｂを介してゲ−ト電極５ａに接してお
り、ゲ−トとドレイン間の寄生容量を少なくすることが
でき、デバイスのスイッチ速度を速くできる。さらにゲ
−トとドレイン間の電圧差が大きくなっても、厚いＳｉ
Ｏ２絶縁膜２ｂを介してゲ−ト電極５ａに接するｎ型低
濃度拡散層４の高電界とバンドの曲がりを緩和できるの
で、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に厚いＳｉＯ２絶縁膜２ｂによって垂直電界を
緩和できることからホットエレクトロンによるデバイス
劣化やゲ−ト絶縁膜破壊を抑えることができる。
【００１７】図３４（ｂ）、図３５（ｂ）、図２８（ｂ
）は、それぞれ従来例のＬＤＤＭＯＳトランジスタとＩ
ＮＶＥＲＳＥ−ＴＭＯＳトランジスタと本実施例１の基
板電圧０（Ｖ）ドレイン電圧３（Ｖ）ゲ−ト電圧１．５
（Ｖ）でのＳｉ基板表面の電界分布のシミュレ−ション
結果を示す。図３４（ａ）、図３５（ａ）、図２８（ａ
）はそれぞれ（ｂ）に対応するゲ−ト断面構造を示す。 図３５（ｂ）、図２８（ｂ）のＩＮＶＥＲＳＥ−ＴＭＯ
Ｓトランジスタと本実施例１の水平電界は、図３４（ｂ
）のＬＤＤＭＯＳトランジスタに比べ約半分になりその
位置もゲート電極の下に移動しているのが分かる。
）は、それぞれ従来例のＬＤＤＭＯＳトランジスタとＩ
ＮＶＥＲＳＥ−ＴＭＯＳトランジスタと本実施例１の基
板電圧０（Ｖ）ドレイン電圧３（Ｖ）ゲ−ト電圧１．５
（Ｖ）でのＳｉ基板表面の電界分布のシミュレ−ション
結果を示す。図３４（ａ）、図３５（ａ）、図２８（ａ
）はそれぞれ（ｂ）に対応するゲ−ト断面構造を示す。 図３５（ｂ）、図２８（ｂ）のＩＮＶＥＲＳＥ−ＴＭＯ
Ｓトランジスタと本実施例１の水平電界は、図３４（ｂ
）のＬＤＤＭＯＳトランジスタに比べ約半分になりその
位置もゲート電極の下に移動しているのが分かる。
【００１８】図２９にドレイン電圧３（Ｖ）の時のホッ
トエレクトロンによる基板電流のゲート電圧依存性を示
す。 従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタに比べ
本実施例１の構造では基板電流が約半分になっている。
トエレクトロンによる基板電流のゲート電圧依存性を示
す。 従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタに比べ
本実施例１の構造では基板電流が約半分になっている。
【００１９】図３０（ａ）、（ｂ）にドレイン電流およ
びトランスコンダクタンスの経時劣化の割合を従来例の
ＬＤＤＭＯＳトランジスタとＩＮＶＥＲＳＥ−ＴＭＯＳ
トランジスタと本実施例１について示す。ＩＮＶＥＲＳ
Ｅ−ＴＭＯＳトランジスタと本実施例一はＬＤＤＭＯＳ
トランジスタに比べ改善されている。
びトランスコンダクタンスの経時劣化の割合を従来例の
ＬＤＤＭＯＳトランジスタとＩＮＶＥＲＳＥ−ＴＭＯＳ
トランジスタと本実施例１について示す。ＩＮＶＥＲＳ
Ｅ−ＴＭＯＳトランジスタと本実施例一はＬＤＤＭＯＳ
トランジスタに比べ改善されている。
【００２０】また垂直電界の緩和で期待されるゲ−トダ
イオ−ドリ−ク低下の結果を図３１に示す。ゲ−トダイ
オ−ドリ−クの耐圧は試作したトランジスタの実測にお
いても従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ
と比較して本実施例１は約２（Ｖ）改善されている。
イオ−ドリ−ク低下の結果を図３１に示す。ゲ−トダイ
オ−ドリ−クの耐圧は試作したトランジスタの実測にお
いても従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ
と比較して本実施例１は約２（Ｖ）改善されている。
【００２１】さらに下記の表１に試作したファンアウト
１のリングオシレーターでのデバイス性能比較を従来例
のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタと本実施例１
について示す。
１のリングオシレーターでのデバイス性能比較を従来例
のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタと本実施例１
について示す。
【００２２】
【表１】
【００２３】リングオシレーターではその動作上ドレイ
ンゲート間容量はミラー効果によりチャネル部のゲート
容量に比べ同じ容量でも２．５倍容量として働く、その
結果従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタに
比べ本実施例１のファンアウト１の付加容量は８５％に
減少している。この効果はゲート長が小さくなるほど大
きくなる。この付加容量が８５％に減少する結果、一段
あたりの消費電力も８５％になり、遅延時間も８５％に
なる。本実施例１のトランジスタは従来例に比べトラン
スコンダクタンスがほぼ同じで付加容量が小さいため低
消費電力かつ高速トランジスタを実現している。
ンゲート間容量はミラー効果によりチャネル部のゲート
容量に比べ同じ容量でも２．５倍容量として働く、その
結果従来例のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタに
比べ本実施例１のファンアウト１の付加容量は８５％に
減少している。この効果はゲート長が小さくなるほど大
きくなる。この付加容量が８５％に減少する結果、一段
あたりの消費電力も８５％になり、遅延時間も８５％に
なる。本実施例１のトランジスタは従来例に比べトラン
スコンダクタンスがほぼ同じで付加容量が小さいため低
消費電力かつ高速トランジスタを実現している。
【００２４】（実施例２）本発明の目的は、デバイス駆
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱め、さらに配
線間容量を低減することができるＭＯＳ型電界効果トラ
ンジスタの提供である。
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱め、さらに配
線間容量を低減することができるＭＯＳ型電界効果トラ
ンジスタの提供である。
【００２５】図１（ｂ）は、本発明の第２の実施例にお
けるＭＯＳ型電界効果トランジスタの断面図を示すもの
である。図１（ｂ）において、１はｐ型Ｓｉ基板、２は
ＳｉＯ２絶縁膜、３はｎ型高濃度拡散層、４はドレイン
近傍の電界を緩和するｎ型低濃度拡散層、５ｂは＋型断
面構造をもつゲ−ト電極（例えばシリサイド、ポリシリ
コン、タングステンなど）、２５はＡｌ等の配線であり
、この構造の特徴はゲート電極が下に凸になっている実
施例１に加えて、上にも凸になっているところである。
けるＭＯＳ型電界効果トランジスタの断面図を示すもの
である。図１（ｂ）において、１はｐ型Ｓｉ基板、２は
ＳｉＯ２絶縁膜、３はｎ型高濃度拡散層、４はドレイン
近傍の電界を緩和するｎ型低濃度拡散層、５ｂは＋型断
面構造をもつゲ−ト電極（例えばシリサイド、ポリシリ
コン、タングステンなど）、２５はＡｌ等の配線であり
、この構造の特徴はゲート電極が下に凸になっている実
施例１に加えて、上にも凸になっているところである。
【００２６】以上のように構成された実施例２のＭＯＳ
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ゲート絶縁膜２ｂを介してゲ−ト電極５ｂに接しており
、ゲ−トとドレイン間の寄生容量を少なくすることがで
き、デバイスのスイッチ速度を速くできる。さらにゲ−
トとドレイン間の電圧差が大きくなっても、厚いＳｉＯ
２絶縁膜２ｂを介してゲ−ト電極５ｂに接するｎ型低濃
度拡散層４の高電界とバンドの曲がりを緩和できるので
、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に厚いＳｉＯ２絶縁膜２によって垂直電界を緩
和できることからホットエレクトロンによるデバイス劣
化やゲ−ト絶縁膜破壊を抑えることができる。
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ゲート絶縁膜２ｂを介してゲ−ト電極５ｂに接しており
、ゲ−トとドレイン間の寄生容量を少なくすることがで
き、デバイスのスイッチ速度を速くできる。さらにゲ−
トとドレイン間の電圧差が大きくなっても、厚いＳｉＯ
２絶縁膜２ｂを介してゲ−ト電極５ｂに接するｎ型低濃
度拡散層４の高電界とバンドの曲がりを緩和できるので
、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に厚いＳｉＯ２絶縁膜２によって垂直電界を緩
和できることからホットエレクトロンによるデバイス劣
化やゲ−ト絶縁膜破壊を抑えることができる。
【００２７】以上の実施例１の特徴に加えてゲ−ト電極
５ｂが十字型断面構造をもつことから、ゲ−ト電極５ｂ
と配線２５との距離を大きくすることができ、配線２５
とゲート電極５ｂとの容量を効果的に下げることができ
る。
５ｂが十字型断面構造をもつことから、ゲ−ト電極５ｂ
と配線２５との距離を大きくすることができ、配線２５
とゲート電極５ｂとの容量を効果的に下げることができ
る。
【００２８】（実施例３）本発明の目的は、デバイス駆
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めることがで
きる。
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めることがで
きる。
【００２９】図２の（ａ）は、本発明の第３の実施例に
おけるＭＯＳ型電界効果トランジスタの断面図を示すも
のである。本実施例の構成は図１（ａ）に述べた構成と
ほぼ同じである。図１と異なる点で本実施例の特徴とな
る点は、ゲート電極が２つの材質の異なる層で構成され
ているところである。５ｃおよび６はゲ−ト電極であり
、上記ゲ−ト電極６の材質は仕事関数が、ｐ型半導体基
板のときゲ−ト電極５ｃ（例えばタングステン）の仕事
関数より大きく（例えばｎ型ポリシリコン）、ｎ型半導
体基板のときゲ−ト電極５ｃの仕事関数より小さく（例
えばｐ型ポリシリコン）なるように構成されている。
おけるＭＯＳ型電界効果トランジスタの断面図を示すも
のである。本実施例の構成は図１（ａ）に述べた構成と
ほぼ同じである。図１と異なる点で本実施例の特徴とな
る点は、ゲート電極が２つの材質の異なる層で構成され
ているところである。５ｃおよび６はゲ−ト電極であり
、上記ゲ−ト電極６の材質は仕事関数が、ｐ型半導体基
板のときゲ−ト電極５ｃ（例えばタングステン）の仕事
関数より大きく（例えばｎ型ポリシリコン）、ｎ型半導
体基板のときゲ−ト電極５ｃの仕事関数より小さく（例
えばｐ型ポリシリコン）なるように構成されている。
【００３０】以上のように構成された実施例３のＭＯＳ
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２を介してゲ−ト電極６に接しており、
ゲ−トとドレイン間の寄生容量を少なくすることができ
、デバイスのスイッチ速度を速くできる。
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２を介してゲ−ト電極６に接しており、
ゲ−トとドレイン間の寄生容量を少なくすることができ
、デバイスのスイッチ速度を速くできる。
【００３１】さらに実施例１よりさらに特徴となるとこ
ろは、ゲート電極（５ｃ、６）が２つの材質からなって
いるために、ゲート電極に電圧を加えると電極６は電極
５ｃより仕事関数差分少ない電圧がかかることになる。 つまり、ゲ−トとドレイン間の電圧差が大きくなっても
、ゲ−ト電極６が、ゲ−ト電極５ｃより仕事関数差分ゲ
−ト・ドレイン間の実効電圧を下げることから、ｎ型低
濃度拡散層４の高電界とバンドの曲がりを緩和できるの
で、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に垂直電界を緩和できることからホットエレク
トロンによるデバイス劣化やゲ−ト絶縁膜破壊を抑える
ことができる。
ろは、ゲート電極（５ｃ、６）が２つの材質からなって
いるために、ゲート電極に電圧を加えると電極６は電極
５ｃより仕事関数差分少ない電圧がかかることになる。 つまり、ゲ−トとドレイン間の電圧差が大きくなっても
、ゲ−ト電極６が、ゲ−ト電極５ｃより仕事関数差分ゲ
−ト・ドレイン間の実効電圧を下げることから、ｎ型低
濃度拡散層４の高電界とバンドの曲がりを緩和できるの
で、ゲ−トダイオ−ドリ−クを低減することができる。 また同時に垂直電界を緩和できることからホットエレク
トロンによるデバイス劣化やゲ−ト絶縁膜破壊を抑える
ことができる。
【００３２】（実施例４）本発明の目的は、デバイス駆
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めることがで
きる。
動力をおとさずに、ゲ−トとドレイン間の寄生容量が小
さくしかもＭＯＳＦＥＴのゲ−トダイオ−ドリ−クの原
因となる低濃度ドレイン付近の高電界を弱めることがで
きる。
【００３３】図２の（ｂ）は、本発明の第４の実施例に
おけるＭＯＳ型電界効果トランジスタの断面図を示すも
のである。本実施例の構成は図２（ａ）に述べた構成と
ほぼ同じである。図２（ａ）と異なる点で本実施例の特
徴となる点は、５ｄはゲ−ト電極（例えばシリサイド、
ポリシリコン、タングステンなど）であり、ゲ−ト電極
５ｅがゲ−ト電極６より細く、ゲート断面構造が十字に
なるように構成されている。
おけるＭＯＳ型電界効果トランジスタの断面図を示すも
のである。本実施例の構成は図２（ａ）に述べた構成と
ほぼ同じである。図２（ａ）と異なる点で本実施例の特
徴となる点は、５ｄはゲ−ト電極（例えばシリサイド、
ポリシリコン、タングステンなど）であり、ゲ−ト電極
５ｅがゲ−ト電極６より細く、ゲート断面構造が十字に
なるように構成されている。
【００３４】以上のように構成された実施例４のＭＯＳ
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２を介してゲ−ト電極６に接しており、
ゲ−トとドレイン間の寄生容量を少なくすることができ
、デバイスのスイッチ速度を速くできる。またゲ−トと
ドレイン間の電圧差が大きくなっても、ゲ−ト電極６が
、ゲ−ト電極５ｄより仕事関数差分ゲ−ト・ドレイン間
の実効電圧を下げることから、ｎ型低濃度拡散層４の高
電界とバンドの曲がりを緩和できるので、ゲ−トダイオ
−ドリ−クを低減することができる。また同時に垂直電
界を緩和できることからホットエレクトロンによるデバ
イス劣化やゲ−ト絶縁膜破壊を抑えることができる。
型電界効果トランジスタは、ｎ型低濃度拡散層４が厚い
ＳｉＯ２絶縁膜２を介してゲ−ト電極６に接しており、
ゲ−トとドレイン間の寄生容量を少なくすることができ
、デバイスのスイッチ速度を速くできる。またゲ−トと
ドレイン間の電圧差が大きくなっても、ゲ−ト電極６が
、ゲ−ト電極５ｄより仕事関数差分ゲ−ト・ドレイン間
の実効電圧を下げることから、ｎ型低濃度拡散層４の高
電界とバンドの曲がりを緩和できるので、ゲ−トダイオ
−ドリ−クを低減することができる。また同時に垂直電
界を緩和できることからホットエレクトロンによるデバ
イス劣化やゲ−ト絶縁膜破壊を抑えることができる。
【００３５】以上の実施例３の特徴に加えてゲ−ト電極
５ｅが細くゲート構造が＋型断面をもつことから、ゲ−
ト電極と配線２５との間の容量を効果的に下げることが
できる。
５ｅが細くゲート構造が＋型断面をもつことから、ゲ−
ト電極と配線２５との間の容量を効果的に下げることが
できる。
【００３６】（実施例５）本発明の目的は、ＭＯＳ型電
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
【００３７】図３〜図１０は、本発明の具体的な一実施
例の製造工程断面図である。図３においては、ｐ型Ｓｉ
基板１上にＳｉＯ２絶縁膜２を１０ｎｍ形成して、前記
ＳｉＯ２絶縁膜２の上にゲ−ト電極５ｆ（例えばポリシ
リコン）を堆積させ、次に前記ゲ−ト電極５ｆ上に絶縁
膜９（例えばＮＳＧ膜１００ｎｍ）をそれぞれＣＶＤ法
によって堆積させ、マスクによる異方性エッチングによ
り形成している。
例の製造工程断面図である。図３においては、ｐ型Ｓｉ
基板１上にＳｉＯ２絶縁膜２を１０ｎｍ形成して、前記
ＳｉＯ２絶縁膜２の上にゲ−ト電極５ｆ（例えばポリシ
リコン）を堆積させ、次に前記ゲ−ト電極５ｆ上に絶縁
膜９（例えばＮＳＧ膜１００ｎｍ）をそれぞれＣＶＤ法
によって堆積させ、マスクによる異方性エッチングによ
り形成している。
【００３８】図４では、酸化工程により前記ゲ−ト電極
５ｆの側面を薄く（例えば５ｎｍ）酸化させている。
５ｆの側面を薄く（例えば５ｎｍ）酸化させている。
【００３９】図５では、素子領域上に酸素を通しにくい
絶縁膜１０（例えばＳｉ３Ｎ４膜）を堆積させている。
絶縁膜１０（例えばＳｉ３Ｎ４膜）を堆積させている。
【００４０】図６では、垂直方向に強い異方性のあるエ
ッチング法により前記絶縁膜１０を前記ゲ−ト電極５ｆ
と前記絶縁膜９側面に残留させている。
ッチング法により前記絶縁膜１０を前記ゲ−ト電極５ｆ
と前記絶縁膜９側面に残留させている。
【００４１】図７では、イオン注入法によりＡｓイオン
を４ｘ１０１５ｃｍ−２を注入し、前記ゲ−ト電極５ｆ
に達するｎ型高濃度拡散層３をｐ型Ｓｉ基板の一主面に
形成させている。
を４ｘ１０１５ｃｍ−２を注入し、前記ゲ−ト電極５ｆ
に達するｎ型高濃度拡散層３をｐ型Ｓｉ基板の一主面に
形成させている。
【００４２】図８では、絶縁膜１０により前記ゲ−ト電
極５ｆの側面の酸化を抑えながら前記ゲ−ト電極５ｆ下
面端部を酸化をさせ前記ＳｉＯ２絶縁膜２の前記ゲ−ト
電極５ｆ端部に接する部分の絶縁膜を厚くさせる。
極５ｆの側面の酸化を抑えながら前記ゲ−ト電極５ｆ下
面端部を酸化をさせ前記ＳｉＯ２絶縁膜２の前記ゲ−ト
電極５ｆ端部に接する部分の絶縁膜を厚くさせる。
【００４３】図９では、エッチングにより前記ゲ−ト電
極５ｆ側面に残留していた前記絶縁膜１０は、取り除か
れている。
極５ｆ側面に残留していた前記絶縁膜１０は、取り除か
れている。
【００４４】図１０では、大仰角（例えば約４５°）イ
オン注入法によりＰイオンを４ｘ１０１３ｃｍ−２注入
し、前記ＳｉＯ２絶縁膜２の薄い絶縁膜に達するｎ型低
濃度拡散層４をｐ型Ｓｉ基板の一主面に形成させている
。
オン注入法によりＰイオンを４ｘ１０１３ｃｍ−２注入
し、前記ＳｉＯ２絶縁膜２の薄い絶縁膜に達するｎ型低
濃度拡散層４をｐ型Ｓｉ基板の一主面に形成させている
。
【００４５】以上のように構成された実施例５の半導体
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
【００４６】（実施例６）本発明の目的は、ＭＯＳ型電
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
【００４７】図１１〜１９は、本発明の具体的な一実施
例の製造工程断面図である。図１１においては、ｐ型Ｓ
ｉ基板１上にＳｉＯ２絶縁膜２を３０ｎｍ形成し、前記
ＳｉＯ２絶縁膜２の上にエッチング比の異なる絶縁膜１
０（例えばＳｉ３Ｎ４）を前記ＳｉＯ２絶縁膜２上に形
成する。
例の製造工程断面図である。図１１においては、ｐ型Ｓ
ｉ基板１上にＳｉＯ２絶縁膜２を３０ｎｍ形成し、前記
ＳｉＯ２絶縁膜２の上にエッチング比の異なる絶縁膜１
０（例えばＳｉ３Ｎ４）を前記ＳｉＯ２絶縁膜２上に形
成する。
【００４８】図１２では、マスク１１により選択的に前
記絶縁膜１０を異方性エッチングし、前記絶縁膜１０を
マスクとしてチャネル領域のみにＶＴ制御のイオン注入
をする（例えばボロンイオン３ｘ１０１３ｃｍ−２）。
記絶縁膜１０を異方性エッチングし、前記絶縁膜１０を
マスクとしてチャネル領域のみにＶＴ制御のイオン注入
をする（例えばボロンイオン３ｘ１０１３ｃｍ−２）。
【００４９】図１３では、マスク１１を除去し、前記Ｓ
ｉＯ２絶縁膜２と絶縁膜１０とエッチング比の異なる材
質からなるポリシリコン膜１２を１００ｎｍ堆積させる
。
ｉＯ２絶縁膜２と絶縁膜１０とエッチング比の異なる材
質からなるポリシリコン膜１２を１００ｎｍ堆積させる
。
【００５０】図１４では、垂直方向に強い異方性のある
エッチング法により前記ポリシリコン膜１２を前記絶縁
膜１０側面に残留させ、前記絶縁膜１０とポリシリコン
膜１２をマスクとして選択的に前記ＳｉＯ２絶縁膜２を
エッチングする。
エッチング法により前記ポリシリコン膜１２を前記絶縁
膜１０側面に残留させ、前記絶縁膜１０とポリシリコン
膜１２をマスクとして選択的に前記ＳｉＯ２絶縁膜２を
エッチングする。
【００５１】図１５では、エッチング工程により前記Ｓ
ｉＯ２記膜２のみを除去する。図１６では、酸化工程に
より開口した前記ｐ型Ｓｉ基板１上にＳｉＯ２絶縁膜２
を形成する。
ｉＯ２記膜２のみを除去する。図１６では、酸化工程に
より開口した前記ｐ型Ｓｉ基板１上にＳｉＯ２絶縁膜２
を形成する。
【００５２】図１７では、埋め込み工程により前記Ｓｉ
Ｏ２絶縁膜２と絶縁膜１０に作られた下に凸の溝にゲー
ト電極５ｇを埋め込む。
Ｏ２絶縁膜２と絶縁膜１０に作られた下に凸の溝にゲー
ト電極５ｇを埋め込む。
【００５３】図１８では、エッチング工程により前記絶
縁膜１０のみを選択的に除去し、前記ゲート電極５ｇを
マスクとして大仰角斜めイオン注入によりＰイオンを４
ｘ１０１３ｃｍ−２注入し、前記ｐ型Ｓｉ基板１上にｎ
型低濃度拡散層４が前記薄くなっているＳｉＯ２絶縁膜
２を介して前記ゲート電極５ｇと接する領域Ｄ１を作る
ように形成する。
縁膜１０のみを選択的に除去し、前記ゲート電極５ｇを
マスクとして大仰角斜めイオン注入によりＰイオンを４
ｘ１０１３ｃｍ−２注入し、前記ｐ型Ｓｉ基板１上にｎ
型低濃度拡散層４が前記薄くなっているＳｉＯ２絶縁膜
２を介して前記ゲート電極５ｇと接する領域Ｄ１を作る
ように形成する。
【００５４】図１９では、ＨＴＯ絶縁膜１３をＣＶＤ法
により堆積させ、垂直方向に強い異方性のあるエッチン
グ法により前記ＨＴＯ絶縁膜１３を前記ゲート電極５ｇ
側面に残留させ、イオン注入法によりＡｓイオンを４ｘ
１０１５ｃｍ−２を注入し、ｎ型高濃度拡散層３を前記
ｐ型Ｓｉ基板１に形成させている。
により堆積させ、垂直方向に強い異方性のあるエッチン
グ法により前記ＨＴＯ絶縁膜１３を前記ゲート電極５ｇ
側面に残留させ、イオン注入法によりＡｓイオンを４ｘ
１０１５ｃｍ−２を注入し、ｎ型高濃度拡散層３を前記
ｐ型Ｓｉ基板１に形成させている。
【００５５】以上のように構成された実施例６の半導体
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
【００５６】（実施例７）本発明の目的は、ＭＯＳ型電
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
【００５７】図２０〜２６は、本発明の具体的な一実施
例の製造工程断面図である。図２０では、ｐ型Ｓｉ基板
１上にＳｉＯ２絶縁膜２を１０ｎｍ形成して、前記Ｓｉ
Ｏ２絶縁膜２の上にゲ−ト電極５ｄを薄く１０ｎｍ堆積
させ、次に前記ゲ−ト電極５ｄ上にゲ−ト電極６を堆積
させ、さらに前記ゲ−ト電極６上にゲ−ト電極５ｅをそ
れぞれＣＶＤ法によって堆積させ、次にマスクによる異
方性エッチングにより形成している。
例の製造工程断面図である。図２０では、ｐ型Ｓｉ基板
１上にＳｉＯ２絶縁膜２を１０ｎｍ形成して、前記Ｓｉ
Ｏ２絶縁膜２の上にゲ−ト電極５ｄを薄く１０ｎｍ堆積
させ、次に前記ゲ−ト電極５ｄ上にゲ−ト電極６を堆積
させ、さらに前記ゲ−ト電極６上にゲ−ト電極５ｅをそ
れぞれＣＶＤ法によって堆積させ、次にマスクによる異
方性エッチングにより形成している。
【００５８】図２１では、エッチングによりエッチング
されにくい前記ゲ−ト電極６を残し前記ゲ−ト電極材料
５ｄ、５ｅを（例えば約０．１μｍ）等方性エッチング
させている。
されにくい前記ゲ−ト電極６を残し前記ゲ−ト電極材料
５ｄ、５ｅを（例えば約０．１μｍ）等方性エッチング
させている。
【００５９】図２２では、大仰角（例えば約４５°）イ
オン注入法によりＰイオンを４ｘ１０１３ｃｍ−２注入
し、前記ＳｉＯ２絶縁膜２の上の前記薄いゲ−ト電極５
ｄに達するｎ型低濃度拡散層４をｐ型Ｓｉ基板の一主面
に形成させている。
オン注入法によりＰイオンを４ｘ１０１３ｃｍ−２注入
し、前記ＳｉＯ２絶縁膜２の上の前記薄いゲ−ト電極５
ｄに達するｎ型低濃度拡散層４をｐ型Ｓｉ基板の一主面
に形成させている。
【００６０】図２３では、リフロ−可能な絶縁膜７（例
えばＢＰＳＧ膜）を１００ｎｍ前記ＳｉＯ２絶縁膜２の
上の前記薄いゲ−ト電極５ｄより厚い程度に薄く堆積さ
せ、リフロ−させている。
えばＢＰＳＧ膜）を１００ｎｍ前記ＳｉＯ２絶縁膜２の
上の前記薄いゲ−ト電極５ｄより厚い程度に薄く堆積さ
せ、リフロ−させている。
【００６１】図２４では、前記絶縁膜７の上に絶縁膜８
（例えばＨＴＯ膜）を２００ｎｍ堆積させている。
（例えばＨＴＯ膜）を２００ｎｍ堆積させている。
【００６２】図２５では、垂直方向に強い異方性のある
エッチング法により前記絶縁膜８を前記ゲ−ト電極５ｄ
、５ｅ、６側面に前記絶縁膜７の上に残置させている。
エッチング法により前記絶縁膜８を前記ゲ−ト電極５ｄ
、５ｅ、６側面に前記絶縁膜７の上に残置させている。
【００６３】図２６では、イオン注入法によりＡｓイオ
ンを４ｘ１０１５ｃｍ−２前記ゲ−ト電極６に達するｎ
型高濃度拡散層３をｐ型Ｓｉ基板の一主面に形成させて
いる。
ンを４ｘ１０１５ｃｍ−２前記ゲ−ト電極６に達するｎ
型高濃度拡散層３をｐ型Ｓｉ基板の一主面に形成させて
いる。
【００６４】以上のように構成された実施例７の半導体
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
【００６５】（実施例８）本発明の目的は、ＭＯＳ型電
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
界効果トランジスタを現在のＬＳＩの工程と整合性よく
容易に実現することにある。
【００６６】図２７は、本発明の具体的な一実施例の製
造工程断面図で（ａ）〜（ｃ） は工程を示す。
造工程断面図で（ａ）〜（ｃ） は工程を示す。
【００６７】工程（ａ）では、ｐ型Ｓｉ基板１上にＳｉ
Ｏ２絶縁膜２を形成して、前記ＳｉＯ２絶縁膜２の上に
ゲ−ト電極５ｈを薄く（例えばポリシリコン１０ｎｍ）
堆積させ、次に前記ゲ−ト電極５ｈ上に酸化されにくい
ゲ−ト電極６（例えばタングステン１００ｎｍ）を堆積
させ、さらに前記ゲ−ト電極６上にゲ−ト電極５ｉを１
５０ｎｍ堆積させ、最後に前記ゲ−ト電極５ｉ上に絶縁
膜９（例えばＮＳＧ膜１００ｎｍ）を堆積させる。堆積
させた後、マスクによる異方性エッチングにより多層ゲ
ート構造を形成している。前記多層ゲート構造をマスク
として大仰角斜めイオン注入によりＰイオンを４ｘ１０
１３ｃｍ−２注入し、前記ｐ型Ｓｉ基板１上にｎ型低濃
度拡散層４を十分に前記多層ゲートの下に入り込むよう
に形成する。工程（ｂ）では、酸化工程により前記ゲ−
ト電極６の下の前記ゲ−ト電極５ｈは両端部から酸化さ
れ前記ゲ−ト電極６が前記絶縁膜２を介して前記ｐ型Ｓ
ｉ基板１上に形成されたｎ型低濃度拡散層４に接する、
また前記ゲ−ト電極６の上の前記ゲ−ト電極５ｉは側壁
が酸化され絶縁膜２２が形成され上に凸の多層ゲ−ト電
極を形成する。
Ｏ２絶縁膜２を形成して、前記ＳｉＯ２絶縁膜２の上に
ゲ−ト電極５ｈを薄く（例えばポリシリコン１０ｎｍ）
堆積させ、次に前記ゲ−ト電極５ｈ上に酸化されにくい
ゲ−ト電極６（例えばタングステン１００ｎｍ）を堆積
させ、さらに前記ゲ−ト電極６上にゲ−ト電極５ｉを１
５０ｎｍ堆積させ、最後に前記ゲ−ト電極５ｉ上に絶縁
膜９（例えばＮＳＧ膜１００ｎｍ）を堆積させる。堆積
させた後、マスクによる異方性エッチングにより多層ゲ
ート構造を形成している。前記多層ゲート構造をマスク
として大仰角斜めイオン注入によりＰイオンを４ｘ１０
１３ｃｍ−２注入し、前記ｐ型Ｓｉ基板１上にｎ型低濃
度拡散層４を十分に前記多層ゲートの下に入り込むよう
に形成する。工程（ｂ）では、酸化工程により前記ゲ−
ト電極６の下の前記ゲ−ト電極５ｈは両端部から酸化さ
れ前記ゲ−ト電極６が前記絶縁膜２を介して前記ｐ型Ｓ
ｉ基板１上に形成されたｎ型低濃度拡散層４に接する、
また前記ゲ−ト電極６の上の前記ゲ−ト電極５ｉは側壁
が酸化され絶縁膜２２が形成され上に凸の多層ゲ−ト電
極を形成する。
【００６８】工程（ｃ）では、ＨＴＯ絶縁膜１３を堆積
させ、垂直方向に強い異方性のあるエッチング法により
前記ＨＴＯ絶縁膜１３を前記多層ゲート電極側面に残留
させ、イオン注入法によりＡｓイオンを４ｘ１０１５ｃ
ｍ−２を注入し、ｎ型高濃度拡散層３を前記ｐ型Ｓｉ基
板１に形成させている。
させ、垂直方向に強い異方性のあるエッチング法により
前記ＨＴＯ絶縁膜１３を前記多層ゲート電極側面に残留
させ、イオン注入法によりＡｓイオンを４ｘ１０１５ｃ
ｍ−２を注入し、ｎ型高濃度拡散層３を前記ｐ型Ｓｉ基
板１に形成させている。
【００６９】以上のように構成された実施例８の半導体
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
製造方法では、現在のＬＳＩ技術では容易に実現できし
かも、自己整合性よく多くの工程を必要とせずＭＯＳ型
電界効果トランジスタを実現できる。
【００７０】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。 １）デバイス駆動力をおとすことなく、ゲ−ト・ドレイ
ン間の寄生容量を低減させることができる。 ２）低濃度拡散層の垂直電界とバンドの曲がりをおさえ
ゲ−トダイオ−ドリ−クを低減させる。 ３）電界集中を和らげホットエレクトロンによるデバイ
ス劣化を緩和する。
下の効果が得られる。 １）デバイス駆動力をおとすことなく、ゲ−ト・ドレイ
ン間の寄生容量を低減させることができる。 ２）低濃度拡散層の垂直電界とバンドの曲がりをおさえ
ゲ−トダイオ−ドリ−クを低減させる。 ３）電界集中を和らげホットエレクトロンによるデバイ
ス劣化を緩和する。
【図１】（ａ）は本発明の実施例１のＭＯＳ型電界効果
トランジスタの断面構造図 （ｂ）は本発明の実施例２のＭＯＳ型電界効果トランジ
スタの断面構造図
トランジスタの断面構造図 （ｂ）は本発明の実施例２のＭＯＳ型電界効果トランジ
スタの断面構造図
【図２】（ａ）は本発明の実施例３のＭＯＳ型電界効果
トランジスタの断面構造図 （ｂ）は本発明の実施例４のＭＯＳ型電界効果トランジ
スタの断面構造図
トランジスタの断面構造図 （ｂ）は本発明の実施例４のＭＯＳ型電界効果トランジ
スタの断面構造図
【図３】本発明の実施例５のＭＯＳ型電界効果トランジ
スタの製造方法を示す第１の製造工程断面図
スタの製造方法を示す第１の製造工程断面図
【図４】本
発明の実施例５のＭＯＳ型電界効果トランジスタの製造
方法を示す第２の製造工程断面図
発明の実施例５のＭＯＳ型電界効果トランジスタの製造
方法を示す第２の製造工程断面図
【図５】本発明の実施
例５のＭＯＳ型電界効果トランジスタの製造方法を示す
第３の製造工程断面図
例５のＭＯＳ型電界効果トランジスタの製造方法を示す
第３の製造工程断面図
【図６】本発明の実施例５のＭＯ
Ｓ型電界効果トランジスタの製造方法を示す第４の製造
工程断面図
Ｓ型電界効果トランジスタの製造方法を示す第４の製造
工程断面図
【図７】本発明の実施例５のＭＯＳ型電界効
果トランジスタの製造方法を示す第５の製造工程断面図
果トランジスタの製造方法を示す第５の製造工程断面図
【図８】本発明の実施例５のＭＯＳ型電界効果トランジ
スタの製造方法を示す第６の製造工程断面図
スタの製造方法を示す第６の製造工程断面図
【図９】本
発明の実施例５のＭＯＳ型電界効果トランジスタの製造
方法を示す第７の製造工程断面図
発明の実施例５のＭＯＳ型電界効果トランジスタの製造
方法を示す第７の製造工程断面図
【図１０】本発明の実
施例５のＭＯＳ型電界効果トランジスタの製造方法を示
す第８の製造工程断面図
施例５のＭＯＳ型電界効果トランジスタの製造方法を示
す第８の製造工程断面図
【図１１】本発明の実施例６の
ＭＯＳ型電界効果トランジスタの製造方法を示す第１の
製造工程断面図
ＭＯＳ型電界効果トランジスタの製造方法を示す第１の
製造工程断面図
【図１２】本発明の実施例６のＭＯＳ型
電界効果トランジスタの製造方法を示す第２の製造工程
断面図
電界効果トランジスタの製造方法を示す第２の製造工程
断面図
【図１３】本発明の実施例６のＭＯＳ型電界効果
トランジスタの製造方法を示す第３の製造工程断面図
トランジスタの製造方法を示す第３の製造工程断面図
【
図１４】本発明の実施例６のＭＯＳ型電界効果トランジ
スタの製造方法を示す第４の製造工程断面図
図１４】本発明の実施例６のＭＯＳ型電界効果トランジ
スタの製造方法を示す第４の製造工程断面図
【図１５】
本発明の実施例６のＭＯＳ型電界効果トランジスタの製
造方法を示す第５の製造工程断面図
本発明の実施例６のＭＯＳ型電界効果トランジスタの製
造方法を示す第５の製造工程断面図
【図１６】本発明の
実施例６のＭＯＳ型電界効果トランジスタの製造方法を
示す第６の製造工程断面図
実施例６のＭＯＳ型電界効果トランジスタの製造方法を
示す第６の製造工程断面図
【図１７】本発明の実施例６
のＭＯＳ型電界効果トランジスタの製造方法を示す第７
の製造工程断面図
のＭＯＳ型電界効果トランジスタの製造方法を示す第７
の製造工程断面図
【図１８】本発明の実施例６のＭＯＳ
型電界効果トランジスタの製造方法を示す第８の製造工
程断面図
型電界効果トランジスタの製造方法を示す第８の製造工
程断面図
【図１９】本発明の実施例６のＭＯＳ型電界効
果トランジスタの製造方法を示す第９の製造工程断面図
果トランジスタの製造方法を示す第９の製造工程断面図
【図２０】本発明の実施例７のＭＯＳ型電界効果トラン
ジスタの製造方法を示す第１の製造工程断面図
ジスタの製造方法を示す第１の製造工程断面図
【図２１
】本発明の実施例７のＭＯＳ型電界効果トランジスタの
製造方法を示す第２の製造工程断面図
】本発明の実施例７のＭＯＳ型電界効果トランジスタの
製造方法を示す第２の製造工程断面図
【図２２】本発明
の実施例７のＭＯＳ型電界効果トランジスタの製造方法
を示す第３の製造工程断面図
の実施例７のＭＯＳ型電界効果トランジスタの製造方法
を示す第３の製造工程断面図
【図２３】本発明の実施例
７のＭＯＳ型電界効果トランジスタの製造方法を示す第
４の製造工程断面図
７のＭＯＳ型電界効果トランジスタの製造方法を示す第
４の製造工程断面図
【図２４】本発明の実施例７のＭＯ
Ｓ型電界効果トランジスタの製造方法を示す第５の製造
工程断面図
Ｓ型電界効果トランジスタの製造方法を示す第５の製造
工程断面図
【図２５】本発明の実施例７のＭＯＳ型電界
効果トランジスタの製造方法を示す第６の製造工程断面
図
効果トランジスタの製造方法を示す第６の製造工程断面
図
【図２６】本発明の実施例７のＭＯＳ型電界効果トラ
ンジスタの製造方法を示す第７の製造工程断面図
ンジスタの製造方法を示す第７の製造工程断面図
【図２
７】本発明の実施例８のＭＯＳ型電界効果トランジスタ
の製造方法を示す製造工程断面図
７】本発明の実施例８のＭＯＳ型電界効果トランジスタ
の製造方法を示す製造工程断面図
【図２８】（ａ）は本
発明のＭＯＳ型電界効果トランジスタの断面構造図 （ｂ）は本発明のＭＯＳ型電界効果トランジスタにおけ
るシミュレ−ションによるＳｉ表面電界図
発明のＭＯＳ型電界効果トランジスタの断面構造図 （ｂ）は本発明のＭＯＳ型電界効果トランジスタにおけ
るシミュレ−ションによるＳｉ表面電界図
【図２９】従
来のＭＯＳ型電界効果トランジスタと本発明のＭＯＳ型
電界効果トランジスタにおける基板電流のゲート電圧依
存性を示す図
来のＭＯＳ型電界効果トランジスタと本発明のＭＯＳ型
電界効果トランジスタにおける基板電流のゲート電圧依
存性を示す図
【図３０】（ａ）は従来のＭＯＳ型電界効果トランジス
タと本発明のＭＯＳ型電界効果トランジスタにおけるド
レイン電流の経時劣化を示す図 （ｂ）は従来のＭＯＳ型電界効果トランジスタと本発明
のＭＯＳ型電界効果トランジスタにおけるトランスコン
ダクタンスの経時劣化を示す図
タと本発明のＭＯＳ型電界効果トランジスタにおけるド
レイン電流の経時劣化を示す図 （ｂ）は従来のＭＯＳ型電界効果トランジスタと本発明
のＭＯＳ型電界効果トランジスタにおけるトランスコン
ダクタンスの経時劣化を示す図
【図３１】従来のＭＯＳ型電界効果トランジスタと本発
明のＭＯＳ型電界効果トランジスタにおけるゲ−トダイ
オ−ドリ−ク特性を示す図
明のＭＯＳ型電界効果トランジスタにおけるゲ−トダイ
オ−ドリ−ク特性を示す図
【図３２】従来のＬＤＤＭＯＳＦＥＴを示す断面構造図
【図３３】従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジス
タの断面構造図
タの断面構造図
【図３４】（ａ）は従来のＬＤＤＭＯＳＦＥＴを示す断
面構造図 （ｂ）は従来のＬＤＤＭＯＳトランジスタのシミュレ−
ションによるＳｉ表面電界図
面構造図 （ｂ）は従来のＬＤＤＭＯＳトランジスタのシミュレ−
ションによるＳｉ表面電界図
【図３５】（ａ）は従来のＩＮＶＥＲＳＥ−ＴＭＯＳト
ランジスタの断面構造図 （ｂ）は従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ
のシミュレ−ションによるＳｉ表面電界図
ランジスタの断面構造図 （ｂ）は従来のＩＮＶＥＲＳＥ−ＴＭＯＳトランジスタ
のシミュレ−ションによるＳｉ表面電界図
１ ｐ型Ｓｉ基板
２ ＳｉＯ２絶縁膜
２ａ サイドウォール
２ｂ 厚いＳｉＯ２ゲート絶縁膜
３ ｎ型高濃度拡散層（ｎ＋層）
４ ｎ型低濃度拡散層（ｎ−層）
５ａ ゲ−ト電極
５ｂ ゲ−ト電極
５ｃ ゲ−ト電極
５ｄ ゲ−ト電極
５ｅ ゲ−ト電極
５ｆ ゲ−ト電極
５ｇ ゲ−ト電極
５ｈ ゲ−ト電極
５ｉ ゲ−ト電極
６ ゲ−ト電極
７ 絶縁膜
８ 絶縁膜
９ 絶縁膜
１０ 絶縁膜
１１ マスク
１２ ポリシリコン膜
１３ ＨＴＯ絶縁膜
２２ 絶縁膜
２５ 配線
Claims (12)
- 【請求項１】ゲ−ト電極が下に凸の構造を持ち前記ゲ−
ト電極凸部の端部がゲ−ト絶縁膜を介して第一導電型半
導体基板の一主面に形成された低濃度第二導電型のソ−
ス・ドレイン拡散層に達することを特徴とするＭＯＳ型
電界効果トランジスタ。 - 【請求項２】ゲ−ト電極端部がゲ−ト絶縁膜を介して第
一導電型半導体基板の一主面に形成された高濃度第二導
電型のソ−ス・ドレイン拡散層に達することを特徴とす
る請求項１記載のＭＯＳ型電界効果トランジスタ。 - 【請求項３】ゲ−ト電極上部が凸の構造を持つことを特
徴とする請求項２記載のＭＯＳ型電界効果トランジスタ
。 - 【請求項４】ゲ−ト電極が下に凸の構造を持ち前記凸部
ゲ−ト電極の仕事関数が第一導電型半導体基板がＰ型の
ときは前記凸部以外のゲ−ト電極の仕事関数より小さく
、前記第一導電型半導体基板がＮ型のときは、前記凸部
以外のゲ−ト電極の仕事関数より小さくなるように構成
したことを特徴とする請求項１記載のＭＯＳ型電界効果
トランジスタ。 - 【請求項５】ゲ−ト電極上部が凸の構造を持つことを特
徴とする請求項４記載のＭＯＳ型電界効果トランジスタ
。 - 【請求項６】第１導電型半導体基板上に第１の絶縁膜、
ゲート電極となる導電性膜、第２の絶縁膜を順次堆積し
多層膜を形成する工程と、前記多層膜の所定の位置をフ
ォトリソグラフィおよび異方性エッチングにより前記第
１の絶縁膜が露出するまでエッチングする工程と、前記
ゲート電極となる導電性膜の側面を酸化させる工程と、
前記ゲート電極を有する領域上に酸素を通しにくい第３
の絶縁膜を堆積させる工程と、異方性エッチングにより
前記第３の絶縁膜を前記ゲート電極の側面に残置させる
工程と、イオン注入により前記第１導電型半導体基板上
に第２導電型の高濃度拡散層を形成する工程と、前記ゲ
ート電極側面の前記第３の絶縁膜により前記ゲ−ト電極
側面の酸化を防ぎながら前記第１導電型半導体基板上の
前記第１の絶縁膜上の前記ゲ−ト電極端部の酸化をさせ
る工程と、大仰角イオン注入により第２導電型低濃度拡
散層を前記ゲート電極端部に作られた厚い酸化膜の下に
形成する工程を備えたことを特徴とするＭＯＳ型電界効
果トランジスタの製造方法。 - 【請求項７】前記ゲート電極側面の前記第３の絶縁膜に
より前記ゲ−ト電極側面の酸化を防ぎながら前記第１導
電型半導体基板上の前記第１の絶縁膜上の前記ゲ−ト電
極端部の酸化をさせる工程の後、大仰角イオン注入によ
り前記第２導電型低濃度拡散層を形成する工程の前に、
前記ゲート電極側面の前記第３の絶縁膜を等方性エッチ
ングにより除去する工程を備えたこと特徴とする請求項
６記載のＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項８】第１導電型半導体基板上に第１の絶縁膜、
第２の絶縁膜を順次堆積し２層膜を形成する工程と、前
記２層膜の所定の位置をフォトリソグラフィおよび垂直
方向に強い異方性エッチングにより前記第１の絶縁膜が
露出するまでエッチングし溝を作る工程と、前記溝を有
する領域上に前記第１の絶縁膜および前記第２の絶縁膜
とエッチング比の異なる膜を堆積する工程と、垂直方向
に強い異方性のあるエッチング法により前記膜をエッチ
ング、前記第２の絶縁膜の側面に前記膜を残置させる工
程と、前記第２の絶縁膜と残置した前記膜をマスクとし
て垂直方向に強い異方性のあるエッチング法により前記
第１の絶縁膜をエッチングする工程と、残置した前記膜
をエッチングし下に凸の溝を作る工程と、酸化工程によ
り前記下に凸の溝の領域にゲート酸化膜を形成する工程
と、前記下に凸の溝にゲート電極を埋め込む工程と、前
記第２の絶縁膜をエッチングする工程と、大仰角イオン
注入により第２導電型低濃度拡散層を前記ゲート電極の
下の前記第２の絶縁膜の下の第１導電型半導体基板上に
形成する工程と、前記ゲート電極を有する領域上に第３
の絶縁膜を堆積する工程と、垂直方向に強い異方性のあ
るエッチング法により前記第３の絶縁膜をエッチング、
前記ゲート電極の側面に前記第３の絶縁膜を残置させる
工程と、イオン注入により前記第１導電型半導体基板上
に第２導電型の高濃度拡散層を形成する工程を備えたこ
とを特徴とするＭＯＳ型電界効果トランジスタの製造方
法。 - 【請求項９】第１導電型半導体基板上に第１の絶縁膜、
ゲート電極となる第１の導電性膜、第２の導電性膜を順
次堆積し多層膜を形成する工程と、前記多層膜の所定の
位置をフォトリソグラフィおよび異方性エッチングによ
り前記第１の絶縁膜が露出するまでエッチングする工程
と、前記第２の導電性膜とのエッチング比の差により前
記第２の導電性膜をエッチングすることなく、前記第１
の導電性膜の両端を等方性エッチングし前記ゲート電極
を下に凸にする工程と、大仰角イオン注入により第２導
電型低濃度拡散層を前記第１導電性膜の下に達するよう
に第１導電型半導体基板上に形成する工程と、リフロー
可能な第２の絶縁膜を第１の絶縁膜より厚く堆積させ熱
処理によりリフローさせる工程と、前記ゲート電極を有
する領域上に第３の絶縁膜を堆積する工程と、垂直方向
に強い異方性のあるエッチング法により前記第３の絶縁
膜をエッチング、前記ゲート電極の側面に前記第３の絶
縁膜を残置させる工程と、イオン注入により前記第１導
電型半導体基板上に第２導電型の高濃度拡散層を形成す
る工程を備えたことを特徴とするＭＯＳ型電界効果トラ
ンジスタの製造方法。 - 【請求項１０】第１導電型半導体基板上に第１の絶縁膜
、ゲート電極となる第１の導電性膜、第２の導電性膜、
第３の導電性膜を順次堆積し多層膜を形成する工程と、
前記多層膜の所定の位置をフォトリソグラフィおよび異
方性エッチングにより前記第１の絶縁膜が露出するまで
エッチングする工程と、前記第２の導電性膜とのエッチ
ング比の差により前記第２の導電性膜をエッチングする
ことなく、前記第１の導電性膜と前記第３の導電性膜の
両端を等方性エッチングし前記ゲート電極断面を十字に
する工程と、大仰角イオン注入により第２導電型低濃度
拡散層を前記第１導電性膜の下に達するように第１導電
型半導体基板上に形成する工程と、リフロー可能な第２
の絶縁膜を第１の絶縁膜より厚く堆積させ熱処理により
リフローさせる工程と、前記ゲート電極を有する領域上
に第３の絶縁膜を堆積する工程と、垂直方向に強い異方
性のあるエッチング法により前記第３の絶縁膜をエッチ
ング、前記ゲート電極の側面に前記第３の絶縁膜を残置
させる工程と、イオン注入により前記第１導電型半導体
基板上に第２導電型の高濃度拡散層を形成する工程を備
えたことを特徴とするＭＯＳ型電界効果トランジスタの
製造方法。 - 【請求項１１】第１導電型半導体基板上に第１の絶縁膜
、ゲート電極となる第１の導電性膜、酸化されにくい第
２の導電性膜を順次堆積し多層膜を形成する工程と、前
記多層膜の所定の位置をフォトリソグラフィおよび異方
性エッチングにより前記第１の絶縁膜が露出するまでエ
ッチングする工程と、大仰角イオン注入により第２導電
型低濃度拡散層が十分に前記第１導電性膜の下にいくよ
うに第１導電型半導体基板上に形成する工程と、酸化工
程により前記第１の導電性膜の両端を酸化し前記ゲート
電極断面を下に凸にする工程と、前記ゲート電極を有す
る領域上に第２の絶縁膜を堆積する工程と、垂直方向に
強い異方性のあるエッチング法により前記第２の絶縁膜
をエッチング、前記ゲート電極の側面に前記第２の絶縁
膜を残置させる工程と、イオン注入により前記第１導電
型半導体基板上に第２導電型の高濃度拡散層を形成する
工程を備えたことを特徴とするＭＯＳ型電界効果トラン
ジスタの製造方法。 - 【請求項１２】第１導電型半導体基板上に第１の絶縁膜
、ゲート電極となる第１の導電性膜、酸化されにくい第
２の導電性膜、第３の導電性膜、第２の絶縁膜を順次堆
積し多層膜を形成する工程と、前記多層膜の所定の位置
をフォトリソグラフィおよび異方性エッチングにより前
記第１の絶縁膜が露出するまでエッチングする工程と、
大仰角イオン注入により第２導電型低濃度拡散層が十分
に前記第１導電性膜の下にいくように第１導電型半導体
基板上に形成する工程と、酸化工程により前記第１の導
電性膜と前記第３の導電性膜の両端を酸化し前記ゲート
電極断面を十字にする工程と、前記ゲート電極を有する
領域上に第３の絶縁膜を堆積する工程と、垂直方向に強
い異方性のあるエッチング法により前記第３の絶縁膜を
エッチング、前記ゲート電極の側面に前記第３の絶縁膜
を残置させる工程と、イオン注入により前記第１導電型
半導体基板上に第２導電型の高濃度拡散層を形成する工
程を備えたことを特徴とするＭＯＳ型電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177991A JPH04348038A (ja) | 1990-07-24 | 1991-07-18 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-196621 | 1990-07-24 | ||
| JP19662190 | 1990-07-24 | ||
| JP3177991A JPH04348038A (ja) | 1990-07-24 | 1991-07-18 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348038A true JPH04348038A (ja) | 1992-12-03 |
Family
ID=26498329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177991A Pending JPH04348038A (ja) | 1990-07-24 | 1991-07-18 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348038A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349856A (ja) * | 1993-03-18 | 1994-12-22 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2006086467A (ja) * | 2004-09-17 | 2006-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7129564B2 (en) | 2003-05-06 | 2006-10-31 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
| JP2008227292A (ja) * | 2007-03-14 | 2008-09-25 | Sumitomo Electric Ind Ltd | イオン注入マスク、イオン注入方法および半導体装置の製造方法 |
| WO2016104177A1 (ja) * | 2014-12-26 | 2016-06-30 | ソニー株式会社 | 固体撮像素子およびその製造方法、並びに電子機器 |
| US10453898B2 (en) | 2014-12-26 | 2019-10-22 | Sony Semiconductor Solutions Corporation | Solid state image sensor pixel electrode below a photoelectronic conversion film |
-
1991
- 1991-07-18 JP JP3177991A patent/JPH04348038A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349856A (ja) * | 1993-03-18 | 1994-12-22 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
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| WO2016104177A1 (ja) * | 2014-12-26 | 2016-06-30 | ソニー株式会社 | 固体撮像素子およびその製造方法、並びに電子機器 |
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| US10903279B2 (en) | 2014-12-26 | 2021-01-26 | Sony Semiconductor Solutions Corporation | Solid state image sensor pixel electrode below a photoelectric conversion film |
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