JP2519608B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に短いチャネル長を有する電界効
果トランジスタの構造およびその製造方法に関するもの
である。
の製造方法に関し、特に短いチャネル長を有する電界効
果トランジスタの構造およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、大
規模集積回路装置（ＬＳＩ）を構成する各素子の微細化
が急速に進んでいる。半導体装置を構成する素子の１つ
として電界効果トランジスタがある。この電界効果トラ
ンジスタの微細化によって形成される、特に短いチャネ
ル長を有するＭＯＳトランジスタにおいては、ドレイン
電圧を増加させるとチャネル方向の電界がドレイン近傍
において著しく大きくなる。あるいは、ドレイン電圧が
一定でも、ドレイン領域と基板領域との間で不純物濃度
の差が大きい場合にはそれらの間の領域に形成される空
乏層の領域が狭くなるため、空乏層内でチャネル方向の
電界強度が大きくなる。その結果、チャネル領域内の電
子は、この強い電界により加速され、容易に高いエネル
ギー状態となる。この高いエネルギー状態の電子は、ド
レイン領域の端部近傍においてシリコンの格子と衝突
し、なだれ的に多量の電子−正孔対を発生させる。この
衝突電離（インパクトイオン化）によって発生した電子
と正孔のうち、電子は高いドレイン電界に引き寄せられ
ることによりドレイン領域に流入し、ドレイン電流の一
部となる。正孔はドレイン電界によって逆に押し戻され
ることにより、チャネル領域下の空乏層へ流れ込み、基
板電流の一部となる。この場合、ドレイン近傍に起こる
電界強度の増加によって発生する高いエネルギー状態の
電子は、ホットキャリアと呼ばれる。このホットキャリ
アの発生が電界効果トランジスタの信頼性に悪影響をも
たらす。
規模集積回路装置（ＬＳＩ）を構成する各素子の微細化
が急速に進んでいる。半導体装置を構成する素子の１つ
として電界効果トランジスタがある。この電界効果トラ
ンジスタの微細化によって形成される、特に短いチャネ
ル長を有するＭＯＳトランジスタにおいては、ドレイン
電圧を増加させるとチャネル方向の電界がドレイン近傍
において著しく大きくなる。あるいは、ドレイン電圧が
一定でも、ドレイン領域と基板領域との間で不純物濃度
の差が大きい場合にはそれらの間の領域に形成される空
乏層の領域が狭くなるため、空乏層内でチャネル方向の
電界強度が大きくなる。その結果、チャネル領域内の電
子は、この強い電界により加速され、容易に高いエネル
ギー状態となる。この高いエネルギー状態の電子は、ド
レイン領域の端部近傍においてシリコンの格子と衝突
し、なだれ的に多量の電子−正孔対を発生させる。この
衝突電離（インパクトイオン化）によって発生した電子
と正孔のうち、電子は高いドレイン電界に引き寄せられ
ることによりドレイン領域に流入し、ドレイン電流の一
部となる。正孔はドレイン電界によって逆に押し戻され
ることにより、チャネル領域下の空乏層へ流れ込み、基
板電流の一部となる。この場合、ドレイン近傍に起こる
電界強度の増加によって発生する高いエネルギー状態の
電子は、ホットキャリアと呼ばれる。このホットキャリ
アの発生が電界効果トランジスタの信頼性に悪影響をも
たらす。
【０００３】ホットキャリア発生の原因となるドレイン
近傍の電界強度を緩和させるために、従来からＬＤＤ
（ｌｉｇｈｔｌｙ ｄｉｆｆｕｓｅｄ ｄｒａｉｎ）構
造の電界効果トランジスタが提案され、実用化されてい
る。図１６は、ＬＤＤ構造のｎチャネルＭＯＳトランジ
スタを示す断面図である。図１６を参照して、ｐ型シリ
コン基板３１の上にはゲート酸化膜３２を介在させてゲ
ート電極３３が形成されている。このゲート電極３３の
側壁には、側壁酸化膜３４が形成されている。ゲート電
極３３の両側にはソースまたはドレイン領域としてのｎ
型不純物領域が形成されている。このｎ型不純物領域
は、低濃度のｎ- 不純物領域３５ａ，３５ｂと高濃度の
ｎ+ 不純物領域３６ａ，３６ｂとから構成される。側壁
酸化膜３４の直下のシリコン基板３１には、低濃度のｎ
- 不純物領域３５ａ，３５ｂが形成されている。ｎ- 不
純物領域３５ａ，３５ｂのそれぞれに接続して延びるよ
うに、ゲート電極３３から離れた領域にｎ+ 不純物領域
３６ａ，３６ｂが形成されている。このようにして、チ
ャネル領域近傍には低濃度のｎ- 不純物領域３５ａ，３
５ｂからなるソースまたはドレイン領域が形成される。
これにより、低濃度のｎ - 不純物領域３５ａ，３５ｂの
いずれかがドレインとして用いられた場合において、ド
レイン近傍の電界強度が緩和されることになる。すなわ
ち、低濃度のｎ- 不純物領域３５ａがドレインとして用
いられた場合、ｎ- 不純物領域３５ａとｐ型シリコン基
板３１の領域との間の不純物濃度の差は小さいので、そ
れらの間の領域に形成される空乏層の領域は広くなる。
そのため、空乏層内でのチャネル方向の電界強度、すな
わち、ドレイン近傍の電界強度が緩和される。
近傍の電界強度を緩和させるために、従来からＬＤＤ
（ｌｉｇｈｔｌｙ ｄｉｆｆｕｓｅｄ ｄｒａｉｎ）構
造の電界効果トランジスタが提案され、実用化されてい
る。図１６は、ＬＤＤ構造のｎチャネルＭＯＳトランジ
スタを示す断面図である。図１６を参照して、ｐ型シリ
コン基板３１の上にはゲート酸化膜３２を介在させてゲ
ート電極３３が形成されている。このゲート電極３３の
側壁には、側壁酸化膜３４が形成されている。ゲート電
極３３の両側にはソースまたはドレイン領域としてのｎ
型不純物領域が形成されている。このｎ型不純物領域
は、低濃度のｎ- 不純物領域３５ａ，３５ｂと高濃度の
ｎ+ 不純物領域３６ａ，３６ｂとから構成される。側壁
酸化膜３４の直下のシリコン基板３１には、低濃度のｎ
- 不純物領域３５ａ，３５ｂが形成されている。ｎ- 不
純物領域３５ａ，３５ｂのそれぞれに接続して延びるよ
うに、ゲート電極３３から離れた領域にｎ+ 不純物領域
３６ａ，３６ｂが形成されている。このようにして、チ
ャネル領域近傍には低濃度のｎ- 不純物領域３５ａ，３
５ｂからなるソースまたはドレイン領域が形成される。
これにより、低濃度のｎ - 不純物領域３５ａ，３５ｂの
いずれかがドレインとして用いられた場合において、ド
レイン近傍の電界強度が緩和されることになる。すなわ
ち、低濃度のｎ- 不純物領域３５ａがドレインとして用
いられた場合、ｎ- 不純物領域３５ａとｐ型シリコン基
板３１の領域との間の不純物濃度の差は小さいので、そ
れらの間の領域に形成される空乏層の領域は広くなる。
そのため、空乏層内でのチャネル方向の電界強度、すな
わち、ドレイン近傍の電界強度が緩和される。
【０００４】今、図１６に示されるＬＤＤ構造のｎチャ
ネルＭＯＳトランジスタにおいて、ドレイン領域がｎ-
不純物領域３５ａとｎ+ 不純物領域３６ａとから構成さ
れるものとする。また、ソース領域がｎ- 不純物領域３
５ｂとｎ+ 不純物領域３６ｂとから構成されるものとす
る。ゲート電極３３に所定の電圧が印加されることによ
り、キャリアとしての電子がチャネル領域において実線
の矢印で示される方向に移動するものとする。このと
き、チャネル近傍のドレイン領域が低濃度のｎ- 不純物
領域３５ａで構成されていても、インパクトイオン化に
よって電子−正孔対が発生する。このうち、電子（マイ
ナスの丸印）は、ドレイン電界とゲート電極による電界
との和によって側壁酸化膜３４の下部にトラップされ
る。電子が側壁酸化膜３４にトラップされると、ｎ- 不
純物領域３５ａの基板表面上でキャリアの空乏化が起こ
る。このことは、経時的にｎ- 不純物領域３５ａの高抵
抗化をもたらす。これにより、チャネル領域において実
線の矢印で示される方向に移動するキャリアは、ｎ- 不
純物領域３５ａの中に流入せず、点線の矢印で示される
ようにｎ- 不純物領域３５ａの下を流れた後、ｎ+ 不純
物領域３６ａに流入することになるものと推定される。
その結果、ゲート電圧のしきい値Ｖｔｈの上昇をもたら
すとともに、電流駆動能力の低下、すなわち電流利得β
の劣化を引き起こすことになる。
ネルＭＯＳトランジスタにおいて、ドレイン領域がｎ-
不純物領域３５ａとｎ+ 不純物領域３６ａとから構成さ
れるものとする。また、ソース領域がｎ- 不純物領域３
５ｂとｎ+ 不純物領域３６ｂとから構成されるものとす
る。ゲート電極３３に所定の電圧が印加されることによ
り、キャリアとしての電子がチャネル領域において実線
の矢印で示される方向に移動するものとする。このと
き、チャネル近傍のドレイン領域が低濃度のｎ- 不純物
領域３５ａで構成されていても、インパクトイオン化に
よって電子−正孔対が発生する。このうち、電子（マイ
ナスの丸印）は、ドレイン電界とゲート電極による電界
との和によって側壁酸化膜３４の下部にトラップされ
る。電子が側壁酸化膜３４にトラップされると、ｎ- 不
純物領域３５ａの基板表面上でキャリアの空乏化が起こ
る。このことは、経時的にｎ- 不純物領域３５ａの高抵
抗化をもたらす。これにより、チャネル領域において実
線の矢印で示される方向に移動するキャリアは、ｎ- 不
純物領域３５ａの中に流入せず、点線の矢印で示される
ようにｎ- 不純物領域３５ａの下を流れた後、ｎ+ 不純
物領域３６ａに流入することになるものと推定される。
その結果、ゲート電圧のしきい値Ｖｔｈの上昇をもたら
すとともに、電流駆動能力の低下、すなわち電流利得β
の劣化を引き起こすことになる。
【０００５】このような従来のＬＤＤ構造の電界効果ト
ランジスタ特有のデバイス劣化現象を防止し、ホットキ
ャリア耐性をさらに向上させるために、多くの改善され
たＬＤＤ構造が提案されている。この改善されたＬＤＤ
構造の１つとして、ＧＯＬＤ（ｇａｔｅ−ｏｖｅｒｌａ
ｐｐｅｄ ＬＤＤ）構造の電界効果トランジスタが“Ｔ
ＨＥ ＩＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ Ｏ
ＶＥＲＬＡＰＰＥＤＬＤＤ （ＧＯＬＤ） ＦＯＲ Ｄ
ＥＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ′Ｓ”ＩＥＤＭ
Ｔｅｃｈ． Ｄｉｇ． １９８７ ｐｐ．３８〜４１
に提案されている。図１７は、ＧＯＬＤ構造を有するｎ
チャネルＭＯＳトランジスタを示す断面図である。図１
７を参照して、ｐ型シリコン基板３１の上にはゲート酸
化膜３２を介在させてゲート電極３７がポリシリコンに
よって形成されている。このゲート電極３７の上には酸
化膜３９がＣＶＤ法によって形成されている。ゲート電
極３７の側壁には側壁酸化膜４０が形成されている。ゲ
ート電極３７の両側に形成されるソースまたはドレイン
領域は、低濃度のｎ- 不純物領域３５ａ，３５ｂと高濃
度のｎ+ 不純物領域３６ａ，３６ｂとから構成される。
低濃度のｎ- 不純物領域３５ａ，３５ｂのそれぞれの直
上にはゲート酸化膜３２を介在させてゲート電極３７の
チャネル方向の端部３７ａが形成されている。このゲー
ト電極の端部３７ａに接続するように選択酸化膜４１が
形成されている。ゲート電極の端部３７ａをｎ- 不純物
領域３５ａ，３５ｂの直上に延びるように形成するため
に、製造工程の必要から自然酸化膜３８がゲート電極３
７に内在する。
ランジスタ特有のデバイス劣化現象を防止し、ホットキ
ャリア耐性をさらに向上させるために、多くの改善され
たＬＤＤ構造が提案されている。この改善されたＬＤＤ
構造の１つとして、ＧＯＬＤ（ｇａｔｅ−ｏｖｅｒｌａ
ｐｐｅｄ ＬＤＤ）構造の電界効果トランジスタが“Ｔ
ＨＥ ＩＭＰＡＣＴ ＯＦ ＧＡＴＥ−ＤＲＡＩＮ Ｏ
ＶＥＲＬＡＰＰＥＤＬＤＤ （ＧＯＬＤ） ＦＯＲ Ｄ
ＥＥＰ ＳＵＢＭＩＣＲＯＮ ＶＬＳＩ′Ｓ”ＩＥＤＭ
Ｔｅｃｈ． Ｄｉｇ． １９８７ ｐｐ．３８〜４１
に提案されている。図１７は、ＧＯＬＤ構造を有するｎ
チャネルＭＯＳトランジスタを示す断面図である。図１
７を参照して、ｐ型シリコン基板３１の上にはゲート酸
化膜３２を介在させてゲート電極３７がポリシリコンに
よって形成されている。このゲート電極３７の上には酸
化膜３９がＣＶＤ法によって形成されている。ゲート電
極３７の側壁には側壁酸化膜４０が形成されている。ゲ
ート電極３７の両側に形成されるソースまたはドレイン
領域は、低濃度のｎ- 不純物領域３５ａ，３５ｂと高濃
度のｎ+ 不純物領域３６ａ，３６ｂとから構成される。
低濃度のｎ- 不純物領域３５ａ，３５ｂのそれぞれの直
上にはゲート酸化膜３２を介在させてゲート電極３７の
チャネル方向の端部３７ａが形成されている。このゲー
ト電極の端部３７ａに接続するように選択酸化膜４１が
形成されている。ゲート電極の端部３７ａをｎ- 不純物
領域３５ａ，３５ｂの直上に延びるように形成するため
に、製造工程の必要から自然酸化膜３８がゲート電極３
７に内在する。
【０００６】このＧＯＬＤ構造によれば、ドレイン領域
となるｎ- 不純物領域がゲート電極の直下に存在するよ
うに形成されている。そのため、ドレイン近傍における
電界強度のピーク位置はゲート電極の直下に存在する。
したがって、ゲート電極に所定の電圧が印加されると、
ゲート電極による電界がｎ- 不純物領域に加わる。その
結果、インパクトイオン化によって発生する電子がゲー
ト電極とｎ- 不純物領域との間に介在するゲート酸化膜
に流入したとしても、ゲート電極による電界によってそ
の電子は引き寄せられるので、ｎ- 不純物領域の基板表
面上でキャリアの空乏化が起こることはない。これによ
り、電流駆動能力の低下、すなわち電流利得βの劣化が
解消され得る。
となるｎ- 不純物領域がゲート電極の直下に存在するよ
うに形成されている。そのため、ドレイン近傍における
電界強度のピーク位置はゲート電極の直下に存在する。
したがって、ゲート電極に所定の電圧が印加されると、
ゲート電極による電界がｎ- 不純物領域に加わる。その
結果、インパクトイオン化によって発生する電子がゲー
ト電極とｎ- 不純物領域との間に介在するゲート酸化膜
に流入したとしても、ゲート電極による電界によってそ
の電子は引き寄せられるので、ｎ- 不純物領域の基板表
面上でキャリアの空乏化が起こることはない。これによ
り、電流駆動能力の低下、すなわち電流利得βの劣化が
解消され得る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ＧＯＬＤ構造を有する電界効果トランジスタにおいて
は、ゲート電極の内側にソースまたはドレイン領域とし
ての低濃度のｎ- 不純物領域を形成する必要がある。言
い換えれば、ソースまたはドレイン領域の一部を構成す
るｎ- 不純物領域とゲート電極の一部とを完全に重複さ
せる構造を形成することが必要である。この構造を形成
することは、製造工程の複雑化をもたらす。
ＧＯＬＤ構造を有する電界効果トランジスタにおいて
は、ゲート電極の内側にソースまたはドレイン領域とし
ての低濃度のｎ- 不純物領域を形成する必要がある。言
い換えれば、ソースまたはドレイン領域の一部を構成す
るｎ- 不純物領域とゲート電極の一部とを完全に重複さ
せる構造を形成することが必要である。この構造を形成
することは、製造工程の複雑化をもたらす。
【０００８】図１８〜図２１は、図１７に示されたＧＯ
ＬＤ構造を有するｎチャネルＭＯＳトランジスタの製造
方法を工程順に示す断面図である。図１８を参照して、
ｐ型シリコン基板３１の上にゲート酸化膜３２が形成さ
れる。このゲート酸化膜３２の上には、第１のポリシリ
コン層３７１が５０ｎｍの膜厚で形成される。その後、
ウェハのエアーキュアリングによって自然酸化膜３８が
５〜１０オングストロームの膜厚で第１のポリシリコン
層３７１の上に成長する。この自然酸化膜３８の上に第
２のポリシリコン層３７２が形成される。第２のポリシ
リコン層３７２の上には所定のパターンに従って酸化膜
３９がＣＶＤ法によって形成される。
ＬＤ構造を有するｎチャネルＭＯＳトランジスタの製造
方法を工程順に示す断面図である。図１８を参照して、
ｐ型シリコン基板３１の上にゲート酸化膜３２が形成さ
れる。このゲート酸化膜３２の上には、第１のポリシリ
コン層３７１が５０ｎｍの膜厚で形成される。その後、
ウェハのエアーキュアリングによって自然酸化膜３８が
５〜１０オングストロームの膜厚で第１のポリシリコン
層３７１の上に成長する。この自然酸化膜３８の上に第
２のポリシリコン層３７２が形成される。第２のポリシ
リコン層３７２の上には所定のパターンに従って酸化膜
３９がＣＶＤ法によって形成される。
【０００９】図１９を参照して、酸化膜３９をマスクと
して用い、高い選択性を有する等方性のドライエッチン
グ処理が第２のポリシリコン層３７２に施される。これ
により、第２のポリシリコン層３７２が酸化膜３９の下
の部分で削り取られるようにエッチングされてゲート電
極３７が形成され、第１のポリシリコン層３７１が酸化
膜３９の両側でその表面を露出するように残存する。そ
の後、酸化膜３９をマスクとして用い、矢印で示される
ように８０ｋｅＶ程度の高いエネルギーを有するリンイ
オンが注入される。このリンイオンは薄い第１のポリシ
リコン層３７１を通過し、シリコン基板３１内に到達す
ることにより、低濃度のｎ- 不純物領域３５ａ，３５ｂ
が形成される。
して用い、高い選択性を有する等方性のドライエッチン
グ処理が第２のポリシリコン層３７２に施される。これ
により、第２のポリシリコン層３７２が酸化膜３９の下
の部分で削り取られるようにエッチングされてゲート電
極３７が形成され、第１のポリシリコン層３７１が酸化
膜３９の両側でその表面を露出するように残存する。そ
の後、酸化膜３９をマスクとして用い、矢印で示される
ように８０ｋｅＶ程度の高いエネルギーを有するリンイ
オンが注入される。このリンイオンは薄い第１のポリシ
リコン層３７１を通過し、シリコン基板３１内に到達す
ることにより、低濃度のｎ- 不純物領域３５ａ，３５ｂ
が形成される。
【００１０】図２０に示すように、側壁酸化膜４０がゲ
ート電極３７の両側に形成される。側壁酸化膜４０の外
側に残存している第１のポリシリコン層３７１は異方性
のドライエッチングによって除去される。これにより、
ゲート電極の端部３７ａが形成される。
ート電極３７の両側に形成される。側壁酸化膜４０の外
側に残存している第１のポリシリコン層３７１は異方性
のドライエッチングによって除去される。これにより、
ゲート電極の端部３７ａが形成される。
【００１１】その後、図２１に示すように、ゲート電極
の端部３７ａに接続するように選択酸化膜４１が形成さ
れる。最後に、酸化膜３９および４０をマスクとして用
い、砒素イオンが側壁酸化膜４０の外側に注入されるこ
とにより、ｎ+ 不純物領域３６ａ，３６ｂが形成され
る。このようにして、ＧＯＬＤ構造を有する電界効果ト
ランジスタが製造される。
の端部３７ａに接続するように選択酸化膜４１が形成さ
れる。最後に、酸化膜３９および４０をマスクとして用
い、砒素イオンが側壁酸化膜４０の外側に注入されるこ
とにより、ｎ+ 不純物領域３６ａ，３６ｂが形成され
る。このようにして、ＧＯＬＤ構造を有する電界効果ト
ランジスタが製造される。
【００１２】ところが、上述の図１９に示される製造工
程においては、その表面を露出させた状態で薄い第１の
ポリシリコン層３７１を残存させるために等方性のドラ
イエッチングが用いられる。このとき、等方性エッチン
グを途中で停止させる必要がある。この等方性エッチン
グの終点制御を自然酸化膜３８を用いて行なうことは非
常に困難である。また、所望の実効チャネル長Ｌｅｆｆ
を精度よく設定するために、等方性エッチングを用いて
第２のポリシリコン層３７２の横方向のエッチング量を
制御することは非常に困難である。
程においては、その表面を露出させた状態で薄い第１の
ポリシリコン層３７１を残存させるために等方性のドラ
イエッチングが用いられる。このとき、等方性エッチン
グを途中で停止させる必要がある。この等方性エッチン
グの終点制御を自然酸化膜３８を用いて行なうことは非
常に困難である。また、所望の実効チャネル長Ｌｅｆｆ
を精度よく設定するために、等方性エッチングを用いて
第２のポリシリコン層３７２の横方向のエッチング量を
制御することは非常に困難である。
【００１３】さらに、電界効果トランジスタの微細化に
伴って、ゲート長がクォータ・ミクロン（０．２５μ
ｍ）程度以下になると、図１７に示される実効チャネル
長Ｌｅｆｆが極度に短くなる。そのため、ソースまたは
ドレイン領域の一部を構成するｎ- 不純物領域３５ａ，
３５ｂをゲート電極の端部３７ａの直下に安定して形成
することが困難になる。すなわち、ｎ- 不純物領域３５
ａ，３５ｂとゲート電極の端部３７ａとの重複部分の量
は、図１９に示される第２のポリシリコン層３７２の等
方性エッチング工程と、薄い第１のポリシリコン層３７
１を通じて行なわれるイオン注入工程に依存する。その
ため、イオン注入によって形成されるｎ- 不純物領域３
５ａ，３５ｂの大きさは第２のポリシリコン層３７２の
エッチング量に支配される。等方性エッチングにおいて
横方向のエッチング量を精度よく制御することは困難で
あるので、短い実効チャネル長Ｌｅｆｆとｎ- 不純物領
域３５ａ，３５ｂの大きさとを所望の値に安定して制御
することは困難である。
伴って、ゲート長がクォータ・ミクロン（０．２５μ
ｍ）程度以下になると、図１７に示される実効チャネル
長Ｌｅｆｆが極度に短くなる。そのため、ソースまたは
ドレイン領域の一部を構成するｎ- 不純物領域３５ａ，
３５ｂをゲート電極の端部３７ａの直下に安定して形成
することが困難になる。すなわち、ｎ- 不純物領域３５
ａ，３５ｂとゲート電極の端部３７ａとの重複部分の量
は、図１９に示される第２のポリシリコン層３７２の等
方性エッチング工程と、薄い第１のポリシリコン層３７
１を通じて行なわれるイオン注入工程に依存する。その
ため、イオン注入によって形成されるｎ- 不純物領域３
５ａ，３５ｂの大きさは第２のポリシリコン層３７２の
エッチング量に支配される。等方性エッチングにおいて
横方向のエッチング量を精度よく制御することは困難で
あるので、短い実効チャネル長Ｌｅｆｆとｎ- 不純物領
域３５ａ，３５ｂの大きさとを所望の値に安定して制御
することは困難である。
【００１４】したがって、ＧＯＬＤ構造を採用する限
り、クォータ・ミクロン・オーダのゲート長を有する電
界効果トランジスタを実現することは困難である。
り、クォータ・ミクロン・オーダのゲート長を有する電
界効果トランジスタを実現することは困難である。
【００１５】そこで、この発明の目的は、上記のような
問題点を解消し、ドレイン領域近傍でのインパクトイオ
ン化の抑制を図り、電流駆動能力を向上させることがで
きるとともに、クォータ・ミクロン・オーダ以下のゲー
ト長を有する電界効果トランジスタに適用可能な半導体
装置の構造およびその製造方法を提供することである。
問題点を解消し、ドレイン領域近傍でのインパクトイオ
ン化の抑制を図り、電流駆動能力を向上させることがで
きるとともに、クォータ・ミクロン・オーダ以下のゲー
ト長を有する電界効果トランジスタに適用可能な半導体
装置の構造およびその製造方法を提供することである。
【００１６】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、半導体基板と、ソース領域および
ドレイン領域と、第１の絶縁膜と、第１のゲート電極
と、第２の絶縁膜と、第２のゲート電極とを備える。半
導体基板は主表面を有し、かつ第１導電型の不純物を含
有する。ソース領域およびドレイン領域は、半導体基板
の主表面内でチャネル領域の両側に形成され、第２導電
型の不純物を含有する。第１の絶縁膜は半導体基板の主
表面の上でチャネル領域の上に形成されている。第１の
ゲート電極は第１の絶縁膜の上でチャネル領域上に形成
されている。第２の絶縁膜はソース領域に隣接した第１
のゲート電極の側面の上と、半導体基板の主表面の上で
ソース領域の上とに形成され、第１の絶縁膜と異なる誘
電率を持つ材料からなる。第２のゲート電極は第２の絶
縁膜の上でソース領域の上に形成され、第１のゲート電
極に電気的に接続されている。
従った半導体装置は、半導体基板と、ソース領域および
ドレイン領域と、第１の絶縁膜と、第１のゲート電極
と、第２の絶縁膜と、第２のゲート電極とを備える。半
導体基板は主表面を有し、かつ第１導電型の不純物を含
有する。ソース領域およびドレイン領域は、半導体基板
の主表面内でチャネル領域の両側に形成され、第２導電
型の不純物を含有する。第１の絶縁膜は半導体基板の主
表面の上でチャネル領域の上に形成されている。第１の
ゲート電極は第１の絶縁膜の上でチャネル領域上に形成
されている。第２の絶縁膜はソース領域に隣接した第１
のゲート電極の側面の上と、半導体基板の主表面の上で
ソース領域の上とに形成され、第１の絶縁膜と異なる誘
電率を持つ材料からなる。第２のゲート電極は第２の絶
縁膜の上でソース領域の上に形成され、第１のゲート電
極に電気的に接続されている。
【００１７】この発明のもう１つの局面に従った半導体
装置は、半導体基板と、ソース領域およびドレイン領域
と、第１の絶縁膜と、第１のゲート電極と、第２の絶縁
膜と、第２のゲート電極とを備える。半導体基板は主表
面を有し、かつ第１導電型の不純物を含有する。ソース
領域およびドレイン領域は半導体基板の主表面内でチャ
ネル領域の両側に形成され、第２導電型の不純物を含有
する。第１の絶縁膜は半導体基板の主表面の上でチャネ
ル領域の上に形成され、第１の膜厚を有する。第１のゲ
ート電極は第１の絶縁膜の上でチャネル領域の上に形成
されている。第２の絶縁膜は半導体基板の主表面の上で
ソース領域の上に形成され、第１の絶縁膜と異なる誘電
率を持つ材料からなり、第１の膜厚よりも小さい第２の
膜厚を有する。第２のゲート電極は第２の絶縁膜の上で
ソース領域の上に形成され、第１のゲート電極に電気的
に接続されている。
装置は、半導体基板と、ソース領域およびドレイン領域
と、第１の絶縁膜と、第１のゲート電極と、第２の絶縁
膜と、第２のゲート電極とを備える。半導体基板は主表
面を有し、かつ第１導電型の不純物を含有する。ソース
領域およびドレイン領域は半導体基板の主表面内でチャ
ネル領域の両側に形成され、第２導電型の不純物を含有
する。第１の絶縁膜は半導体基板の主表面の上でチャネ
ル領域の上に形成され、第１の膜厚を有する。第１のゲ
ート電極は第１の絶縁膜の上でチャネル領域の上に形成
されている。第２の絶縁膜は半導体基板の主表面の上で
ソース領域の上に形成され、第１の絶縁膜と異なる誘電
率を持つ材料からなり、第１の膜厚よりも小さい第２の
膜厚を有する。第２のゲート電極は第２の絶縁膜の上で
ソース領域の上に形成され、第１のゲート電極に電気的
に接続されている。
【００１８】この発明に従った半導体装置の製造方法に
よれば、まず、第１の絶縁膜が半導体基板の主表面の上
でチャネル領域の上に形成される。第１のゲート電極は
第１の絶縁膜の上でチャネル領域の上に形成される。不
純物が第１のゲート電極をマスクとして用いて半導体基
板の主表面内に注入される。それにより、第２導電型の
不純物を含有するソース領域およびドレイン領域が半導
体基板の主表面内で第１のゲート電極の両側に形成され
る。第１の絶縁膜と異なる誘電率を持つ材料からなる第
２の絶縁膜が、ソース領域に隣接した第１のゲート電極
の側面の上と、半導体基板の主表面の上でソース領域の
上とに形成される。第２のゲート電極が第１のゲート電
極に電気的に接続されるように第２の絶縁膜の上でソー
ス領域の上に形成される。
よれば、まず、第１の絶縁膜が半導体基板の主表面の上
でチャネル領域の上に形成される。第１のゲート電極は
第１の絶縁膜の上でチャネル領域の上に形成される。不
純物が第１のゲート電極をマスクとして用いて半導体基
板の主表面内に注入される。それにより、第２導電型の
不純物を含有するソース領域およびドレイン領域が半導
体基板の主表面内で第１のゲート電極の両側に形成され
る。第１の絶縁膜と異なる誘電率を持つ材料からなる第
２の絶縁膜が、ソース領域に隣接した第１のゲート電極
の側面の上と、半導体基板の主表面の上でソース領域の
上とに形成される。第２のゲート電極が第１のゲート電
極に電気的に接続されるように第２の絶縁膜の上でソー
ス領域の上に形成される。
【００１９】
【作用】この発明においては、第１のゲート電極と第２
のゲート電極とが電気的に接続されている。そのため、
第１のゲート電極に所定の電圧が印加されると同時に第
２のゲート電極にも電圧が印加される。これにより、第
１のゲートによる電界とともに第２のゲートによる電界
が発生する。第２のゲートによる電界は、その直下に絶
縁膜を介在して存在するソース領域の一部分において半
導体基板表面にキャリアを引き寄せる。その結果、この
ソース領域は、見かけ上より高濃度のキャリアを有する
領域になる。言い換えれば、ソース領域の低抵抗化が図
られ得る。それによって、電界効果トランジスタの電流
駆動能力の向上、すなわち電流利得の向上が図られる。
のゲート電極とが電気的に接続されている。そのため、
第１のゲート電極に所定の電圧が印加されると同時に第
２のゲート電極にも電圧が印加される。これにより、第
１のゲートによる電界とともに第２のゲートによる電界
が発生する。第２のゲートによる電界は、その直下に絶
縁膜を介在して存在するソース領域の一部分において半
導体基板表面にキャリアを引き寄せる。その結果、この
ソース領域は、見かけ上より高濃度のキャリアを有する
領域になる。言い換えれば、ソース領域の低抵抗化が図
られ得る。それによって、電界効果トランジスタの電流
駆動能力の向上、すなわち電流利得の向上が図られる。
【００２０】また、ドレイン領域が、従来のＬＤＤ構造
と同様の低濃度の不純物領域から構成されると、ホット
キャリアに対する耐性を大きくすることができる。言い
換えれば、ドレイン領域の端部近傍において電界が緩和
され、インパクトイオン化が抑制され得る。
と同様の低濃度の不純物領域から構成されると、ホット
キャリアに対する耐性を大きくすることができる。言い
換えれば、ドレイン領域の端部近傍において電界が緩和
され、インパクトイオン化が抑制され得る。
【００２１】さらに、所定の実効チャネル長に対応して
形成された第１のゲート電極の内側にソースまたはドレ
イン領域が形成されない。そのため、所定の実効チャネ
ル長を確保することができ、クォータ・ミクロン・オー
ダ以下のゲート長を有する電界効果トランジスタに本発
明の構造を適用することができる。したがって、電流駆
動能力の上昇とともに、ホットキャリア耐性の向上が図
られた超微細な電界効果トランジスタを実現することが
できる。
形成された第１のゲート電極の内側にソースまたはドレ
イン領域が形成されない。そのため、所定の実効チャネ
ル長を確保することができ、クォータ・ミクロン・オー
ダ以下のゲート長を有する電界効果トランジスタに本発
明の構造を適用することができる。したがって、電流駆
動能力の上昇とともに、ホットキャリア耐性の向上が図
られた超微細な電界効果トランジスタを実現することが
できる。
【００２２】また、ソース領域の上に形成される第２の
絶縁膜の膜厚をチャネル領域の上に形成される第１の絶
縁膜の膜厚よりも小さくしてもよい。この場合、第１の
絶縁膜と第２の絶縁膜の膜厚が同一の場合に比べて、第
１のゲート電極と第２のゲート電極に所定の電圧が印加
されるとき、第２のゲートによる電界は、ソース領域の
表面により多くのキャリアを引き寄せる。その結果、電
界効果トランジスタの電流駆動能力を一層向上させるこ
とができる。
絶縁膜の膜厚をチャネル領域の上に形成される第１の絶
縁膜の膜厚よりも小さくしてもよい。この場合、第１の
絶縁膜と第２の絶縁膜の膜厚が同一の場合に比べて、第
１のゲート電極と第２のゲート電極に所定の電圧が印加
されるとき、第２のゲートによる電界は、ソース領域の
表面により多くのキャリアを引き寄せる。その結果、電
界効果トランジスタの電流駆動能力を一層向上させるこ
とができる。
【００２３】
【実施例】図１は、この発明に従ったｎチャネルＭＯＳ
トランジスタの一実施例を示す断面図である。図１を参
照して、ｐ型ウエル層またはｐ型シリコン基板１の上に
は、所定の間隔を隔てて素子分離のための厚い分離酸化
膜２が形成されている。分離酸化膜２の下にはチャネル
ストッパ領域としてｐ型不純物領域２ａが形成されてい
る。この分離酸化膜２によって囲まれた能動領域には、
第１ゲート電極４が第１ゲート絶縁膜３を介在させてｐ
型シリコン基板１の上に形成されている。第１ゲート電
極４と分離酸化膜２との間にはｎ- ソース領域５とｎ-
ドレイン領域６とが形成されている。第１ゲート電極４
の側壁には第２ゲート絶縁膜７が形成されている。第２
ゲート電極８は第２ゲート絶縁膜７を介在させて第１ゲ
ート電極４の上に、かつｎ- ソース領域５の上に形成さ
れている。このようにして、第２ゲート電極８はｎ- ソ
ース領域５の一部分にオーバラップするように形成され
ている。ｐ型シリコン基板１の上方には層間絶縁膜９が
形成されている。この層間絶縁膜９には、少なくとも第
１ゲート電極４と第２ゲート電極８の表面が露出するよ
うに開孔されたコンタクトホール２０が形成されてい
る。このコンタクトホール２０を介してゲート配線電極
１０が第１ゲート電極４と第２ゲート電極８とに電気的
に接触するように形成されている。
トランジスタの一実施例を示す断面図である。図１を参
照して、ｐ型ウエル層またはｐ型シリコン基板１の上に
は、所定の間隔を隔てて素子分離のための厚い分離酸化
膜２が形成されている。分離酸化膜２の下にはチャネル
ストッパ領域としてｐ型不純物領域２ａが形成されてい
る。この分離酸化膜２によって囲まれた能動領域には、
第１ゲート電極４が第１ゲート絶縁膜３を介在させてｐ
型シリコン基板１の上に形成されている。第１ゲート電
極４と分離酸化膜２との間にはｎ- ソース領域５とｎ-
ドレイン領域６とが形成されている。第１ゲート電極４
の側壁には第２ゲート絶縁膜７が形成されている。第２
ゲート電極８は第２ゲート絶縁膜７を介在させて第１ゲ
ート電極４の上に、かつｎ- ソース領域５の上に形成さ
れている。このようにして、第２ゲート電極８はｎ- ソ
ース領域５の一部分にオーバラップするように形成され
ている。ｐ型シリコン基板１の上方には層間絶縁膜９が
形成されている。この層間絶縁膜９には、少なくとも第
１ゲート電極４と第２ゲート電極８の表面が露出するよ
うに開孔されたコンタクトホール２０が形成されてい
る。このコンタクトホール２０を介してゲート配線電極
１０が第１ゲート電極４と第２ゲート電極８とに電気的
に接触するように形成されている。
【００２４】以上のようにこの発明のｎチャネルＭＯＳ
トランジスタが構成されているので、ゲート配線電極１
０に所定の電圧を印加すると、第１ゲート電極４と第２
ゲート電極８とに電圧が印加される。これにより、第１
ゲート電極４によってもたらされる電界は、第１ゲート
電極４直下のチャネル領域にキャリアを引き寄せる。こ
れと同時に、第２ゲート電極８直下のｎ- ソース領域５
の表面にもキャリアとしての電子が引き寄せられる。こ
れにより、ｎ-ソース領域５は、見かけ上より高濃度の
キャリアを有するソース領域となる。すなわち、このｎ
- ソース領域５は、実際の不純物のドーズ量よりも多い
ドーズ量を有しているように働く。したがって、このｎ
チャネルＭＯＳトランジスタ全体として高いチャネルコ
ンダクタンス、すなわち高い電流駆動能力を低いドーズ
量によって得ることができる。
トランジスタが構成されているので、ゲート配線電極１
０に所定の電圧を印加すると、第１ゲート電極４と第２
ゲート電極８とに電圧が印加される。これにより、第１
ゲート電極４によってもたらされる電界は、第１ゲート
電極４直下のチャネル領域にキャリアを引き寄せる。こ
れと同時に、第２ゲート電極８直下のｎ- ソース領域５
の表面にもキャリアとしての電子が引き寄せられる。こ
れにより、ｎ-ソース領域５は、見かけ上より高濃度の
キャリアを有するソース領域となる。すなわち、このｎ
- ソース領域５は、実際の不純物のドーズ量よりも多い
ドーズ量を有しているように働く。したがって、このｎ
チャネルＭＯＳトランジスタ全体として高いチャネルコ
ンダクタンス、すなわち高い電流駆動能力を低いドーズ
量によって得ることができる。
【００２５】また、ドレイン領域は、ＬＤＤ構造と同程
度の不純物濃度（１０17〜１０19／ｃｍ3 ）を有するの
で、ドレイン領域の端部近傍において発生するホットキ
ャリアに対する耐性が大きい。すなわち、ドレイン領域
を構成するｎ- 不純物領域は、インパクトイオン化を抑
制するように働く。
度の不純物濃度（１０17〜１０19／ｃｍ3 ）を有するの
で、ドレイン領域の端部近傍において発生するホットキ
ャリアに対する耐性が大きい。すなわち、ドレイン領域
を構成するｎ- 不純物領域は、インパクトイオン化を抑
制するように働く。
【００２６】また、図１に示されるｎチャネルＭＯＳト
ランジスタにおいては、第１ゲート電極４直下のｐ型シ
リコン基板１の領域がチャネル領域として働く。そのた
め、第１ゲート電極４のゲート長がクォータ・ミクロン
・オーダ以下に縮小されても、実効チャネル長Ｌｅｆｆ
がゲート長よりも小さくなることはない。これにより、
ゲート長の縮小化に伴うパンチスルーに対するマージン
を確保することができる。
ランジスタにおいては、第１ゲート電極４直下のｐ型シ
リコン基板１の領域がチャネル領域として働く。そのた
め、第１ゲート電極４のゲート長がクォータ・ミクロン
・オーダ以下に縮小されても、実効チャネル長Ｌｅｆｆ
がゲート長よりも小さくなることはない。これにより、
ゲート長の縮小化に伴うパンチスルーに対するマージン
を確保することができる。
【００２７】次に、図１に示されたｎチャネルＭＯＳト
ランジスタの製造方法について説明する。図２〜図８は
この発明に従った半導体装置の製造方法を工程順に示す
断面図である。
ランジスタの製造方法について説明する。図２〜図８は
この発明に従った半導体装置の製造方法を工程順に示す
断面図である。
【００２８】まず、図２を参照して、ボロン等のｐ型の
不純物を１０16〜１０18／ｃｍ3 程度の濃度で含有する
ｐ型シリコン基板１に所定の間隔を隔てて分離酸化膜２
が５０００オングストローム程度の膜厚で形成される。
従来と同様に分離酸化膜２の下には１０16〜１０17／ｃ
ｍ3 程度の濃度を有するｐ型不純物領域２ａがチャネル
ストッパ領域として形成される。
不純物を１０16〜１０18／ｃｍ3 程度の濃度で含有する
ｐ型シリコン基板１に所定の間隔を隔てて分離酸化膜２
が５０００オングストローム程度の膜厚で形成される。
従来と同様に分離酸化膜２の下には１０16〜１０17／ｃ
ｍ3 程度の濃度を有するｐ型不純物領域２ａがチャネル
ストッパ領域として形成される。
【００２９】図３を参照して、ｐ型シリコン基板１の全
面上に熱酸化またはＣＶＤ法により第１ゲート絶縁膜３
が１７５〜２２５オングストローム程度の膜厚で形成さ
れる。この第１ゲート絶縁膜３の上には第１ゲート電極
４がＣＶＤ法により、たとえば、ｎ型の不純物を７×１
０20／ｃｍ3 程度の濃度で含有するドープト・ポリシリ
コンによって形成される。この第１ゲート電極４は２０
００オングストローム程度の膜厚を有する。その後、フ
ォトリソグラフィー技術により、第１ゲート電極４およ
び第１ゲート絶縁膜３がパターニングされることによ
り、図３に示されるように形成される。
面上に熱酸化またはＣＶＤ法により第１ゲート絶縁膜３
が１７５〜２２５オングストローム程度の膜厚で形成さ
れる。この第１ゲート絶縁膜３の上には第１ゲート電極
４がＣＶＤ法により、たとえば、ｎ型の不純物を７×１
０20／ｃｍ3 程度の濃度で含有するドープト・ポリシリ
コンによって形成される。この第１ゲート電極４は２０
００オングストローム程度の膜厚を有する。その後、フ
ォトリソグラフィー技術により、第１ゲート電極４およ
び第１ゲート絶縁膜３がパターニングされることによ
り、図３に示されるように形成される。
【００３０】図４を参照して、分離酸化膜２および第１
ゲート電極４をマスクとして用いて、砒素イオンまたは
リンイオンがｐ型シリコン基板１に注入される。これに
より、ｎ- ソース領域５およびｎ- ドレイン領域６が、
１０17〜１０19／ｃｍ3 程度のｎ型不純物濃度を有する
ように形成される。このようにして、ソース領域および
ドレイン領域が、半導体基板の不純物濃度に対して１０
〜１０3 倍程度の濃度を有するように形成される。
ゲート電極４をマスクとして用いて、砒素イオンまたは
リンイオンがｐ型シリコン基板１に注入される。これに
より、ｎ- ソース領域５およびｎ- ドレイン領域６が、
１０17〜１０19／ｃｍ3 程度のｎ型不純物濃度を有する
ように形成される。このようにして、ソース領域および
ドレイン領域が、半導体基板の不純物濃度に対して１０
〜１０3 倍程度の濃度を有するように形成される。
【００３１】図５を参照して、全面上に熱酸化またはＣ
ＶＤ法を用いて第２ゲート絶縁膜７を構成するシリコン
酸化膜が１００〜１５０オングストローム程度の膜厚を
有するように形成される。
ＶＤ法を用いて第２ゲート絶縁膜７を構成するシリコン
酸化膜が１００〜１５０オングストローム程度の膜厚を
有するように形成される。
【００３２】図６を参照して、第２ゲート電極８が第１
ゲート電極４の少なくとも一部分とｎ- ソース領域５の
少なくとも一部分とに重なるように形成される。この第
２ゲート電極８は、ＣＶＤ法を用いて、たとえば、ｎ型
の不純物を７×１０20／ｃｍ 3 程度の濃度で含有するド
ープト・ポリシリコンから形成される。第２ゲート電極
８は２０００オングストローム程度の膜厚を有する。
ゲート電極４の少なくとも一部分とｎ- ソース領域５の
少なくとも一部分とに重なるように形成される。この第
２ゲート電極８は、ＣＶＤ法を用いて、たとえば、ｎ型
の不純物を７×１０20／ｃｍ 3 程度の濃度で含有するド
ープト・ポリシリコンから形成される。第２ゲート電極
８は２０００オングストローム程度の膜厚を有する。
【００３３】図７に示すように、全面上に層間絶縁膜９
が、たとえばＣＶＤ法により、５０００オングストロー
ム程度の膜厚を有するシリコン酸化膜から形成される。
その後、第１ゲート電極４および第２ゲート電極８の表
面を少なくとも露出するように、コンタクトホール２０
が層間絶縁膜９に形成される。
が、たとえばＣＶＤ法により、５０００オングストロー
ム程度の膜厚を有するシリコン酸化膜から形成される。
その後、第１ゲート電極４および第２ゲート電極８の表
面を少なくとも露出するように、コンタクトホール２０
が層間絶縁膜９に形成される。
【００３４】図８を参照して、コンタクトホール２０を
介して第１ゲート電極４および第２ゲート電極８に電気
的に接触するようにゲート配線電極１０が形成される。
介して第１ゲート電極４および第２ゲート電極８に電気
的に接触するようにゲート配線電極１０が形成される。
【００３５】図９は、この発明に従ったｎチャネルＭＯ
Ｓトランジスタのもう１つの実施例を示す断面図であ
る。図９を参照して、ソース領域は、ｎ- ソース領域５
０とｎ + ソース領域５１とから構成される。ドレイン領
域はｎ- ドレイン領域６０とｎ + ドレイン領域６１とか
ら構成される。ｎ+ ソース領域５１とｎ+ ドレイン領域
６１の不純物濃度は１０20〜１０21／ｃｍ3 程度であ
る。ソース領域においては、ｎ- ソース領域５０の直上
にのみ第２ゲート電極８が形成されている。この実施例
によれば、ドレイン領域はＬＤＤ構造を有する。ｎ- ソ
ース領域５０に接続するように形成された高濃度のｎ+
ソース領域５１の存在により、さらに電流駆動能力を増
加させることができる。
Ｓトランジスタのもう１つの実施例を示す断面図であ
る。図９を参照して、ソース領域は、ｎ- ソース領域５
０とｎ + ソース領域５１とから構成される。ドレイン領
域はｎ- ドレイン領域６０とｎ + ドレイン領域６１とか
ら構成される。ｎ+ ソース領域５１とｎ+ ドレイン領域
６１の不純物濃度は１０20〜１０21／ｃｍ3 程度であ
る。ソース領域においては、ｎ- ソース領域５０の直上
にのみ第２ゲート電極８が形成されている。この実施例
によれば、ドレイン領域はＬＤＤ構造を有する。ｎ- ソ
ース領域５０に接続するように形成された高濃度のｎ+
ソース領域５１の存在により、さらに電流駆動能力を増
加させることができる。
【００３６】図１０は、この発明に従ったｎチャネルＭ
ＯＳトランジスタのさらにもう１つの実施例を示す断面
図である。図１０に示すように、ｎ- ソース領域５の直
上に第２ゲート電極８ａが形成されるとともに、ｎ-ド
レイン領域６の直上にも第２ゲート電極８ｂが形成され
ている。第２ゲート電極８ａは第１ゲート電極４の側壁
上に第２ゲート絶縁膜７ａを介在させて形成されてい
る。第２ゲート電極８ｂは第１ゲート電極４の側壁上に
第２ゲート絶縁膜７ｂを介在させて形成されている。こ
のようにソース領域およびドレイン領域の両者の直上に
重なるように第２ゲート電極が形成されることにより、
ｎ- 領域５，６をソースまたはドレイン領域のいずれに
も用いることができる。
ＯＳトランジスタのさらにもう１つの実施例を示す断面
図である。図１０に示すように、ｎ- ソース領域５の直
上に第２ゲート電極８ａが形成されるとともに、ｎ-ド
レイン領域６の直上にも第２ゲート電極８ｂが形成され
ている。第２ゲート電極８ａは第１ゲート電極４の側壁
上に第２ゲート絶縁膜７ａを介在させて形成されてい
る。第２ゲート電極８ｂは第１ゲート電極４の側壁上に
第２ゲート絶縁膜７ｂを介在させて形成されている。こ
のようにソース領域およびドレイン領域の両者の直上に
重なるように第２ゲート電極が形成されることにより、
ｎ- 領域５，６をソースまたはドレイン領域のいずれに
も用いることができる。
【００３７】図１１は、この発明に従ったｎチャネルＭ
ＯＳトランジスタにおいてゲート電極の構造の変形例を
示す断面図である。図１１を参照して、第２ゲート電極
は、ドープト・ポリシリコン層８１と高融点金属シリサ
イド層８２とから構成される。高融点金属シリサイド層
８２は、ＷＳｉ2 、ＴｉＳｉ2 、ＭｏＳｉ2 等からな
る。また、第１ゲート電極４も高融点金属シリサイド層
４２とドープト・ポリシリコン層４１との複合層から構
成してもよい。単一の高融点金属シリサイド層または金
属層によって、第１ゲート電極、第２ゲート電極を構成
してもよい。
ＯＳトランジスタにおいてゲート電極の構造の変形例を
示す断面図である。図１１を参照して、第２ゲート電極
は、ドープト・ポリシリコン層８１と高融点金属シリサ
イド層８２とから構成される。高融点金属シリサイド層
８２は、ＷＳｉ2 、ＴｉＳｉ2 、ＭｏＳｉ2 等からな
る。また、第１ゲート電極４も高融点金属シリサイド層
４２とドープト・ポリシリコン層４１との複合層から構
成してもよい。単一の高融点金属シリサイド層または金
属層によって、第１ゲート電極、第２ゲート電極を構成
してもよい。
【００３８】以上の実施例においては能動領域、すなわ
ちチャネル領域の直上に位置する第１ゲート電極におい
て、第１ゲート電極と第２ゲート電極とを電気的に接触
するためのコンタクトホールが形成されている。しかし
ながら、コンタクトホールの形成に伴うエッチング等の
処理による能動領域の損傷を防止するために、第１のゲ
ート電極と第２のゲート電極とを電気的に接触するため
のコンタクトホールを分離酸化膜の上に設けてもよい。
図１２は、このコンタクトホールを分離酸化膜の上に設
けた場合のコンタクトホールの配置を示す平面図であ
る。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線における
断面を示す断面図である。図１２を参照して、分離酸化
膜によって囲まれた領域にｎチャネルＭＯＳトランジス
タが構成される。ｎチャネルＭＯＳトランジスタは、第
１ゲート電極４および第２ゲート電極８と、それらによ
って間隔を隔てられて形成されたｎ- ソース領域５およ
びｎ - ドレイン領域６とから構成される。第１ゲート電
極４と第２ゲート電極８とは分離酸化膜２の上にまで延
びるように形成されている。第１ゲート電極４と第２ゲ
ート電極８とは、分離酸化膜２の上で設けられたコンタ
クトホール２１を介してゲート配線電極１０に接続され
る。図１３に示すように、分離酸化膜２の上に第１ゲー
ト電極４と第２ゲート電極８が形成されている。分離酸
化膜２の上には層間絶縁膜９が形成されている。分離酸
化膜２の上で第１ゲート電極４および第２ゲート電極８
の表面が少なくとも露出するようにコンタクトホール２
１がエッチング等によって層間絶縁膜９に形成されてい
る。このコンタクトホール２１を介して第１ゲート電極
４および第２ゲート電極８に電気的に接触するようにゲ
ート配線電極１０が形成されている。
ちチャネル領域の直上に位置する第１ゲート電極におい
て、第１ゲート電極と第２ゲート電極とを電気的に接触
するためのコンタクトホールが形成されている。しかし
ながら、コンタクトホールの形成に伴うエッチング等の
処理による能動領域の損傷を防止するために、第１のゲ
ート電極と第２のゲート電極とを電気的に接触するため
のコンタクトホールを分離酸化膜の上に設けてもよい。
図１２は、このコンタクトホールを分離酸化膜の上に設
けた場合のコンタクトホールの配置を示す平面図であ
る。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線における
断面を示す断面図である。図１２を参照して、分離酸化
膜によって囲まれた領域にｎチャネルＭＯＳトランジス
タが構成される。ｎチャネルＭＯＳトランジスタは、第
１ゲート電極４および第２ゲート電極８と、それらによ
って間隔を隔てられて形成されたｎ- ソース領域５およ
びｎ - ドレイン領域６とから構成される。第１ゲート電
極４と第２ゲート電極８とは分離酸化膜２の上にまで延
びるように形成されている。第１ゲート電極４と第２ゲ
ート電極８とは、分離酸化膜２の上で設けられたコンタ
クトホール２１を介してゲート配線電極１０に接続され
る。図１３に示すように、分離酸化膜２の上に第１ゲー
ト電極４と第２ゲート電極８が形成されている。分離酸
化膜２の上には層間絶縁膜９が形成されている。分離酸
化膜２の上で第１ゲート電極４および第２ゲート電極８
の表面が少なくとも露出するようにコンタクトホール２
１がエッチング等によって層間絶縁膜９に形成されてい
る。このコンタクトホール２１を介して第１ゲート電極
４および第２ゲート電極８に電気的に接触するようにゲ
ート配線電極１０が形成されている。
【００３９】なお、上記実施例においては、ｐ型基板ま
たはｐ型ウエル層にｎチャネルＭＯＳトランジスタを形
成する場合についてのみ示したが、ｎ型基板またはｎ型
ウエル層にｐチャネルＭＯＳトランジスタを形成して
も、同様のホットキャリア耐性に優れ、電流駆動能力の
大きい電界効果トランジスタが得られる。また、第１ゲ
ート電極および第２ゲート電極の材料として、ｎ+ −ド
ープト・ポリシリコンを用いた実施例を示したが、ｐ+
−ドープト・ポリシリコンを用いてもよい。上記実施例
においては、第２ゲート絶縁膜はシリコン酸化膜によっ
て構成されているが、少なくとも誘電体膜として構成さ
れればよく、第１ゲート絶縁膜と同一の材料で形成され
てもよく、または第１ゲート絶縁膜と異なる誘電率を持
つ材料から形成されてもよい。
たはｐ型ウエル層にｎチャネルＭＯＳトランジスタを形
成する場合についてのみ示したが、ｎ型基板またはｎ型
ウエル層にｐチャネルＭＯＳトランジスタを形成して
も、同様のホットキャリア耐性に優れ、電流駆動能力の
大きい電界効果トランジスタが得られる。また、第１ゲ
ート電極および第２ゲート電極の材料として、ｎ+ −ド
ープト・ポリシリコンを用いた実施例を示したが、ｐ+
−ドープト・ポリシリコンを用いてもよい。上記実施例
においては、第２ゲート絶縁膜はシリコン酸化膜によっ
て構成されているが、少なくとも誘電体膜として構成さ
れればよく、第１ゲート絶縁膜と同一の材料で形成され
てもよく、または第１ゲート絶縁膜と異なる誘電率を持
つ材料から形成されてもよい。
【００４０】図１４はこの発明に従ったｎチャネルＭＯ
Ｓトランジスタの構造を概念的に示す断面図である。図
１４に示すように、第１ゲート電極４と第２ゲート電極
８とが一体的に形成されている。第１ゲート絶縁膜３は
膜厚ｔ１を有するように形成され、第２ゲート絶縁膜７
は膜厚ｔ２を有するように形成される。第２ゲート電極
８はｎ- ソース領域５の一部分の上に第２ゲート絶縁膜
７を介在させて重複するように形成される。第１ゲート
電極４の側にはｎ- ドレイン領域６が形成されている。
好ましくは、膜厚ｔ１が膜厚ｔ２よりも大きくなるよう
に第１ゲート絶縁膜３と第２ゲート絶縁膜７とが形成さ
れる。
Ｓトランジスタの構造を概念的に示す断面図である。図
１４に示すように、第１ゲート電極４と第２ゲート電極
８とが一体的に形成されている。第１ゲート絶縁膜３は
膜厚ｔ１を有するように形成され、第２ゲート絶縁膜７
は膜厚ｔ２を有するように形成される。第２ゲート電極
８はｎ- ソース領域５の一部分の上に第２ゲート絶縁膜
７を介在させて重複するように形成される。第１ゲート
電極４の側にはｎ- ドレイン領域６が形成されている。
好ましくは、膜厚ｔ１が膜厚ｔ２よりも大きくなるよう
に第１ゲート絶縁膜３と第２ゲート絶縁膜７とが形成さ
れる。
【００４１】図１５はゲート電圧（Ｖ）とゲート絶縁膜
の膜厚（オングストローム）との関係を示すグラフであ
る。図１５に示すように、第１ゲート電極と第２ゲート
電極に印加される電圧に応じて第１ゲート絶縁膜の膜厚
ｔ１と第２ゲート絶縁膜の膜厚ｔ２が変化させられる。
ゲート電圧が５Ｖのとき、第１ゲート絶縁膜の膜厚ｔ１
は１７５〜２２５オングストロームの範囲内で選ばれ、
第２ゲート絶縁膜の膜厚ｔ２は１００〜１５０オングス
トロームの範囲内で選ばれる。また、ゲート電圧が４Ｖ
のとき、第１ゲート絶縁膜の膜厚ｔ１は１３０〜１７０
オングストロームの範囲内で選ばれ、第２ゲート絶縁膜
の膜厚ｔ２は８０〜１２０オングストロームの範囲内で
選ばれる。このように、電界効果トランジスタの微細化
に伴って印加されるゲート電圧が小さくなると、それに
応じて第１ゲート絶縁膜と第２ゲート絶縁膜の膜厚が小
さく設定される。これにより、電界効果トランジスタの
微細化に応じて所望の電流駆動能力を有する電界効果ト
ランジスタを実現することができる。
の膜厚（オングストローム）との関係を示すグラフであ
る。図１５に示すように、第１ゲート電極と第２ゲート
電極に印加される電圧に応じて第１ゲート絶縁膜の膜厚
ｔ１と第２ゲート絶縁膜の膜厚ｔ２が変化させられる。
ゲート電圧が５Ｖのとき、第１ゲート絶縁膜の膜厚ｔ１
は１７５〜２２５オングストロームの範囲内で選ばれ、
第２ゲート絶縁膜の膜厚ｔ２は１００〜１５０オングス
トロームの範囲内で選ばれる。また、ゲート電圧が４Ｖ
のとき、第１ゲート絶縁膜の膜厚ｔ１は１３０〜１７０
オングストロームの範囲内で選ばれ、第２ゲート絶縁膜
の膜厚ｔ２は８０〜１２０オングストロームの範囲内で
選ばれる。このように、電界効果トランジスタの微細化
に伴って印加されるゲート電圧が小さくなると、それに
応じて第１ゲート絶縁膜と第２ゲート絶縁膜の膜厚が小
さく設定される。これにより、電界効果トランジスタの
微細化に応じて所望の電流駆動能力を有する電界効果ト
ランジスタを実現することができる。
【００４２】
【発明の効果】以上のようにこの発明によれば、第２ゲ
ート電極がソース領域の表面のキャリア濃度を実効的に
増大させる効果がある。これにより、低いドーズ量で高
いチャネルコンダクタンスを得ることができるので電流
駆動能力が向上する。また、ドレイン領域が従来のＬＤ
Ｄ構造と同程度の低濃度の不純物領域から構成される
と、ホットキャリアに対する耐性を大きくすることがで
きる。さらに、クォータ・ミクロン・オーダ以下のゲー
ト長を有する電界効果トランジスタにおいても、実効チ
ャネル長がそれ以下に縮小されることはない。したがっ
て、超微細な電界効果トランジスタにおいて、ホットキ
ャリア耐性が大きく、かつ電流駆動能力の高い電界効果
トランジスタを実現することができる。
ート電極がソース領域の表面のキャリア濃度を実効的に
増大させる効果がある。これにより、低いドーズ量で高
いチャネルコンダクタンスを得ることができるので電流
駆動能力が向上する。また、ドレイン領域が従来のＬＤ
Ｄ構造と同程度の低濃度の不純物領域から構成される
と、ホットキャリアに対する耐性を大きくすることがで
きる。さらに、クォータ・ミクロン・オーダ以下のゲー
ト長を有する電界効果トランジスタにおいても、実効チ
ャネル長がそれ以下に縮小されることはない。したがっ
て、超微細な電界効果トランジスタにおいて、ホットキ
ャリア耐性が大きく、かつ電流駆動能力の高い電界効果
トランジスタを実現することができる。
【図１】この発明の一実施例によるｎチャネルＭＯＳト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図２】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図３】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図４】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第３工程を示す断面図である。
の製造方法の第３工程を示す断面図である。
【図５】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第４工程を示す断面図である。
の製造方法の第４工程を示す断面図である。
【図６】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第５工程を示す断面図である。
の製造方法の第５工程を示す断面図である。
【図７】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第６工程を示す断面図である。
の製造方法の第６工程を示す断面図である。
【図８】図１に示されたｎチャネルＭＯＳトランジスタ
の製造方法の第７工程を示す断面図である。
の製造方法の第７工程を示す断面図である。
【図９】この発明のもう１つの実施例によるｎチャネル
ＭＯＳトランジスタの構造を示す断面図である。
ＭＯＳトランジスタの構造を示す断面図である。
【図１０】この発明のさらにもう１つの実施例によるｎ
チャネルＭＯＳトランジスタの構造を示す断面図であ
る。
チャネルＭＯＳトランジスタの構造を示す断面図であ
る。
【図１１】この発明の一実施例によるｎチャネルＭＯＳ
トランジスタにおいてゲート電極の構造の変形例を示す
断面図である。
トランジスタにおいてゲート電極の構造の変形例を示す
断面図である。
【図１２】第１ゲート電極と第２ゲート電極とを電気的
に接触するためのコンタクトホールの配置を示す平面図
である。
に接触するためのコンタクトホールの配置を示す平面図
である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線における断面
を示す断面図である。
を示す断面図である。
【図１４】この発明に従ったｎチャネルＭＯＳトランジ
スタの構造を概念的に示す断面図である。
スタの構造を概念的に示す断面図である。
【図１５】この発明に従ったｎチャネルＭＯＳトランジ
スタに印加されるゲート電圧とゲート絶縁膜の膜厚との
関係を示すグラフである。
スタに印加されるゲート電圧とゲート絶縁膜の膜厚との
関係を示すグラフである。
【図１６】従来のＬＤＤ構造を有する電界効果トランジ
スタを示す断面図である。
スタを示す断面図である。
【図１７】先行技術としてＧＯＬＤ構造を有する電界効
果トランジスタを示す断面図である。
果トランジスタを示す断面図である。
【図１８】ＧＯＬＤ構造の電界効果トランジスタの製造
方法の第１工程を示す断面図である。
方法の第１工程を示す断面図である。
【図１９】ＧＯＬＤ構造の電界効果トランジスタの製造
方法の第２工程を示す断面図である。
方法の第２工程を示す断面図である。
【図２０】ＧＯＬＤ構造の電界効果トランジスタの製造
方法の第３工程を示す断面図である。
方法の第３工程を示す断面図である。
【図２１】ＧＯＬＤ構造の電界効果トランジスタの製造
方法の第４工程を示す断面図である。
方法の第４工程を示す断面図である。
１ ｐ型シリコン基板 ３ 第１ゲート絶縁膜 ４ 第１ゲート電極 ５ ｎ- ソース領域 ６ ｎ- ドレイン領域 ７ 第２ゲート絶縁膜 ８ 第２ゲート電極 ９ 層間絶縁膜 １０ ゲート配線電極
Claims (3)
- 【請求項１】 主表面を有し、かつ第１導電型の不純物
を含有する半導体基板と、 前記半導体基板の主表面内でチャネル領域の両側に形成
され、第２導電型の不純物を含有するソース領域および
ドレイン領域と、 前記半導体基板の主表面の上で前記チャネル領域の上に
形成された第１の絶縁膜と、 前記第１の絶縁膜の上で前記チャネル領域の上に形成さ
れた第１のゲート電極と、 前記ソース領域に隣接した前記第１のゲート電極の側面
の上と、前記半導体基板の主表面の上で前記ソース領域
の上とに形成され、前記第１の絶縁膜と異なる誘電率を
持つ材料からなる第２の絶縁膜と、 前記第２の絶縁膜の上で前記ソース領域の上に形成さ
れ、前記第１のゲート電極に電気的に接続された第２の
ゲート電極とを備えた、半導体装置。 - 【請求項２】 主表面を有し、かつ第１導電型の不純物
を含有する半導体基板と、 前記半導体基板の主表面内でチャネル領域の両側に形成
され、第２導電型の不純物を含有するソース領域および
ドレイン領域と、 前記半導体基板の主表面の上で前記チャネル領域上に形
成され、第１の膜厚を有する第１の絶縁膜と、 前記第１の絶縁膜の上で前記チャネル領域の上に形成さ
れた第１のゲート電極と、 前記半導体基板の主表面の上で前記ソース領域の上に形
成され、前記第１の膜厚よりも小さい第２の膜厚を有
し、前記第１の絶縁膜と異なる誘電率を持つ材料からな
る第２の絶縁膜と、 前記第２の絶縁膜の上で前記ソース領域の上に形成さ
れ、前記第１のゲート電極に電気的に接続された第２の
ゲート電極とを備えた、半導体装置。 - 【請求項３】 第１導電型の不純物を含有する半導体基
板の上に半導体装置を製造する方法であって、 前記半導体基板の主表面の上でチャネル領域の上に第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜の上で前記チャネル領域の上に第１の
ゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして用いて前記半導体
基板の主表面内に不純物を注入し、前記半導体基板の主
表面内で前記第１のゲート電極の両側に第２導電型の不
純物を含有するソース領域およびドレイン領域を形成す
る工程と、 前記ソース領域に隣接した前記第１のゲート電極の側面
の上と、前記半導体基板の主表面の上で前記ソース領域
の上とに前記第１の絶縁膜と異なる誘電率を持つ材料か
らなる第２の絶縁膜を形成する工程と、 前記第１のゲート電極に電気的に接続されるように前記
第２の絶縁膜の上で前記ソース領域の上に第２のゲート
電極を形成する工程とを備えた、半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050912A JP2519608B2 (ja) | 1990-04-16 | 1991-03-15 | 半導体装置およびその製造方法 |
| US07/678,636 US5159417A (en) | 1990-04-16 | 1991-04-02 | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof |
| DE4111519A DE4111519C2 (de) | 1990-04-16 | 1991-04-09 | Halbleitereinrichtung und Herstellungsverfahren hierfür |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-101023 | 1990-04-16 | ||
| JP10102390 | 1990-04-16 | ||
| JP3050912A JP2519608B2 (ja) | 1990-04-16 | 1991-03-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212467A JPH04212467A (ja) | 1992-08-04 |
| JP2519608B2 true JP2519608B2 (ja) | 1996-07-31 |
Family
ID=26391398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050912A Expired - Lifetime JP2519608B2 (ja) | 1990-04-16 | 1991-03-15 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5159417A (ja) |
| JP (1) | JP2519608B2 (ja) |
| DE (1) | DE4111519C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328869A (ja) * | 1991-04-30 | 1992-11-17 | Kawasaki Steel Corp | 電界効果トランジスタおよびその製造方法 |
| KR940005293B1 (ko) * | 1991-05-23 | 1994-06-15 | 삼성전자 주식회사 | 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 |
| US6274421B1 (en) * | 1998-01-09 | 2001-08-14 | Sharp Laboratories Of America, Inc. | Method of making metal gate sub-micron MOS transistor |
| US6492678B1 (en) * | 2000-05-03 | 2002-12-10 | Linear Technology Corporation | High voltage MOS transistor with gate extension |
| CN100376020C (zh) * | 2003-12-29 | 2008-03-19 | 中芯国际集成电路制造(上海)有限公司 | 一种制作具有延伸闸极晶体管的方法 |
| US20080149970A1 (en) * | 2006-12-21 | 2008-06-26 | Thomas Shawn G | Multi-gated carbon nanotube field effect transistor |
| US20110079848A1 (en) * | 2008-05-28 | 2011-04-07 | Nxp B.V. | Semiconductor device with dummy gate electrode and corresponding integrated circuit and manufacturing method |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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