JP2951292B2 - 相補型半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補型半導体装置
及びその製造方法に関し、特に、金属−酸化物−半導体
（ＭＯＳ）型半導体装置の微細化を実現するとともに、
低消費電力で動作可能な高信頼性で高速な半導体集積回
路を提供することができる、相補型半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】近年、さらに高集積化されたＶＬＳＩを
実現するために、そのようなＶＬＳＩに使用可能なＭＯ
Ｓ型半導体装置のサイズは、ますます減少されている。
その結果、現時点で利用可能な半導体装置は、ハーフミ
クロン領域或いはサブハーフミクロン領域の最小サイズ
で形成されている。また、研究レベルでは、クウォータ
ミクロン領域或いはサブクウォータミクロン領域のオー
ダのサイズを有する半導体装置が試作されている。

【０００３】しかし、このような微細サイズの装置が形
成されると、そのような装置の電気特性が、短チャネル
効果やホットキャリア効果によって劣化し易くなる。そ
れによって、装置の信頼性に、深刻な影響が及ぼされ
る。

【０００４】一方、拡大するマルチメディア社会に十分
に適用可能なＶＬＳＩ技術を開発するためには、半導体
装置が高速動作だけではなく、低消費電力化を実現しな
ければならない。

【０００５】ホットキャリア効果や短チャネル効果によ
り生じる劣化に対する装置の耐性を改善し、且つその駆
動能力を改善するために、非対称な不純物プロファイル
をチャネルに有するＭＯＳ型半導体装置が提案されてい
る。例えば、1991 Symposiumon VLSI Technology, pp.1
13-114に、T.Matsui等によって、横方向ドープチャネル
（ＬＤＣ）構造が提案されている。

【０００６】図１は、ＬＤＣ構造を有するＭＯＳ型半導
体装置５０の断面図である。

【０００７】この半導体装置５０は、半導体基板１に形
成されたｎ型高濃度ソース拡散層２及びｎ型高濃度ドレ
イン拡散層３と、半導体基板１の上に形成されたゲート
酸化膜４と、ゲート酸化膜４の上に形成されたゲート電
極５と、ソース拡散層２とドレイン拡散層３との間のチ
ャネル領域及びソース拡散層２の下部における半導体基
板１の内部に設けられたｐ型高濃度拡散層６’と、を有
している。ｐ型拡散層６’は、その不純物濃度がソース
側からドレイン側へ単調に減少することを特徴としてい
る。

【０００８】この構造において、ソース側のｐ型拡散層
６’の不純物濃度を高濃度にすることで、短チャネル効
果に対する装置の耐性を向上させることが可能である。
さらに、ドレイン側のｐ型拡散層６’の不純物濃度を低
濃度にすることで、ドレイン近傍に発生する高電界を低
減し、それによってホットキャリアの発生を抑制するこ
とが可能である。このため、従来構造の低ドープドレイ
ン（ＬＤＤ）構造がこの半導体装置５０には必要なく、
それによって高駆動能力を達成している。

【０００９】

【発明が解決しようとする課題】しかし、この構造は、
クォータミクロン或いはそれ以下のオーダのサイズを有
する領域に形成されるＭＯＳ型半導体装置には、適して
いない。これは、図１に示したＬＤＣ構造を有するＭＯ
Ｓ型半導体装置５０は、以下の問題点を有しているから
である。

【００１０】第１に、ソース拡散層の下部にｐ型高濃度
拡散層が形成されており、且つ、短チャネル効果を抑制
するために、当該ｐ型拡散層の不純物濃度は１×１０¹⁸
ｃｍ^-3以上である。その結果、ソースと基板との間のｐ
ｎ接合の寄生容量が、従来構造に比べて好ましくなく増
大する。

【００１１】一般に、ＭＯＳ型半導体装置の速度（回路
全体としての速度）は、飽和電流値の逆数と負荷容量と
を一緒に掛け合わせて得られる積に比例する。従って、
ＬＤＣ構造を有する図１に示す半導体装置５０の場合の
ように、ソースと基板との間のｐｎ接合に大きな寄生容
量を有するそのような半導体装置が、ＮＡＮＤ型ＣＭＯ
Ｓ回路のようなソースと基板との間の領域に電圧が印加
される回路に適用されると、装置の速度（回路全体とし
ての速度）が、好ましくなく低減される。

【００１２】一方、ＭＯＳ型半導体装置の消費電力は、
負荷容量と印加電圧の２乗とを一緒に掛け合わせて得ら
れる積に比例する。従って、ソースと基板との間のｐｎ
接合に大きな寄生容量が存在すると、回路の消費電力
は、好ましくなく増加する。

【００１３】第２に、クォータミクロン或いはそれ以下
のオーダのサイズを有する装置が形成されると、閾値電
圧が低下し、装置は短チャネル効果によって深刻な影響
を受けるようになる。短チャネル効果は、実効チャネル
長、及びソース拡散層とドレイン拡散層との間の接合深
さに、依存する。ＬＤＣ構造では、ソース拡散層とドレ
イン拡散層との間に深い接合深さを有するので、クォー
タミクロン或いはそれ以下のオーダのサイズを有する領
域では、閾値電圧の低下が抑制されない。

【００１４】以上の理由から、従来のＭＯＳ型半導体装
置の製造技術では、クォータミクロン或いはそれ以下の
オーダのサイズを有する領域には、高信頼性で且つ高速
の半導体装置を形成することができない。

【００１５】本発明は、上記の課題を解決するためにな
されたものであり、その目的は、（１）回路速度の向上
及び消費電力の低減を実現するとともに、短チャンネル
効果に対する優れた耐性を有する高信頼性の相補型半導
体装置を提供すること、及び、（２）そのような相補型
半導体装置の製造方法を提供すること、である。

【００１６】

【課題を解決するための手段】本発明の相補型半導体装
置は、第１導電型の不純物がドープされた第１の領域と
第２導電型の不純物がドープされた第２の領域とを含
み、且つ、主面を有する半導体基板と、該第２の領域に
設けられた第１のＭＯＳトランジスタと、該第１の領域
に設けられた第２のＭＯＳトランジスタと、を備えた相
補型半導体装置であって、該第１及び第２のＭＯＳトラ
ンジスタのそれぞれは、第１のソース領域と、該第１の
ソース領域から一定距離だけ離れて位置する第１のドレ
イン領域と、該第１のソース領域及び該半導体基板の該
主面に接し、該第１のソース領域よりも浅い接合深さを
有する第２のソース領域と、該第２のソース領域から一
定距離だけ離れて位置し、該第１のドレイン領域及び該
半導体基板の該主面に接し、該第１のドレイン領域より
も浅い接合深さを有する第２のドレイン領域と、該第２
のソース領域及び該第２のドレイン領域の間に位置する
チャネル領域と、該チャネル領域を覆うように該半導体
基板の該主面の上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜の上に形成されたゲート電極と、を備えてお
り、該第１及び第２のＭＯＳトランジスタの少なくとも
一方は、該チャネル領域の中に、チャネル長方向に不均
一な不純物濃度分布を有し且つソース側の不純物濃度が
ドレイン側の不純物濃度よりも高くなるように形成され
た、該第１及び第２の領域のうちの対応する領域の導電
型と同じ導電型を有する非対称な不純物拡散領域をさら
に備えていて、該第１のソース領域の下に位置する該半
導体基板の部分の不純物濃度が該非対称な不純物拡散領
域のソース側の部分の不純物濃度よりも低い、非対称Ｍ
ＯＳトランジスタであり、そのことによって上記目的が
達成される。

【００１７】ある実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称ＭＯＳトランジスタであ
る。

【００１８】他の実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第２のＭＯ
Ｓトランジスタが前記非対称ＭＯＳトランジスタであ
る。

【００１９】さらに他の実施形態では、前記第１導電型
がｎ型であり、前記第２導電型がｐ型であり、前記第１
及び第２のＭＯＳトランジスタのそれぞれが前記非対称
ＭＯＳトランジスタである。

【００２０】本発明の相補型半導体回路は、前記半導体
基板と前記非対称ＭＯＳトランジスタのソースとの間に
動作中に電位差が生じるような回路に組み込まれ得る。
例えば、前記回路は、前記非対称ＭＯＳトランジスタと
同じ導電型の複数のＭＯＳトランジスタが直列に接続さ
れた構成を含む。

【００２１】ある実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を備えた
ｎチャネル型非対称ＭＯＳトランジスタであり、前記回
路は、前記半導体基板と該ｎチャネル型非対称ＭＯＳト
ランジスタのソースとの間に電位差が生じるような回路
である。

【００２２】他の実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第２のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を備えた
ｐチャネル型非対称ＭＯＳトランジスタであり、前記回
路は、前記半導体基板と該ｐチャネル型非対称ＭＯＳト
ランジスタのソースとの間に電位差が生じるような回路
である。

【００２３】さらに他の実施形態では、前記第１導電型
がｎ型であり、前記第２導電型がｐ型であり、前記第１
のＭＯＳトランジスタが前記非対称な不純物拡散領域を
備えたｎチャネル型非対称ＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタが該非対称な不純物拡散
領域を備えたｐチャネル型非対称ＭＯＳトランジスタで
あり、前記回路は、前記半導体基板と該ｎチャネル型非
対称ＭＯＳトランジスタのソースとの間及び該半導体基
板と該ｐチャネル型非対称ＭＯＳトランジスタのソース
との間のそれぞれに電位差が生じるような回路である。

【００２４】ある実施形態では、前記非対称なＭＯＳト
ランジスタが、パンチスルーストップ層をさらに備えて
いる。

【００２５】一方、本発明の他の局面によれば、第１導
電型の不純物がドープされた第１の領域と第２導電型の
不純物がドープされた第２の領域とを含み、且つ、主面
を有する半導体基板と、該第２の領域に設けられた第１
のＭＯＳトランジスタと、該第１の領域に設けられた第
２のＭＯＳトランジスタと、を備えた相補型半導体装置
の製造方法が提供される。該方法は、該第１及び第２の
領域を覆うように、第１の絶縁膜及び導電性膜をこの順
に該半導体基板の該主面上に形成する工程と、該第１の
絶縁膜及び該導電性膜をパターニングして、該第１及び
第２のＭＯＳトランジスタのゲート絶縁膜及びゲート電
極を形成する工程と、該第２の領域を覆う第１のレジス
トを該半導体基板の該主面上に形成する工程と、該第１
のレジスト及び該第２のＭＯＳトランジスタのゲート電
極をマスクとして用いて、該第１の領域に第２導電型の
不純物イオンを注入し、それによって、該第２のＭＯＳ
トランジスタの第２導電型のソース領域及びドレイン領
域を形成する工程と、該第１のレジストを除去する工程
と、該第１の領域を覆う第２のレジストを該半導体基板
の該主面上に形成する工程と、該第２のレジスト及び該
第１のＭＯＳトランジスタのゲート電極をマスクとして
用いて、該第２の領域に第１導電型の不純物イオンを注
入し、それによって、該第１のＭＯＳトランジスタの第
１導電型のソース領域及びドレイン領域を形成する工程
と、該第２のレジスト及び該第１のＭＯＳトランジスタ
のゲート電極をマスクとして用いて、該第２の領域に第
２導電型の不純物イオンをソース側から斜めに注入し、
それによって、該第１のＭＯＳトランジスタの第１導電
型の該ソース領域及びドレイン領域の間に、非対称な不
純物濃度プロファイルを有する非対称な不純物拡散領域
を形成する工程と、を包含しており、そのことによって
上記目的が達成される。

【００２６】ある実施形態では、前記第１のＭＯＳトラ
ンジスタのソース領域及び前記半導体基板の前記主面に
接し、該ソース領域よりも浅い接合深さを有するソース
領域の延長部と、該第１のＭＯＳトランジスタのドレイ
ン領域及び該半導体基板の該主面に接し、該ドレイン領
域よりも浅い接合深さを有するドレイン領域の延長部
と、を形成する工程をさらに包含する。前記第１のＭＯ
Ｓトランジスタにおいて、前記非対称な不純物拡散領域
は、前記ドレイン領域の延長部の端部に達するように形
成され得る。

【００２７】ある実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を有する
ｎチャネル型ＭＯＳトランジスタである。

【００２８】他の実施形態では、前記第１導電型がｐ型
であり、前記第２導電型がｎ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を有する
ｐチャネル型ＭＯＳトランジスタである。

【００２９】本発明の相補型半導体装置の製造方法は、
前記半導体基板と前記非対称な不純物拡散領域を有する
前記第１のＭＯＳトランジスタのソースとの間に動作中
に電位差が生じるような回路を構成する工程を、さらに
包含し得る。例えば、前記回路は、前記第１のＭＯＳト
ランジスタと同じ導電型の複数のＭＯＳトランジスタが
直列に接続された構成を含む。

【００３０】ある実施形態では、前記第２のＭＯＳトラ
ンジスタの第２導電型の前記ソース領域及びドレイン領
域を形成する工程と前記第１のレジストを除去する工程
との間に、該第１のレジスト及び該第２のＭＯＳトラン
ジスタの前記ゲート電極をマスクとして用いて、前記第
１の領域に第１導電型の不純物イオンをソース側から斜
めに注入し、それによって、該第２のＭＯＳトランジス
タの第２導電型の該ソース領域及びドレイン領域の間
に、非対称な不純物濃度プロファイルを有する非対称な
不純物拡散領域を形成する工程をさらに包含する。

【００３１】ある実施形態では、前記第２のＭＯＳトラ
ンジスタのソース領域及び前記半導体基板の前記主面に
接し、該ソース領域よりも浅い接合深さを有するソース
領域の延長部と、該第２のＭＯＳトランジスタのドレイ
ン領域及び該半導体基板の該主面に接し、該ドレイン領
域よりも浅い接合深さを有するドレイン領域の延長部
と、を形成する工程をさらに包含する。前記第２のＭＯ
Ｓトランジスタにおいて、前記非対称な不純物拡散領域
は、前記ドレイン領域の延長部の端部に達するように形
成され得る。

【００３２】ある実施形態では、前記第１導電型がｎ型
であり、前記第２導電型がｐ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を有する
ｎチャネル型ＭＯＳトランジスタである。

【００３３】他の実施形態では、前記第１導電型がｐ型
であり、前記第２導電型がｎ型であり、前記第１のＭＯ
Ｓトランジスタが前記非対称な不純物拡散領域を有する
ｐチャネル型ＭＯＳトランジスタである。

【００３４】本発明の相補型半導体装置の製造方法は、
前記半導体基板と前記非対称な不純物拡散領域を有する
前記第１のＭＯＳトランジスタのソースとの間、及び、
該半導体基板と該非対称な不純物拡散領域を有する前記
第２のＭＯＳトランジスタのソースとの間、のそれぞれ
に、動作中に電位差が生じるような回路を構成する工程
を、さらに包含し得る。例えば、前記回路は、前記第１
のＭＯＳトランジスタと同じ導電型の複数のＭＯＳトラ
ンジスタが直列に接続された構成、及び前記第２のＭＯ
Ｓトランジスタと同じ導電型の複数のＭＯＳトランジス
タが直列に接続された構成をそれぞれ含む。

【００３５】

【発明の実施の形態】本明細書では、半導体装置のチャ
ネル領域のうち、ソース拡散層に隣接する位置からチャ
ネル領域の中央までの部分を、「チャネル領域のソース
側部分」と呼ぶ。一方、チャネル領域のうち、ドレイン
拡散層に隣接する位置からチャネル領域の中央までの部
分を、「チャネル領域のドレイン側部分」と呼ぶ。

【００３６】本発明の半導体装置においては、チャネル
領域に形成された不純物拡散層の存在のために、チャネ
ル領域の不純物濃度が、チャネル長方向に沿って変化し
ている。より詳細には、チャネル領域の不純物は、ソー
ス拡散層からドレイン拡散層に向かってその濃度が低下
するように分布している。このため、ソース拡散層とド
レイン拡散層との間の領域に電圧が印加されると、チャ
ネル領域のソース側部分に形成される電界は、チャネル
領域の不純物濃度がチャネル長方向に沿って均一な場合
に比較して高くなる。

【００３７】チャネル領域のソース側部分の電界をこの
ように高くすることによって、チャネル領域のソース側
部分で、キャリアが速度オーバーシュートを起こす。
「速度オーバーシュート」とは、不純物散乱や格子散乱
などによってキャリアの速度にいくらかの損失が生じる
前に、キャリアが電界から高いエネルギーを得て非平衡
なエネルギー状態に達して、飽和速度（すなわち平衡状
態の速度）よりも高い速度でキャリアが輸送される状態
を言う。飽和電流値は、チャネル領域のソース側部分で
のキャリア速度とキャリア密度とを一緒に掛け合わせて
得られる積で決まる。また、キャリア速度は、チャネル
領域に印加される電圧差に依存する。

【００３８】本発明では、チャネル領域のソース側部分
において速度オーバーシュートを引き起こすことによ
り、飽和電流値が、従来の半導体装置で得られるものよ
りも高く設定され得る。従来の半導体装置では、そのよ
うな速度オーバーシュートがチャネル領域のドレイン側
部分でのみ生じていたために、速度オーバーシュート
は、飽和電流の増加に寄与していなかった。

【００３９】以上のような本発明の効果を、図８を参照
して簡単にさらに説明する。

【００４０】図８（ａ）は、本発明によって得られる半
導体装置の構成を模式的に示す図である。本発明の半導
体装置では、延長部を有するソース領域（Ｓ）及びドレ
イン領域（Ｄ）の間のチャネル領域の上に、ゲート
（Ｇ）が設けられている。さらに、チャネル領域には、
ソース領域（Ｓ）からドレイン領域（Ｄ）に向かって、
非対称な不純物プロファイルを有する非対称な拡散層
（Ａ）が設けられている。

【００４１】図８（ｂ）は、ソース／ドレイン間に電圧
を印加した場合のソース／ドレイン間の電位分布を模式
的に示す図である。非対称な拡散層（Ａ）を有する本発
明の半導体装置では、そのような非対称な拡散層が無い
従来の半導体装置における電位分布（点線）に比べて、
実線で示すように特にソース側で電位を大きくすること
ができる。

【００４２】図８（ｃ）は、ソース／ドレイン間に電界
分布（図８（ｂ）に示す電位分布曲線の微分として表さ
れる）を模式的に示す図である。非対称な拡散層（Ａ）
を有する本発明の半導体装置（実線）では、図８（ｂ）
を参照して説明した電位分布の変化を反映して、非対称
な拡散層が無い従来の半導体装置（点線）に比べて、電
界がソース側で大きくなりドレイン側で小さくなる。こ
のような電界分布によって、図８（ｄ）に模式的に示す
ように、本発明の半導体装置のチャネル内を走行する電
子の速度（実線）は、従来の結果（点線）に比べてソー
ス近傍で大きくなり、結果的に半導体装置の電流駆動力
が向上することになる。なお、図８（ｃ）及び（ｄ）に
も示されているように、本発明によれば、ドレイン近傍
での電界強度が従来技術の結果よりもやや低下し、その
結果として、ドレイン近傍では電子速度がやや減少す
る。しかし、図８（ｅ）に模式的に示す電界強度と電子
速度との関係からもわかるように、一般に電界強度があ
る程度以上に大きくなると、フォノン散乱などの影響で
電子速度が飽和する。従って、もともと大きな電界強度
が得られているドレイン近傍での電界強度の減少は、実
際には電子速度に大きな悪影響は及ぼさない。むしろ、
従来技術では比較的小さな電界強度しか得られていなか
ったソース近傍での電界強度の改善が電子速度に与える
好ましい影響のほうが、より顕著である。

【００４３】以下に、添付の図面を参照しながら、本発
明の半導体装置及びその製造方法の好適な実施形態を説
明する。なお、以下では、まず、本発明を単体のＭＯＳ
型半導体装置及びその製造方法に適用した場合の実施形
態を述べ、続いて、本発明を相補型半導体装置及びその
製造方法に適用した場合の実施形態を説明する。さら
に、本発明の相補型半導体装置の効果が特に顕著に得ら
れる回路の実施形態を、その後に説明する。

【００４４】（第１の実施形態）図２（ａ）及び（ｂ）
はそれぞれ、本発明の第１の実施形態の半導体装置１０
０を示す断面図である。

【００４５】本半導体装置１００は、図２（ａ）或いは
（ｂ）に示されるように、ｐ型半導体基板１と、半導体
基板１の主面領域に形成された第１のｎ型高濃度ソース
拡散層２及び第１のｎ型高濃度ドレイン拡散層３と、半
導体基板１の内部に形成され、ソース拡散層２とドレイ
ン拡散層３との間に位置するチャネル領域と、を備えて
いる。チャネル領域の上にはゲート絶縁膜４が設けら
れ、ゲート絶縁膜４の上にはゲート電極５が設けられて
いる。

【００４６】第１のソース／ドレイン拡散層２及び３の
それぞれの先端からチャネル方向に向かって、第２のｎ
型高濃度ソース拡散層７及び第２のｎ型高濃度ドレイン
拡散層８が設けられている。第１のソース／ドレイン拡
散層２及び３の不純物濃度が例えば約３×１０²⁰ｃｍ^-3
であるのに対して、第２のソース／ドレイン拡散層７及
び８の不純物濃度は、例えば約１×１０²⁰ｃｍ^-3であ
る。従って、第２のソース／ドレイン拡散層７及び８
は、一般のＬＤＤ構造を形成するものではなく、第１の
ソース／ドレイン拡散層２及び３の延長部（extensio
n）に相当するものである。

【００４７】また、チャネル領域内には、ｐ型不純物拡
散層６が形成されている。ｐ型不純物拡散層６におい
て、不純物濃度プロファイルは、チャネル長方向に沿っ
て不均一である。本実施形態では、ソース拡散層２に隣
接する部分の不純物濃度（例えば約４×１０¹⁷ｃｍ^-3）
がドレイン拡散層３に近い部分の不純物濃度（例えば約
１×１０¹⁶ｃｍ^-3）よりも高くなるように、チャネル領
域の不純物濃度が設定されている。ｐ型不純物拡散領域
６は、少なくとも、図２（ａ）に示すようにソース拡散
層２からドレイン拡散層３に向かってチャネル領域に形
成する。或いは、図２（ｂ）に示すように、第２のドレ
イン拡散層８の下に位置する箇所にも存在するように、
ｐ型不純物拡散領域６を設けてもよい。この場合には、
ｐ型不純物拡散領域６のうちで第２のドレイン拡散層８
の下に位置する部分は、パンチスルーストップ層として
機能する。

【００４８】図２（ａ）或いは（ｂ）に示す半導体装置
１００の構造では、ソース拡散層２及び７とドレイン拡
散層３及び８とは、半導体基板１の主面に垂直な平面に
関して対称になるように位置しているが、チャネル領域
内の不純物プロファイルは、その平面に関して非対称に
なっている。この非対称なプロファイルは、ｐ型不純物
拡散層６によって形成されている。以下では、ｐ型不純
物拡散層６を「非対称な拡散層６」とも称する。

【００４９】また、図２（ａ）或いは（ｂ）には示して
いないが、ゲート電極５の側壁に沿ってゲート側壁（サ
イドウォールスペーサ）を形成してもよい（例えば、図
３（ｃ）を参照）。

【００５０】本実施形態の半導体装置１００では、ｐ型
不純物拡散層（非対称な拡散層）６は、ソース拡散層２
の全体を覆うようには形成されない。そのため、ソース
拡散層２の直下における半導体基板１の不純物濃度は、
例えば約１×１０¹⁷ｃｍ^-3であり、先に述べたｐ型不純
物拡散層６のソース側の不純物濃度（例えば約４×１０
¹⁷ｃｍ^-3）よりも低く維持されている。また、上記のソ
ース拡散層２の直下の半導体基板１の不純物濃度は、従
来のＬＤＣ構造におけるソース拡散層の直下の半導体基
板の不純物濃度（１×１０¹⁸ｃｍ^-3以上）よりも低い。
このため、図２（ａ）或いは（ｂ）に示される半導体装
置１００のソースと基板との間のｐｎ接合の容量は、Ｌ
ＤＣ構造を持つ従来の半導体装置よりも小さい。

【００５１】一般に、半導体装置の速度は負荷容量と電
流の逆数とを一緒に掛け合わせて得られる積に比例す
る。従って、本実施形態の半導体装置１００がソースと
基板との間の領域に電圧が印加されるＮＡＮＤ型ＣＭＯ
Ｓ回路に適用される場合でも、装置の速度（回路全体と
しての速度）は低下されない。また、半導体装置の消費
電力は負荷容量と印加電圧の２乗とを一緒に掛け合わせ
て得られる積に比例する。従って、本実施形態の半導体
装置１００は、低消費電力で動作する。

【００５２】さらに、半導体装置１００では、先述のよ
うにｐ型不純物拡散層６の不純物プロファイルがチャネ
ル長方向に不均一になっていて、チャネル領域のソース
側の不純物濃度は、ドレイン側の不純物濃度よりも高く
形成されている。その結果、不純物がチャネル領域に均
一に分布している場合に比べて、チャネル領域内でチャ
ネル長方向に生成される電界成分は、ソース側では増加
するがドレイン側では減少する。ＭＯＳ型半導体装置の
飽和電流はソース側の電界に支配されるので、本発明に
よれば、飽和電流を増加させて、高速の半導体装置を実
現することができる。また、ホットキャリアの発生レー
トはドレイン側の電界に支配されるので、本発明によれ
ば、ホットキャリアの発生レートを低減して、高信頼性
の半導体装置を実現することができる。

【００５３】また、ｐ型不純物拡散層６の不純物濃度が
ソース側からドレイン側に向かって徐々に減少している
ことから、チャネル領域内でチャネル長方向に生成され
る電界成分の大きさが、ソース近傍に比べてチャネル中
央で減少することがない。この結果、ソース近傍の電界
によって加速されたキャリアは、その速度を減少させる
ことなくチャネル内部を走行することができる。

【００５４】加えて、第２のｎ型ソース／ドレイン拡散
層７及び８は、その不純物濃度が１×１０¹⁹ｃｍ^-3以上
であり、且つこれらの拡散層７及び８の厚さ（接合深さ
Ｄ２）が、第１のｎ型ソース拡散層２及び第１のｎ型ド
レイン拡散層３の厚さ（接合深さＤ１）よりも小さくな
るように、形成されている。このため、ソース／ドレイ
ン拡散層からチャネル長方向へのポテンシャル曲線の広
がり（空乏層の拡がり）が効果的に抑制され、クォータ
ミクロン以下のオーダのサイズを有する領域で問題とな
る初期特性の閾値ポテンシャルの劣化が抑制される。

【００５５】なお、第２のｎ型ソース拡散層７の不純物
濃度を第２のｎ型ドレイン拡散層８の不純物濃度よりも
高く形成すれば、高い駆動能力が実現されて、寄生抵抗
による駆動能力の低下を招くことなく短チャネル効果に
対する高い耐性を有する半導体装置が実現され得る。

【００５６】以上に説明した構造を有する本実施形態の
半導体装置１００において、チャネルのソース側からド
レイン側に向かって延びるｐ型不純物拡散層（非対称な
拡散層）６は、チャネルの途中までで終わるように形成
してもよい。或いは、チャネルのドレイン側の端部（例
えば、第２のｎ型ドレイン拡散層８の端部）にまで達す
るように非対称な拡散層６を形成すれば、チャネル内部
でのキャリア速度の減少を抑制する上で、より効果的で
ある。

【００５７】このように、本実施形態によれば、高速で
且つ高信頼性の半導体装置１００が実現される。

【００５８】（第２の実施形態）図３（ａ）〜（ｃ）
は、本発明の第２の実施形態に従って半導体装置２００
を製造するための各プロセスステップを示す断面図であ
る。

【００５９】まず、図３（ａ）に示すように、第１導電
型（ｐ型）の半導体基板１の一主面にゲート酸化膜４を
形成し、その上にゲート電極５として用いられる導電性
膜を堆積し、多層膜を形成する。この多層膜の所定の部
分を、フォトリソグラフィ及び異方性エッチングにより
ゲート酸化膜４が露出するまで選択的にエッチングし、
ゲート電極５を形成する。

【００６０】次に、第２導電型（ｎ型）の不純物イオ
ン、例えばヒ素（Ａｓ）イオンを、ゲート電極５をマス
クとして用い、注入角度を７度以上、例えば７度に設定
して、１０ＫｅＶの注入エネルギーを印加しながら約２
×１０¹⁴ｃｍ^-2の注入ドーズ量で、ソース側から注入す
る。それにより、第２導電型（ｎ型）を有する第２のソ
ース／ドレイン拡散層７及び８を形成する。なお、本願
明細書では、「注入角度」とは、半導体基板の主面に垂
直な線と注入されるイオンビームの方向との間に形成さ
れる角度を指すものとする。

【００６１】その後に、図３（ｂ）に示すように、ゲー
ト電極５をマスクとして用い、８０ＫｅＶの注入エネル
ギーを印加しながら、注入ドーズ量を約１．５×１０¹³
ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設
定して、第１導電型（ｐ型）の不純物イオン、例えばＢ
Ｆ₂イオンをソース側から注入して、閾値電位を制御す
るためのｐ型不純物拡散層（非対称な拡散層）６を形成
する。上記の条件下では、形成されるｐ型不純物拡散層
６の不純物濃度は、ソース端で約４×１０¹⁷ｃｍ^-3にな
り、ドレイン端では約１×１０¹⁶ｃｍ^-3になる。

【００６２】次に、図３（ｃ）において、酸化膜を約８
０ｎｍの厚さに堆積した後、異方性ドライエッチングに
より、酸化膜がゲート電極５の側部のみに残るように酸
化膜を部分的に除去し、ゲート側壁（サイドウォールス
ペーサ）１２を形成する。そして、４０ＫｅＶの注入エ
ネルギーを印加しながら、注入ドーズ量を約６×１０¹⁵
ｃｍ^-2に設定して、第２導電型（ｎ型）の不純物イオ
ン、例えばＡｓイオンをゲート側壁１２及びゲート電極
５をマスクとして使用して注入し、第２導電型（ｎ型）
を有する第１のソース／ドレイン拡散層２及び３を形成
する。上記の条件下では、形成される第１のソース／ド
レイン拡散層２及び３の不純物濃度は、約３×１０²⁰ｃ
ｍ^-3になる。

【００６３】先に形成されていたｐ型不純物拡散層６の
うちでゲート電極５及びゲート側壁１２の下部に相当す
る箇所は、第１のソース／ドレイン拡散層２及び３の形
成のためのイオン注入工程後にも、残存する。また、同
様に、先に形成されていた第２のソース／ドレイン拡散
層７及び８のうちでゲート側壁１２の下部に相当する箇
所も、このイオン注入工程後に残存して、ソース／ドレ
イン拡散層の延長部として機能することになる。ｐ型不
純物拡散層６のうちで第２のドレイン拡散層８（ドレイ
ン拡散層の延長部の下）に位置する部分は、パンチスル
ーストップ層として機能することになる。但し、パンチ
スルーストップ層の形成は、省略してもよい。また、ゲ
ート側壁１２の形成を省略して、各拡散層の所定の形状
を他の方法によって形成してもよい。

【００６４】本実施形態の半導体装置２００の製造方法
では、ゲート電極５をマスクとして用いて注入角度を７
度以上に設定して第１導電型（ｐ型）のイオン種をソー
ス側から注入することによって、閾値電位を制御するｐ
型不純物拡散層（非対称な拡散層）６を形成する。その
結果、チャネル内で不均一な不純物プロファイルを有し
ており、ソース側の不純物濃度がドレイン側の不純物濃
度よりも高い非対称な拡散層６を、余分なマスク工程を
行うことなく容易に形成することができる。さらに、チ
ャネル中央部での不純物濃度をソース近傍における不純
物濃度よりも低く形成することで、均一な不純物濃度を
有する拡散層を備えた従来の半導体装置に比べて、ゲー
ト／基板間の寄生容量値が小さくなって、高い駆動能力
を有する半導体装置２００を容易に形成することが可能
になる。

【００６５】さらに、上記のイオン注入工程で、７度以
上の角度で第１導電型（ｐ型）のイオン種を注入するこ
とによって、非対称な拡散層６の厚さ（接合深さ）を、
第１のソース拡散層２の厚さ（接合深さ）よりも小さく
設定することができる。具体的には、非対称な拡散層６
は、ソース拡散層２の全体を覆うようには形成されな
い。その結果、第１のソース拡散層２の直下部の半導体
基板１の領域の不純物濃度が、非対称な拡散層６のソー
ス側の不純物濃度よりも低くなる。

【００６６】また、本実施形態の製造方法によれば、非
対称な拡散層６の形成に先立って、ゲート電極５をマス
クとして用い、１０ＫｅＶの注入エネルギーを印加しな
がら、注入ドーズ量を約２×１０¹⁴ｃｍ^-2に設定し、注
入角度を７度以上に設定して、ソース側からｎ型の不純
物イオン、例えばＡｓイオンを注入するイオン注入工程
を行うことによって、延長部に相当する第２のｎ型ソー
ス／ドレイン拡散層７及び８が形成される。この第２の
ｎ型ソース／ドレイン拡散層７及び８の不純物濃度は、
１×１０¹⁹ｃｍ^-3以上になる。

【００６７】なお、特に、第２のｎ型ソース拡散層７の
不純物濃度を第２のｎ型ドレイン拡散層８の不純物濃度
よりも高くすれば、浅い接合深さを有する拡散層で懸念
される寄生抵抗の低下を招くことなく、十分に低い抵抗
を有する第２のｎ型ソース／ドレイン拡散層７及び８を
形成することができる。

【００６８】本実施形態の半導体装置２００の製造方法
によると、従来のＬＤＣ構造を製造する方法で必要であ
る付加的なマスク工程を行う必要はない。現時点で利用
可能な半導体装置の製造方法において付加的なマスク工
程が要求されれば、ＶＬＳＩの製造期間を長期化し、そ
の製造コストを増大させる。しかしながら本発明の製造
方法によると、短期間により低いコストで、半導体装置
を容易に製造することができる。

【００６９】本実施形態では、ゲート電極５をマスクと
して用いてｎ型不純物イオンを注入することによって第
２のｎ型ソース／ドレイン拡散層７及び８を形成した後
に、ｐ型不純物イオンを注入することによってｐ型不純
物拡散層６を形成する。しかしながら、本発明はこれに
限定されるものではない。或いは、ゲート電極５をマス
クとして用いてｐ型不純物イオンを注入することによっ
てｐ型不純物拡散層６を形成した後に、ｎ型不純物イオ
ンを注入することによって第２のｎ型ソース／ドレイン
拡散層７及び８を形成してもよい。

【００７０】以上に説明した本実施形態の半導体装置２
００の製造方法において、チャネルのソース側からドレ
イン側に向かって延びるｐ型不純物拡散層（非対称な拡
散層）６は、チャネルの途中までで終わるように形成し
てもよい。或いは、チャネルのドレイン側の端部（例え
ば、第２のｎ型ドレイン拡散層８の端部）にまで達する
ように非対称な拡散層６を形成すれば、チャネル内部で
のキャリア速度の減少を抑制する上で、より効果的であ
る。

【００７１】（第３の実施形態）図４は、本発明の第３
の実施形態の相補型半導体装置３００を示す断面図であ
る。

【００７２】本半導体装置３００は、図４に示されるよ
うに、ｐ型半導体基板１の所定の領域に形成されたｎチ
ャネル型ＭＯＳトランジスタ３１０と、ｐ型半導体基板
１の中のｎ型ウェル２１に形成されたｐチャネル型ＭＯ
Ｓトランジスタ３２０と、を含んでおり、両者は分離領
域２０によって分離されている。

【００７３】ｎチャネル型ＭＯＳトランジスタ３１０
は、ｐ型半導体基板１の主面領域に形成された第１のｎ
型高濃度ソース拡散層２及び第１のｎ型高濃度ドレイン
拡散層３と、半導体基板１の内部に形成され、ソース拡
散層２とドレイン拡散層３との間に位置するチャネル領
域と、を備えている。チャネル領域の上にはゲート絶縁
膜４が設けられ、ゲート絶縁膜４の上にはｎ型ゲート電
極１５が設けられている。

【００７４】第１のソース／ドレイン拡散層２及び３の
それぞれの先端からチャネル方向に向かって、第２のｎ
型高濃度ソース拡散層７及び第２のｎ型高濃度ドレイン
拡散層８が設けられている。第１のソース／ドレイン拡
散層２及び３の不純物濃度が例えば約３×１０²⁰ｃｍ^-3
であるのに対して、第２のソース／ドレイン拡散層７及
び８の不純物濃度は、例えば約１×１０²⁰ｃｍ^-3であ
る。従って、第２のソース／ドレイン拡散層７及び８
は、一般のＬＤＤ構造を形成するものではなく、第１の
ソース／ドレイン拡散層２及び３の延長部（extensio
n）に相当するものである。

【００７５】また、チャネル領域内には、ｐ型不純物拡
散層（非対称な拡散層）６が形成されている。ｐ型不純
物拡散層６において、不純物濃度プロファイルは、チャ
ネル長方向に沿って不均一である。本実施形態では、ソ
ース拡散層２に隣接する部分の不純物濃度（例えば約４
×１０¹⁷ｃｍ^-3）がドレイン拡散層３に近い部分の不純
物濃度（例えば約１×１０¹⁶ｃｍ^-3）よりも高くなるよ
うに、チャネル領域の不純物濃度が設定されている。ｐ
型不純物拡散領域６は、少なくとも、ソース拡散層２か
らドレイン拡散層３に向かってチャネル領域に形成す
る。或いは、図４に示すように、第２のドレイン拡散層
８の下に位置する箇所にも存在するように、ｐ型不純物
拡散領域６を設けてもよい。この場合には、ｐ型不純物
拡散領域６のうちで第２のドレイン拡散層８の下に位置
する部分は、パンチスルーストップ層として機能する。

【００７６】図４に示される上記のｎチャネル型ＭＯＳ
トランジスタ３１０の構造では、ソース拡散層２及び７
とドレイン拡散層３及び８とは、半導体基板１の主面に
垂直な平面に関して対称になるように位置しているが、
チャネル領域内の不純物プロファイルは、その平面に関
して非対称になっている。この非対称なプロファイル
は、ｐ型不純物拡散層（非対称な拡散層）６によって形
成されている。

【００７７】一方、ｐチャネル型ＭＯＳトランジスタ３
２０は、ｎ型ウェル２１の主面領域に形成された第１の
ｐ型高濃度ソース拡散層２２及び第１のｐ型高濃度ドレ
イン拡散層２３と、ｎ型ウェル２１の内部に形成され、
ソース拡散層２２とドレイン拡散層２３との間に位置す
るチャネル領域と、を備えている。チャネル領域の上に
はゲート絶縁膜４が設けられ、ゲート絶縁膜４の上には
ｐ型ゲート電極２５が設けられている。

【００７８】第１のソース／ドレイン拡散層２２及び２
３のそれぞれの先端からチャネル方向に向かって、第２
のｐ型高濃度ソース拡散層２７及び第２のｐ型高濃度ド
レイン拡散層２８が設けられている。第１のソース／ド
レイン拡散層２２及び２３の不純物濃度が例えば約３×
１０²⁰ｃｍ^-3であるのに対して、第２のソース／ドレイ
ン拡散層２７及び２８の不純物濃度は、例えば約５×１
０¹⁹ｃｍ^-3である。従って、第２のソース／ドレイン拡
散層２７及び２８は、一般のＬＤＤ構造を形成するもの
ではなく、第１のソース／ドレイン拡散層２２及び２３
の延長部（extension）に相当するものである。

【００７９】図４に示される上記のｐチャネル型ＭＯＳ
トランジスタ３２０の構造では、ソース拡散層２２及び
２７とドレイン拡散層２３及び２８とは、半導体基板１
（ｎ型ウェル２１）の主面に垂直な平面に関して対称に
なるように位置しており、チャネル領域内の不純物プロ
ファイルは、その平面に関して対称になっている。

【００８０】さらに、図４には示していないが、ｎチャ
ネル型及びｐチャネル型ＭＯＳトランジスタ３１０及び
３２０のそれぞれにおいて、ゲート電極１５及び２５の
側壁に沿ってゲート側壁（サイドウォールスペーサ）を
形成してもよい（例えば、図６（ｄ）を参照）。

【００８１】以上のように、本実施形態の相補型半導体
装置３００では、ｐチャネル型ＭＯＳトランジスタ３２
０のチャネル領域内の不純物プロファイルが均一である
のに対して、ｎチャネル型ＭＯＳトランジスタ３１０で
は、チャネル領域内の不純物プロファイルが不均一であ
る。

【００８２】ｎチャネル型ＭＯＳトランジスタ３１０で
は、ｐ型不純物拡散層（非対称な拡散層）６は、ソース
拡散層２の全体を覆うようには形成されない。そのため
に、ソース拡散層２の直下における半導体基板１の不純
物濃度は、例えば約１×１０¹⁷ｃｍ^-3であり、先に述べ
たｐ型不純物拡散層６のソース側の不純物濃度（例えば
約４×１０¹⁷ｃｍ^-3）よりも低く維持されている。ま
た、上記のソース拡散層２の直下の半導体基板１の不純
物濃度は、従来のＬＤＣ構造におけるソース拡散層の直
下の半導体基板の不純物濃度（１×１０¹⁸ｃｍ^-3以上）
よりも低い。このため、図４に示されるｎチャネル型Ｍ
ＯＳトランジスタ３１０のソースと基板との間のｐｎ接
合の容量は、ＬＤＣ構造を持つ従来の半導体装置よりも
小さい。

【００８３】一般に、半導体装置の速度は負荷容量と電
流の逆数とを一緒に掛け合わせて得られる積に比例す
る。従って、本実施形態の相補型半導体装置３００がソ
ースと基板との間の領域に電圧が印加されるＮＡＮＤ型
ＣＭＯＳ回路に適用される場合でも、装置の速度（回路
全体の速度）は低下されない。また、半導体装置の消費
電力は負荷容量と印加電圧の２乗とを一緒に掛け合わせ
て得られる積に比例する。従って、本実施形態の相補型
半導体装置３００は、低消費電力で動作する。

【００８４】さらに、ｎチャネル型ＭＯＳトランジスタ
３１０では、先述のようにｐ型不純物拡散層６の不純物
プロファイルがチャネル長方向に不均一になっていて、
チャネル領域のソース側の不純物濃度は、ドレイン側の
不純物濃度よりも高く形成されている。その結果、不純
物がチャネル領域に均一に分布している場合に比べて、
チャネル領域内でチャネル長方向に生成される電界成分
は、ソース側では増加するがドレイン側では減少する。
ＭＯＳ型半導体装置の飽和電流はソース側の電界に支配
されるので、本発明によれば、飽和電流を増加させて、
高速の半導体装置を実現することができる。また、ホッ
トキャリアの発生レートはドレイン側の電界に支配され
るので、本発明によれば、ホットキャリアの発生レート
を低減して、高信頼性の半導体装置を実現することがで
きる。

【００８５】また、ｐ型不純物拡散層６の不純物濃度が
ソース側からドレイン側に向かって徐々に減少している
ことから、チャネル領域内でチャネル長方向に生成され
る電界成分の大きさが、ソース近傍に比べてチャネル中
央で減少することがない。この結果、ソース近傍の電界
によって加速されたキャリアは、その速度を減少させる
ことなくチャネル内部を走行することができる。

【００８６】さらに、ｎチャネル型ＭＯＳトランジスタ
３１０において、第２のｎ型ソース／ドレイン拡散層７
及び８は、その不純物濃度が１×１０¹⁹ｃｍ^-3以上であ
り、且つこれらの拡散層７及び８の厚さ（接合深さＤ
２）が、第１のｎ型ソース拡散層２及び第１のｎ型ドレ
イン拡散層３の厚さ（接合深さＤ１）よりも小さくなる
ように、形成されている。このため、ｎ型ソース／ドレ
イン拡散層からチャネル長方向へのポテンシャル曲線の
広がり（空乏層の拡がり）が効果的に抑制され、クォー
タミクロン以下のオーダのサイズを有する領域で問題と
なる初期特性の閾値ポテンシャルの劣化が抑制される。

【００８７】同様に、ｐチャネル型ＭＯＳトランジスタ
３２０において、第２のｐ型ソース／ドレイン拡散層２
７及び２８は、その不純物濃度が１×１０¹⁹ｃｍ^-3以上
であり、且つこれらの拡散層２７及び２８の厚さ（接合
深さＤ２）が、第１のｐ型ソース拡散層２２及び第１の
ｐ型ドレイン拡散層２３の厚さ（接合深さＤ１）よりも
小さくなるように、形成されている。このため、ｐ型ソ
ース／ドレイン拡散層からチャネル長方向へのポテンシ
ャル曲線の広がり（空乏層の拡がり）が効果的に抑制さ
れ、クォータミクロン以下のオーダのサイズを有する領
域で問題となる初期特性の閾値ポテンシャルの劣化が抑
制される。

【００８８】以上に説明した構造を有する本実施形態の
相補型半導体装置３００において、チャネルのソース側
からドレイン側に向かって延びるｐ型不純物拡散層（非
対称な拡散層）６は、チャネルの途中までで終わるよう
に形成してもよい。或いは、チャネルのドレイン側の端
部（例えば、第２のｎ型ドレイン拡散層８の端部）にま
で達するように非対称な拡散層６を形成すれば、チャネ
ル内部での電界の減少を抑制する上で、より効果的であ
る。

【００８９】このように、本実施形態によれば、高速で
且つ高信頼性の相補型半導体装置３００が実現される。

【００９０】なお、以上に説明した本実施形態の相補型
半導体装置３００では、ｎチャネル型ＭＯＳトランジス
タ３１０のみを非対称に形成し、ｐチャネル型ＭＯＳト
ランジスタ３２０は対称に形成している。或いは、ｐチ
ャネル型ＭＯＳトランジスタのみを非対称に形成し、ｎ
チャネル型ＭＯＳトランジスタは対称に形成してもよ
い。

【００９１】（第４の実施形態）図５は、本発明の第４
の実施形態の相補型半導体装置４００を示す断面図であ
る。

【００９２】本半導体装置４００は、図５に示されるよ
うに、ｐ型半導体基板１の所定の領域に形成されたｎチ
ャネル型ＭＯＳトランジスタ４１０と、ｐ型半導体基板
１の中のｎ型ウェル２１に形成されたｐチャネル型ＭＯ
Ｓトランジスタ４３０と、を含んでおり、両者は分離領
域２０によって分離されている。

【００９３】ｎチャネル型ＭＯＳトランジスタ４１０
は、ｐ型半導体基板１の主面領域に形成された第１のｎ
型高濃度ソース拡散層２及び第１のｎ型高濃度ドレイン
拡散層３と、半導体基板１の内部に形成され、ソース拡
散層２とドレイン拡散層３との間に位置するチャネル領
域と、を備えている。チャネル領域の上にはゲート絶縁
膜４が設けられ、ゲート絶縁膜４の上にはｎ型ゲート電
極１５が設けられている。

【００９４】第１のソース／ドレイン拡散層２及び３の
それぞれの先端からチャネル方向に向かって、第２のｎ
型高濃度ソース拡散層７及び第２のｎ型高濃度ドレイン
拡散層８が設けられている。第１のソース／ドレイン拡
散層２及び３の不純物濃度が例えば約３×１０²⁰ｃｍ^-3
であるのに対して、第２のソース／ドレイン拡散層７及
び８の不純物濃度は、例えば約１×１０²⁰ｃｍ^-3であ
る。従って、第２のソース／ドレイン拡散層７及び８
は、一般のＬＤＤ構造を形成するものではなく、第１の
ソース／ドレイン拡散層２及び３の延長部（extensio
n）に相当するものである。

【００９５】また、チャネル領域内には、ｐ型不純物拡
散層（非対称な拡散層）６が形成されている。ｐ型不純
物拡散層６において、不純物濃度プロファイルは、チャ
ネル長方向に沿って不均一である。本実施形態では、ソ
ース拡散層２に隣接する部分の不純物濃度（例えば約４
×１０¹⁷ｃｍ^-3）がドレイン拡散層３に近い部分の不純
物濃度（例えば約１×１０¹⁶ｃｍ^-3）よりも高くなるよ
うに、チャネル領域の不純物濃度が設定されている。ｐ
型不純物拡散領域６は、少なくとも、ソース拡散層２か
らドレイン拡散層３に向かってチャネル領域に形成す
る。或いは、図５に示すように、第２のドレイン拡散層
８の下に位置する箇所にも存在するように、ｐ型不純物
拡散領域６を設けてもよい。この場合には、ｐ型不純物
拡散領域６のうちで第２のドレイン拡散層８の下に位置
する部分は、パンチスルーストップ層として機能する。

【００９６】図５に示される上記のｎチャネル型ＭＯＳ
トランジスタ４１０の構造では、ソース拡散層２及び７
とドレイン拡散層３及び８とは、半導体基板１の主面に
垂直な平面に関して対称になるように位置しているが、
チャネル領域内の不純物プロファイルは、その平面に関
して非対称になっている。この非対称なプロファイル
は、ｐ型不純物拡散層６（非対称な拡散層）によって形
成されている。

【００９７】一方、ｐチャネル型ＭＯＳトランジスタ４
３０は、ｎ型ウェル２１の主面領域に形成された第１の
ｐ型高濃度ソース拡散層２２及び第１のｐ型高濃度ドレ
イン拡散層２３と、ｎ型ウェル２１の内部に形成され、
ソース拡散層２２とドレイン拡散層２３との間に位置す
るチャネル領域と、を備えている。チャネル領域の上に
はゲート絶縁膜４が設けられ、ゲート絶縁膜４の上には
ｐ型ゲート電極２５が設けられている。

【００９８】第１のソース／ドレイン拡散層２２及び２
３のそれぞれの先端からチャネル方向に向かって、第２
のｐ型高濃度ソース拡散層２７及び第２のｐ型高濃度ド
レイン拡散層２８が設けられている。第１のソース／ド
レイン拡散層２２及び２３の不純物濃度が例えば約３×
１０²⁰ｃｍ^-3であるのに対して、第２のソース／ドレイ
ン拡散層２７及び２８の不純物濃度は、例えば約５×１
０¹⁹ｃｍ^-3である。従って、第２のソース／ドレイン拡
散層２７及び２８は、一般のＬＤＤ構造を形成するもの
ではなく、第１のソース／ドレイン拡散層２２及び２３
の延長部（extension）に相当するものである。

【００９９】また、チャネル領域内には、ｎ型不純物拡
散層（非対称な拡散層）２６が形成されている。ｎ型不
純物拡散層２６において、不純物濃度プロファイルは、
チャネル長方向に沿って不均一である。本実施形態で
は、ソース拡散層２２に隣接する部分の不純物濃度（例
えば約７×１０¹⁷ｃｍ^-3）がドレイン拡散層２３に近い
部分の不純物濃度（例えば約２×１０¹⁶ｃｍ^-3）よりも
高くなるように、チャネル領域の不純物濃度が設定され
ている。ｎ型不純物拡散領域２６は、少なくとも、ソー
ス拡散層２２からドレイン拡散層２３に向かってチャネ
ル領域に形成する。或いは、図５に示すように、第２の
ドレイン拡散層２８の下に位置する箇所にも存在するよ
うに、ｎ型不純物拡散領域２６を設けてもよい。この場
合には、ｎ型不純物拡散領域２６のうちで第２のドレイ
ン拡散層２８の下に位置する部分は、パンチスルースト
ップ層として機能する。

【０１００】図５に示される上記のｐチャネル型ＭＯＳ
トランジスタ４３０の構造では、ソース拡散層２２及び
２７とドレイン拡散層２３及び２８とは、半導体基板１
（ｎ型ウェル２１）の主面に垂直な平面に関して対称に
なるように位置しているが、チャネル領域内の不純物プ
ロファイルは、その平面に関して非対称になっている。
この非対称なプロファイルは、ｎ型不純物拡散層（非対
称な拡散層）２６によって形成されている。

【０１０１】さらに、図５には示していないが、ｎチャ
ネル型及びｐチャネル型ＭＯＳトランジスタ４１０及び
４３０のそれぞれにおいて、ゲート電極１５及び２５の
側壁に沿ってゲート側壁（サイドウォールスペーサ）を
形成してもよい（例えば、図７（ｄ）を参照）。

【０１０２】以上のように、本実施形態の相補型半導体
装置４００では、ｎチャネル型ＭＯＳトランジスタ４１
０及びｐチャネル型ＭＯＳトランジスタ４３０のそれぞ
れにおいて、チャネル領域内の不純物プロファイルが不
均一である。このうち、ｐチャネル型ＭＯＳトランジス
タに関しては、従来は、ゲート幅を大きくすることによ
って駆動能力の向上が図られてきている。しかし、本発
明をｐチャネル型ＭＯＳトランジスタにも適用して、図
５に示すような不均一なチャネル内不純物プロファイル
を設けることによって、上記目的でのゲート幅の拡大が
不要になって、装置の小型化を図ることが可能になる。

【０１０３】ｎチャネル型ＭＯＳトランジスタ４１０で
は、ｐ型不純物拡散層（非対称な拡散層）６は、ソース
拡散層２の全体を覆うようには形成されない。そのため
に、ソース拡散層２の直下における半導体基板１の不純
物濃度は、例えば約１×１０¹⁷ｃｍ^-3であり、先に述べ
たｐ型不純物拡散層６のソース側の不純物濃度（例えば
約４×１０¹⁷ｃｍ^-3）よりも低く維持されている。ま
た、上記のソース拡散層２の直下の半導体基板１の不純
物濃度は、従来のＬＤＣ構造におけるソース拡散層の直
下の半導体基板の不純物濃度（１×１０¹⁸ｃｍ^-3以上）
よりも低い。このため、図５に示されるｎチャネル型Ｍ
ＯＳトランジスタ４１０のソースと基板との間のｐｎ接
合の容量は、ＬＤＣ構造を持つ従来の半導体装置よりも
小さい。

【０１０４】一般に、半導体装置の速度は負荷容量と電
流の逆数とを一緒に掛け合わせて得られる積に比例す
る。従って、本実施形態の相補型半導体装置４００がソ
ースと基板との間の領域に電圧が印加されるＮＡＮＤ型
ＣＭＯＳ回路に適用される場合でも、装置の速度（回路
全体としての速度）は低下されない。また、半導体装置
の消費電力は負荷容量と印加電圧の２乗とを一緒に掛け
合わせて得られる積に比例する。従って、本実施形態の
相補型半導体装置４００は、低消費電力で動作する。

【０１０５】さらに、ｎチャネル型ＭＯＳトランジスタ
４１０では、先述のようにｐ型不純物拡散層６の不純物
プロファイルがチャネル長方向に不均一になっていて、
チャネル領域のソース側の不純物濃度は、ドレイン側の
不純物濃度よりも高く形成されている。その結果、不純
物がチャネル領域に均一に分布している場合に比べて、
チャネル領域内でチャネル長方向に生成される電界成分
は、ソース側では増加するがドレイン側では減少する。
ＭＯＳ型半導体装置の飽和電流はソース側の電界に支配
されるので、本発明によれば、飽和電流を増加させて、
高速の半導体装置を実現することができる。また、ホッ
トキャリアの発生レートはドレイン側の電界に支配され
るので、本発明によれば、ホットキャリアの発生レート
を低減して、高信頼性の半導体装置を実現することがで
きる。

【０１０６】また、ｐ型不純物拡散層６の不純物濃度が
ソース側からドレイン側に向かって徐々に減少している
ことから、チャネル領域内でチャネル長方向に生成され
る電界成分の大きさが、ソース近傍に比べてチャネル中
央で減少することがない。この結果、ソース近傍の電界
によって加速されたキャリアは、その速度を減少させる
ことなくチャネル内部を走行することができる。

【０１０７】ｎチャネル型ＭＯＳトランジスタ４１０に
おいて、第２のｎ型ソース／ドレイン拡散層７及び８
は、その不純物濃度が１×１０¹⁹ｃｍ^-3以上であり、且
つこれらの拡散層７及び８の厚さ（接合深さＤ２）が、
第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散
層３の厚さ（接合深さＤ１）よりも小さくなるように、
形成されている。このため、ｎ型ソース／ドレイン拡散
層からチャネル長方向へのポテンシャル曲線の広がり
（空乏層の拡がり）が効果的に抑制され、クォータミク
ロン以下のオーダのサイズを有する領域で問題となる初
期特性の閾値ポテンシャルの劣化が抑制される。

【０１０８】一方、ｐチャネル型ＭＯＳトランジスタ４
３０において、ｎ型不純物拡散層（非対称な拡散層）２
６は、ソース拡散層２２の全体を覆うようには形成され
ない。そのため、ソース拡散層２２の直下におけるｎ型
ウェル２１の不純物濃度は、例えば約１×１０¹⁷ｃｍ^-3
であり、先に述べたｎ型不純物拡散層２６のソース側の
不純物濃度（例えば約７×１０¹⁷ｃｍ^-3）よりも低く維
持されている。また、上記のソース拡散層２２の直下の
ｎ型ウェル２１の不純物濃度は、従来のＬＤＣ構造にお
けるソース拡散層の直下の半導体基板の不純物濃度（１
×１０¹⁸ｃｍ^-3以上）よりも低い。このため、図５に示
されるｐチャネル型ＭＯＳトランジスタ４３０のソース
とウェルとの間のｐｎ接合の容量は、ＬＤＣ構造を持つ
従来の半導体装置よりも小さい。

【０１０９】一般に、半導体装置の速度は負荷容量と電
流の逆数とを一緒に掛け合わせて得られる積に比例す
る。従って、本実施形態の相補型半導体装置４００がソ
ースとウェル（基板）との間の領域に電圧が印加される
ＮＡＮＤ型ＣＭＯＳ回路に適用される場合でも、装置の
速度は低下されない。また、半導体装置の消費電力は負
荷容量と印加電圧の２乗とを一緒に掛け合わせて得られ
る積に比例する。従って、本実施形態の相補型半導体装
置４００は、低消費電力で動作する。

【０１１０】さらに、ｐチャネル型ＭＯＳトランジスタ
４３０では、先述のようにｎ型不純物拡散層２６の不純
物プロファイルがチャネル長方向に不均一になってい
て、チャネル領域のソース側の不純物濃度は、ドレイン
側の不純物濃度よりも高く形成されている。その結果、
不純物がチャネル領域に均一に分布している場合に比べ
て、チャネル領域内でチャネル長方向に生成される電界
成分は、ソース側では増加するがドレイン側では減少す
る。ＭＯＳ型半導体装置の飽和電流はソース側の電界に
支配されるので、本発明によれば、飽和電流を増加させ
て、高速の半導体装置を実現することができる。また、
ホットキャリアの発生レートはドレイン側の電界に支配
されるので、本発明によれば、ホットキャリアの発生レ
ートを低減して、高信頼性の半導体装置を実現すること
ができる。

【０１１１】また、ｎ型不純物拡散層２６の不純物濃度
がソース側からドレイン側に向かって徐々に減少してい
ることから、チャネル領域内でチャネル長方向に生成さ
れる電界成分の大きさが、ソース近傍に比べてチャネル
中央で減少することがない。この結果、ソース近傍の電
界によって加速されたキャリアは、その速度を減少させ
ることなくチャネル内部を走行することができる。

【０１１２】ｐチャネル型ＭＯＳトランジスタ４３０の
第２のｐ型ソース／ドレイン拡散層２７及び２８は、そ
の不純物濃度が１×１０¹⁹ｃｍ^-3以上であり、且つこれ
らの拡散層２７及び２８の厚さ（接合深さＤ２）が、第
１のｐ型ソース拡散層２２及び第１のｐ型ドレイン拡散
層２３の厚さ（接合深さＤ１）よりも小さくなるよう
に、形成されている。このため、ｐ型ソース／ドレイン
拡散層からチャネル長方向へのポテンシャル曲線の広が
り（空乏層の拡がり）が効果的に抑制され、クォータミ
クロン以下のオーダのサイズを有する領域で問題となる
初期特性の閾値ポテンシャルの劣化が抑制される。

【０１１３】以上に説明した構造を有する本実施形態の
相補型半導体装置４００において、チャネルのソース側
からドレイン側に向かって延びるｐ型或いはｎ型の不純
物拡散層（非対称な拡散層）６或いは２６は、チャネル
の途中までで終わるように形成してもよい。或いは、チ
ャネルのドレイン側の端部（例えば、第２のｎ型或いは
ｐ型ドレイン拡散層８或いは２８の端部）にまで達する
ように非対称な拡散層６或いは２６を形成すれば、チャ
ネル内部での電界の減少を抑制する上で、より効果的で
ある。

【０１１４】このように、本実施形態によれば、高速で
且つ高信頼性の相補型半導体装置４００が実現される。

【０１１５】（第５の実施の形態）図６（ａ）〜（ｄ）
は、本発明の第５の実施形態に従って相補型半導体装置
を製造するための各プロセスステップを示す断面図であ
る。

【０１１６】まず、半導体基板に設けられたｐ型ウェル
１１及びｎ型ウェル２１を覆うように、トランジスタの
ゲート絶縁膜４となる第１の絶縁膜を、半導体基板の一
主面に形成する。さらに、その上に、ｎチャネル型ＭＯ
Ｓトランジスタのｎ型ゲート電極１５及びｐチャネル型
ＭＯＳトランジスタのｐ型ゲート電極２５として用いら
れる導電性膜を堆積する。次に、この導電性膜の所定の
部分を、フォトリソグラフィ及び異方性エッチングによ
りゲート酸化膜４が露出するまで選択的にエッチング
し、ゲート電極１５及び２５を形成する。

【０１１７】続いて、図６（ａ）に示すように、ｎチャ
ネル型ＭＯＳトランジスタの形成領域であるｐ型ウェル
（ｐ型領域）１１を覆う第１のレジスト３１を、半導体
基板の主面上に堆積する。そして、ｐ型不純物イオン、
例えばＢＦ₂イオンを、第１のレジスト３１及びｐ型ゲ
ート電極２５をマスクとして用い、１０ＫｅＶの注入エ
ネルギーを印加しながら約２×１０¹⁴ｃｍ^-2の注入ドー
ズ量で、ｎ型ウェル２１に注入する。それにより、第２
のｐ型ソース拡散層２７及び第２のｐ型ドレイン拡散層
２８を形成する。上記の条件下では、形成される第２の
ソース／ドレイン拡散層２７及び２８の不純物濃度は、
約５×１０¹⁹ｃｍ^-3になる。

【０１１８】次に、第１のレジスト３１を除去した後
に、図６（ｂ）に示すように、ｐチャネル型ＭＯＳトラ
ンジスタの形成領域であるｎ型ウェル（ｎ型領域）２１
を覆う第２のレジスト３２を、半導体基板の主面上に堆
積する。そして、ｎ型不純物イオン、例えばＡｓイオン
を、第２のレジスト３２及びｎ型ゲート電極１５をマス
クとして用いて、１０ＫｅＶの注入エネルギーを印加し
ながら約２×１０¹⁴ｃｍ^-2の注入ドーズ量で、ｐ型ウェ
ル１１に注入する。それにより、第２のｎ型ソース拡散
層７及び第２のｎ型ドレイン拡散層８を形成する（この
Ａｓイオンの注入工程は、図６（ｂ）には図示していな
い）。上記の条件下では、形成される第２のソース／ド
レイン拡散層７及び８の不純物濃度は、約１×１０²⁰ｃ
ｍ^-3になる。

【０１１９】さらに、第２のレジスト３２及びｎ型ゲー
ト電極１５をマスクとして用い、８０ＫｅＶの注入エネ
ルギーを印加しながら、注入ドーズ量を約１．５×１０
¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に
設定して、ｐ型不純物イオン、例えばＢＦ₂イオンをソ
ース側からｐ型ウェル１１に注入して、図６（ｂ）に示
すような閾値電位を制御するためのｐ型不純物拡散層
（非対称な拡散層）６を形成する。上記の条件下では、
形成されるｐ型不純物拡散層６の不純物濃度は、ソース
端で約４×１０¹⁷ｃｍ^-3になり、ドレイン端で約１×１
０¹⁶ｃｍ^-3になる。

【０１２０】次に、第２のレジスト３２を除去した後
に、半導体基板の主面上に酸化膜を約８０ｎｍの厚さに
堆積する。そして、異方性ドライエッチングにより、酸
化膜がゲート電極１５及び２５の側部のみに残るように
酸化膜を部分的に除去し、ゲート側壁（サイドウォール
スペーサ）１２を形成する。

【０１２１】次に、図６（ｃ）に示すように、ｐチャネ
ル型ＭＯＳトランジスタの形成領域であるｎ型ウェル
（ｎ型領域）２１を覆う第３のレジスト３３を、半導体
基板の主面上に堆積する。そして、ｎ型不純物イオン、
例えばＡｓイオンを、第３のレジスト３３、ｎ型ゲート
電極１５及びゲート側壁１２をマスクとして用い、４０
ＫｅＶの注入エネルギーを印加しながら約６×１０¹⁵ｃ
ｍ^-2の注入ドーズ量で、ｐ型ウェル１１に注入する。そ
れにより、第１のｎ型ソース拡散層２及び第１のｎ型ド
レイン拡散層３を形成する。上記の条件下では、形成さ
れる第１のｎ型ソース／ドレイン拡散層２及び３の不純
物濃度は、約３×１０²⁰ｃｍ^-3になる。

【０１２２】先に形成されていたｐ型不純物拡散層６の
うちでｎ型ゲート電極１５及びゲート側壁１２の下部に
相当する箇所は、第１のｎ型ソース／ドレイン拡散層２
及び３の形成のためのイオン注入工程後にも、残存す
る。また、同様に、先に形成されていた第２のｎ型ソー
ス／ドレイン拡散層７及び８のうちでゲート側壁１２の
下部に相当する箇所も、このイオン注入工程後に残存し
て、ｎ型ソース／ドレイン拡散層の延長部として機能す
ることになる。ｐ型不純物拡散層６のうちで第２のドレ
イン拡散層８（ドレイン拡散層の延長部の下）に位置す
る部分は、パンチスルーストップ層として機能すること
になる。但し、パンチスルーストップ層の形成は、省略
してもよい。また、ゲート側壁１２の形成を省略して、
各拡散層の所定の形状を他の方法によって形成してもよ
い。

【０１２３】次に、第３のレジスト３３を除去した後
に、図６（ｄ）に示すように、ｎチャネル型ＭＯＳトラ
ンジスタの形成領域であるｐ型ウェル（ｐ型領域）１１
を覆う第４のレジスト３４を、半導体基板の主面上に堆
積する。そして、ｐ型不純物イオン、例えばＢＦ₂イオ
ンを、第４のレジスト３４、ｐ型ゲート電極２５及びゲ
ート側壁１２をマスクとして用い、３０ＫｅＶの注入エ
ネルギーを印加しながら約２×１０¹⁵ｃｍ^-2の注入ドー
ズ量で、ｎ型ウェル２１に注入する。それにより、第１
のｐ型ソース拡散層２２及び第１のｐ型ドレイン拡散層
２３を形成する。上記の条件下では、形成される第１の
ｐ型ソース／ドレイン拡散層２２及び２３の不純物濃度
は、約３×１０²⁰ｃｍ^-3になる。

【０１２４】先に形成されていた第２のｐ型ソース／ド
レイン拡散層２７及び２８のうちでゲート側壁１２の下
部に相当する箇所は、第１のｐ型ソース／ドレイン拡散
層２２及び２３の形成のためのイオン注入工程後にも残
存して、ｐ型ソース／ドレイン拡散層の延長部として機
能することになる。但し、ゲート側壁１２の形成を省略
して、各拡散層の所定の形状を他の方法によって形成し
てもよい。

【０１２５】本実施形態の半導体装置の製造方法では、
図６（ｂ）に示すステップにおいて、ｎ型ゲート電極１
５をマスクとして用いて注入角度を７度以上に設定して
ｐ型のイオン種をソース側から注入することによって、
閾値電位を制御するｐ型不純物拡散層（非対称な拡散
層）６を形成する。その結果、チャネル内で不均一な不
純物プロファイルを有しており、ソース側の不純物濃度
がドレイン側の不純物濃度よりも高い非対称な拡散層６
を、余分なマスク工程を行うことなく容易に形成するこ
とができる。さらに、チャネル中央部での不純物濃度を
ソース近傍における不純物濃度よりも低く形成すること
で、均一な不純物濃度を有する拡散層を備えた従来の半
導体装置に比べて、ゲート／基板間の寄生容量値が小さ
くなって、高い駆動能力を有する半導体装置を容易に形
成することが可能になる。

【０１２６】さらに、上記のイオン注入工程で、７度以
上の角度でｐ型イオン種を注入することによって、非対
称な拡散層６の厚さ（接合深さ）を、第１のｎ型ソース
拡散層２の厚さ（接合深さ）よりも小さく設定すること
ができる。具体的には、非対称な拡散層６は、ソース拡
散層２の全体を覆うようには形成されない。その結果、
第１のｎ型ソース拡散層２の直下部のｐ型ウェル１１の
領域の不純物濃度が、非対称な拡散層６のソース側の不
純物濃度よりも低くなる。

【０１２７】また、本実施形態の製造方法によれば、非
対称な拡散層６の形成に先立って、第１のレジスト３１
及びｐ型ゲート電極２５をマスクとして用い、１０Ｋｅ
Ｖの注入エネルギーを印加しながら、注入ドーズ量を約
２×１０¹⁴ｃｍ^-2に設定し、ｐ型の不純物イオン、例え
ばＢＦ₂イオンをｎ型ウェル２１に注入するイオン注入
工程を行うことによって、延長部に相当する第２のｐ型
ソース／ドレイン拡散層２７及び２８が形成される。さ
らに、第２のレジスト３２及びｎ型ゲート電極１５をマ
スクとして用い、１０ＫｅＶの注入エネルギーを印加し
ながら、注入ドーズ量を約２×１０¹⁴ｃｍ^-2に設定し、
ｎ型の不純物イオン、例えばＡｓイオンをｐ型ウェル１
１に注入するイオン注入工程を行うことによって、延長
部に相当する第２のｎ型ソース／ドレイン拡散層７及び
８が形成される。

【０１２８】このようにして形成された第２のｎ型ソー
ス／ドレイン拡散層７及び８は、その不純物濃度が１×
１０¹⁹ｃｍ^-3以上であり、且つこれらの拡散層７及び８
の厚さ（接合深さＤ２）が、第１のｎ型ソース拡散層２
及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ
１）よりも小さくなる。同様に、第２のｐ型ソース／ド
レイン拡散層２７及び２８は、その不純物濃度が１×１
０¹⁹ｃｍ^-3以上であり、且つこれらの拡散層２７及び２
８の厚さ（接合深さＤ２）が、第１のｐ型ソース拡散層
２２及び第１のｐ型ドレイン拡散層２３の厚さ（接合深
さＤ１）よりも小さくなる。このため、ｎ型或いはｐ型
ソース／ドレイン拡散層からチャネル長方向へのポテン
シャル曲線の広がり（空乏層の拡がり）が効果的に抑制
され、クォータミクロン以下のオーダのサイズを有する
領域で問題となる初期特性の閾値ポテンシャルの劣化が
抑制される。

【０１２９】さらに、第２のｎ型ソース／ドレイン拡散
層７及び８ならびに第２のｐ型ソース／ドレイン拡散層
２７及び２８の不純物濃度が１×１０¹⁹ｃｍ^-3以上に形
成されているので、浅い接合深さを有する拡散層で懸念
される寄生抵抗の低下を招くことなく、十分に低い抵抗
を有するソース／ドレイン拡散層を形成することができ
る。

【０１３０】本実施形態の半導体装置の製造方法による
と、従来のＬＤＣ構造を製造する方法で必要である付加
的なマスク工程を行う必要はない。現時点で利用可能な
半導体装置の製造方法において付加的なマスク工程が要
求されれば、ＶＬＳＩの製造期間を長期化し、その製造
コストを増大させる。しかしながら本発明の製造方法に
よると、短期間により低いコストで、半導体装置を容易
に製造することができる。

【０１３１】以上の説明で、図６（ｂ）に示すステップ
を、図６（ａ）に示すステップに先立って実施してもよ
い。同様に、図６（ｄ）に示すステップを、図６（ｃ）
に示すステップに先立って実施してもよい。

【０１３２】さらに、本実施形態では、ｎ型ゲート電極
１５をマスクとして用いてｎ型不純物イオンを注入する
ことによって第２のｎ型ソース／ドレイン拡散層７及び
８を形成した後に、ｐ型不純物イオンを注入することに
よってｐ型不純物拡散層６を形成する。しかしながら、
本発明はこれに限定されるものではない。或いは、ｎ型
ゲート電極１５をマスクとして用いてｐ型不純物イオン
を注入することによってｐ型不純物拡散層６を形成した
後に、ｎ型不純物イオンを注入することによって第２の
ｎ型ソース／ドレイン拡散層７及び８を形成してもよ
い。

【０１３３】以上に説明した本実施形態の相補型半導体
装置の製造方法において、チャネルのソース側からドレ
イン側に向かって延びるｐ型不純物拡散層（非対称な拡
散層）６は、チャネルの途中までで終わるように形成し
てもよい。或いは、チャネルのドレイン側の端部（例え
ば、第２のｎ型ドレイン拡散層８の端部）にまで達する
ように非対称な拡散層６を形成すれば、チャネル内部で
の電界の減少を抑制する上で、より効果的である。

【０１３４】なお、以上に説明した本実施形態の相補型
半導体装置の製造方法では、ｎチャネル型ＭＯＳトラン
ジスタのみを非対称に形成し、ｐチャネル型ＭＯＳトラ
ンジスタは対称に形成している。或いは、ｐチャネル型
ＭＯＳトランジスタのみを非対称に形成し、ｎチャネル
型ＭＯＳトランジスタは対称に形成してもよい。

【０１３５】（第６の実施の形態）図７（ａ）〜（ｄ）
は、本発明の第６の実施形態に従って相補型半導体装置
を製造するための各プロセスステップを示す断面図であ
る。

【０１３６】まず、半導体基板に設けられたｐ型ウェル
１１及びｎ型ウェル２１を覆うように、トランジスタの
ゲート絶縁膜４となる第１の絶縁膜を、半導体基板の一
主面に形成する。さらに、その上に、ｎチャネル型ＭＯ
Ｓトランジスタのｎ型ゲート電極１５及びｐチャネル型
ＭＯＳトランジスタのｐ型ゲート電極２５として用いら
れる導電性膜を堆積する。次に、この導電性膜の所定の
部分を、フォトリソグラフィ及び異方性エッチングによ
りゲート酸化膜４が露出するまで選択的にエッチング
し、ゲート電極１５及び２５を形成する。

【０１３７】続いて、図７（ａ）に示すように、ｎチャ
ネル型ＭＯＳトランジスタの形成領域であるｐ型ウェル
（ｐ型領域）１１を覆う第１のレジスト３１を、半導体
基板の主面上に堆積する。そして、ｐ型不純物イオン、
例えばＢＦ₂イオンを、第１のレジスト３１及びｐ型ゲ
ート電極２５をマスクとして用い、１０ＫｅＶの注入エ
ネルギーを印加しながら約２×１０¹⁴ｃｍ^-2の注入ドー
ズ量で、ｎ型ウェル２１に注入する。それにより、第２
のｐ型ソース拡散層２７及び第２のｐ型ドレイン拡散層
２８を形成する（このＢＦ₂イオンの注入工程は、図７
（ａ）には図示していない）。上記の条件下では、形成
される第２のｐ型ソース／ドレイン拡散層２７及び２８
の不純物濃度は、約５×１０¹⁹ｃｍ^-3になる。

【０１３８】さらに、第１のレジスト３１及びｐ型ゲー
ト電極２５をマスクとして用いて、１４０ＫｅＶの注入
エネルギーを印加しながら、注入ドーズ量を約５．０×
１０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７
度に設定して、ｎ型不純物イオン、例えばＡｓイオンを
ソース側からｎ型ウェル２１に注入して、図７（ａ）に
示すような閾値電位を制御するためのｎ型不純物拡散層
（非対称な拡散層）２６を形成する。上記の条件下で
は、形成されるｎ型不純物拡散層２６の不純物濃度は、
ソース端では約７×１０¹⁷ｃｍ^-3になり、ドレイン端で
は約２×１０¹⁶ｃｍ^-3になる。

【０１３９】次に、第１のレジスト３１を除去した後
に、図７（ｂ）に示すように、ｐチャネル型ＭＯＳトラ
ンジスタの形成領域であるｎ型ウェル（ｎ型領域）２１
を覆う第２のレジスト３２を、半導体基板の主面上に堆
積する。そして、ｎ型不純物イオン、例えばＡｓイオン
を、第２のレジスト３２及びｎ型ゲート電極１５をマス
クとして用いて、１０ＫｅＶの注入エネルギーを印加し
ながら約２×１０¹⁴ｃｍ^-2の注入ドーズ量で、ｐ型ウェ
ル１１に注入する。それにより、第２のｎ型ソース拡散
層７及び第２のｎ型ドレイン拡散層８を形成する（この
Ａｓイオンの注入工程は、図７（ｂ）には図示していな
い）。上記の条件下では、形成される第２のｎ型ソース
／ドレイン拡散層７及び８の不純物濃度は、約１×１０
²⁰ｃｍ^-3になる。

【０１４０】さらに、第２のレジスト３２及びｎ型ゲー
ト電極１５をマスクとして用い、８０ＫｅＶの注入エネ
ルギーを印加しながら、注入ドーズ量を約１．５×１０
¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に
設定して、ｐ型不純物イオン、例えばＢＦ₂イオンをソ
ース側からｐ型ウェル１１に注入して、図７（ｂ）に示
すような閾値電位を制御するためのｐ型不純物拡散層
（非対称な拡散層）６を形成する。上記の条件下では、
形成されるｐ型不純物拡散層６の不純物濃度は、ソース
端で約４×１０¹⁷ｃｍ^-3になり、ドレイン端で約１×１
０¹⁶ｃｍ^-3になる。

【０１４１】次に、第２のレジスト３２を除去した後
に、半導体基板の主面上に酸化膜を約８０ｎｍの厚さに
堆積する。そして、異方性ドライエッチングにより、酸
化膜がゲート電極１５及び２５の側部のみに残るように
酸化膜を部分的に除去し、ゲート側壁（サイドウォール
スペーサ）１２を形成する。

【０１４２】次に、図７（ｃ）に示すように、ｐチャネ
ル型ＭＯＳトランジスタの形成領域であるｎ型ウェル
（ｎ型領域）２１を覆う第３のレジスト３３を、半導体
基板の主面上に堆積する。そして、ｎ型不純物イオン、
例えばＡｓイオンを、第３のレジスト３３、ｎ型ゲート
電極１５及びゲート側壁１２をマスクとして用い、４０
ＫｅＶの注入エネルギーを印加しながら約６×１０¹⁵ｃ
ｍ^-2の注入ドーズ量で、ｐ型ウェル１１に注入する。そ
れにより、第１のｎ型ソース拡散層２及び第１のｎ型ド
レイン拡散層３を形成する。上記の条件下では、形成さ
れる第１のｎ型ソース／ドレイン拡散層２及び３の不純
物濃度は、約３×１０²⁰ｃｍ^-3になる。

【０１４３】先に形成されていたｐ型不純物拡散層６の
うちでｎ型ゲート電極１５及びゲート側壁１２の下部に
相当する箇所は、第１のｎ型ソース／ドレイン拡散層２
及び３の形成のためのイオン注入工程後にも、残存す
る。また、同様に、先に形成されていた第２のｎ型ソー
ス／ドレイン拡散層７及び８のうちでゲート側壁１２の
下部に相当する箇所も、このイオン注入工程後に残存し
て、ｎ型ソース／ドレイン拡散層の延長部として機能す
ることになる。ｐ型不純物拡散層６のうちで第２のドレ
イン拡散層８（ドレイン拡散層の延長部の下）に位置す
る部分は、パンチスルーストップ層として機能すること
になる。但し、パンチスルーストップ層の形成は、省略
してもよい。また、ゲート側壁１２の形成を省略して、
各拡散層の所定の形状を他の方法によって形成してもよ
い。

【０１４４】次に、第３のレジスト３３を除去した後
に、図７（ｄ）に示すように、ｎチャネル型ＭＯＳトラ
ンジスタの形成領域であるｐ型ウェル（ｐ型領域）１１
を覆う第４のレジスト３４を、半導体基板の主面上に堆
積する。そして、ｐ型不純物イオン、例えばＢＦ₂イオ
ンを、第４のレジスト３４、ｐ型ゲート電極２５及びゲ
ート側壁１２をマスクとして用い、３０ＫｅＶの注入エ
ネルギーを印加しながら約２×１０¹⁵ｃｍ^-2の注入ドー
ズ量で、ｎ型ウェル２１に注入する。それによ．り、第
１のｐ型ソース拡散層２２及び第１のｐ型ドレイン拡散
層２３を形成する。上記の条件下では、形成される第１
のｐ型ソース／ドレイン拡散層２２及び２３の不純物濃
度は、約３×１０²⁰ｃｍ^-3になる。

【０１４５】先に形成されていたｎ型不純物拡散層２６
のうちでｐ型ゲート電極２５及びゲート側壁１２の下部
に相当する箇所は、第１のｐ型ソース／ドレイン拡散層
２２及び２３の形成のためのイオン注入工程後にも、残
存する。また、同様に、先に形成されていた第２のｐ型
ソース／ドレイン拡散層２７及び２８のうちでゲート側
壁１２の下部に相当する箇所も、このイオン注入工程後
に残存して、ｐ型ソース／ドレイン拡散層の延長部とし
て機能することになる。ｎ型不純物拡散層２６のうちで
第２のドレイン拡散層２８（ドレイン拡散層の延長部の
下）に位置する部分は、パンチスルーストップ層として
機能することになる。但し、パンチスルーストップ層の
形成は、省略してもよい。また、ゲート側壁１２の形成
を省略して、各拡散層の所定の形状を他の方法によって
形成してもよい。

【０１４６】本実施形態の半導体装置の製造方法では、
図７（ａ）に示すステップにおいて、ｐ型ゲート電極２
５をマスクとして用いて注入角度を７度以上に設定して
ｎ型のイオン種をソース側から注入することによって、
閾値電位を制御するｎ型不純物拡散層（非対称な拡散
層）２６を形成する。その結果、チャネル内で不均一な
不純物プロファイルを有しており、ソース側の不純物濃
度がドレイン側の不純物濃度よりも高い非対称な拡散層
２６を、余分なマスク工程を行うことなく容易に形成す
ることができる。さらに、チャネル中央部での不純物濃
度をソース近傍における不純物濃度よりも低く形成する
ことで、均一な不純物濃度を有する拡散層を備えた従来
の半導体装置に比べて、ゲート／基板間の寄生容量値が
小さくなって、高い駆動能力を有する半導体装置を容易
に形成することが可能になる。

【０１４７】さらに、上記のイオン注入工程で、７度以
上の角度でｎ型イオン種を注入することによって、非対
称な拡散層２６の厚さ（接合深さ）を、第１のｐ型ソー
ス拡散層２２の厚さ（接合深さ）よりも小さく設定する
ことができる。具体的には、非対称な拡散層２６は、ソ
ース拡散層２２の全体を覆うようには形成されない。そ
の結果、第１のｐ型ソース拡散層２２の直下部のｎ型ウ
ェル２１の領域の不純物濃度が、非対称なｎ型拡散層２
６のソース側の不純物濃度よりも低くなる。

【０１４８】図７（ｂ）に示すステップにて形成される
非対称なｐ型不純物拡散層６に関しても、非対称な拡散
層２６に関して上記で説明したものと同様な効果が得ら
れる。

【０１４９】また、本実施形態の製造方法によれば、非
対称なｎ型拡散層２６の形成に先立って、第１のレジス
ト３１及びｐ型ゲート電極２５をマスクとして用い、１
０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ
量を約２×１０¹⁴ｃｍ^-2に設定し、ｐ型の不純物イオ
ン、例えばＢＦ₂イオンをｎ型ウェル２１に注入するイ
オン注入工程を行うことによって、延長部に相当する第
２のｐ型ソース／ドレイン拡散層２７及び２８が形成さ
れる。さらに、非対称なｐ型拡散層６の形成に先立っ
て、第２のレジスト３２及びｎ型ゲート電極１５をマス
クとして用い、１０ＫｅＶの注入エネルギーを印加しな
がら、注入ドーズ量を約２×１０¹⁴ｃｍ^-2に設定し、ｎ
型の不純物イオン、例えばＡｓイオンをｐ型ウェル１１
に注入するイオン注入工程を行うことによって、延長部
に相当する第２のｎ型ソース／ドレイン拡散層７及び８
が形成される。

【０１５０】このようにして形成された第２のｎ型ソー
ス／ドレイン拡散層７及び８は、その不純物濃度が１×
１０¹⁹ｃｍ^-3以上であり、且つこれらの拡散層７及び８
の厚さ（接合深さＤ２）が、第１のｎ型ソース拡散層２
及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ
１）よりも小さくなる。同様に、第２のｐ型ソース／ド
レイン拡散層２７及び２８は、その不純物濃度が１×１
０¹⁹ｃｍ^-3以上であり、且つこれらの拡散層２７及び２
８の厚さ（接合深さＤ２）が、第１のｐ型ソース拡散層
２２及び第１のｐ型ドレイン拡散層２３の厚さ（接合深
さＤ１）よりも小さくなる。このため、ｎ型或いはｐ型
ソース／ドレイン拡散層からチャネル長方向へのポテン
シャル曲線の広がり（空乏層の拡がり）が効果的に抑制
され、クォータミクロン以下のオーダのサイズを有する
領域で問題となる初期特性の閾値ポテンシャルの劣化が
抑制される。

【０１５１】さらに、第２のｎ型ソース／ドレイン拡散
層７及び８ならびに第２のｐ型ソース／ドレイン拡散層
２７及び２８の不純物濃度が１×１０¹⁹ｃｍ^-3以上に形
成されているので、浅い接合深さを有する拡散層で懸念
される寄生抵抗の低下を招くことなく、十分に低い抵抗
を有するソース／ドレイン拡散層を形成することができ
る。

【０１５２】本実施形態の半導体装置の製造方法による
と、従来のＬＤＣ構造を製造する方法で必要である付加
的なマスク工程を行う必要はない。現時点で利用可能な
半導体装置の製造方法において付加的なマスク工程が要
求されれば、ＶＬＳＩの製造期間を長期化し、その製造
コストを増大させる。しかしながら本発明の製造方法に
よると、短期間により低いコストで、半導体装置を容易
に製造することができる。

【０１５３】以上の説明で、図７（ｂ）に示すステップ
を、図７（ａ）に示すステップに先立って実施してもよ
い。同様に、図７（ｄ）に示すステップを、図７（ｃ）
に示すステップに先立って実施してもよい。

【０１５４】さらに、本実施形態では、ｎ型ゲート電極
１５をマスクとして用いてｎ型不純物イオンを注入する
ことによって第２のｎ型ソース／ドレイン拡散層７及び
８を形成した後に、ｐ型不純物イオンを注入することに
よってｐ型不純物拡散層６を形成する。しかしながら、
本発明はこれに限定されるものではない。或いは、ｎ型
ゲート電極１５をマスクとして用いてｐ型不純物イオン
を注入することによってｐ型不純物拡散層６を形成した
後に、ｎ型不純物イオンを注入することによって第２の
ｎ型ソース／ドレイン拡散層７及び８を形成してもよ
い。この点は、第２のｐ型ソース／ドレイン拡散層２７
及び２８の形成ステップとｎ型不純物拡散層２６の形成
ステップとの実施順序に関しても、同様である。

【０１５５】以上に説明した本実施形態の相補型半導体
装置の製造方法において、チャネルのソース側からドレ
イン側に向かって延びるｐ型或いはｎ型の不純物拡散層
（非対称な拡散層）６或いは２６は、チャネルの途中ま
でで終わるように形成してもよい。或いは、チャネルの
ドレイン側の端部（例えば、第２のｎ型或いはｐ型ドレ
イン拡散層８或いは２８の端部）にまで達するように非
対称な拡散層６或いは２６を形成すれば、チャネル内部
での電界の減少を抑制する上で、より効果的である。

【０１５６】（第７の実施の形態）以上の実施形態で説
明した本発明の相補型半導体装置において、ｎチャネル
型ＭＯＳトランジスタが非対称なチャネル内不純物プロ
ファイルを有するように構成されている場合には、回路
動作中にｎチャネル型ＭＯＳトランジスタのソースと基
板との間に電位差が生じ得る様な構成を有する回路（例
えば、２つ以上のｎチャネル型トランジスタが直列に接
続されている回路）に使用されると、特に顕著な効果を
発揮する。

【０１５７】図９は、上記のような回路の具体例として
の２入力ＮＡＮＤ回路の構成を模式的に示す図である。
この２入力ＮＡＮＤ回路は、２つの入力Ａ及びＢに対し
て、１つの出力Ｃを発生する。

【０１５８】２入力ＮＡＮＤ回路においては、２つのｎ
チャネル型ＭＯＳトランジスタ７１０及び７２０が直列
に接続されている。回路に含まれるｐチャネル型トラン
ジスタ７３０或いは７４０がＯＮすると、電源電圧Ｖｄ
ｄは、直列接続された２つのｎチャネル型ＭＯＳトラン
ジスタ７１０及び７２０に印加される。従って、一方の
ｎチャネル型ＭＯＳトランジスタ７１０或いは７２０に
実際に印加される電圧は、電源電圧の半分の値であるＶ
ｄｄ／２になる。このような印加電圧の低下によるｎチ
ャネルＭＯＳトランジスタの駆動力の低下を補うために
は、駆動能力の高いｎチャネルＭＯＳトランジスタを使
用する必要がある。そのために、非対称なチャネル内不
純物プロファイルを有する構成が有効である。

【０１５９】ところで、図９の２入力ＮＡＮＤ回路の構
成で、ｎチャネル型ＭＯＳトランジスタ７１０のソース
は直接にＧＮＤレベルに接続されていない。このため、
早いクロック周波数でＯＮ／ＯＦＦ動作（電源電圧Ｖｄ
ｄレベルとＧＮＤレベルとの間の切り替え）を繰り返す
と、次第にｎチャネル型ＭＯＳトランジスタ７１０のソ
ースの電位が零ではなくなり、フローティング状態にな
る。このようにしてｎチャネル型ＭＯＳトランジスタの
ソースと基板との間に電位差が生じると、ソース／基板
間のｐｎ接合部分の接合容量Ｃｊが、過渡現象を通じて
回路動作に影響を及ぼすようになる。特に、接合容量Ｃ
ｊが大きいと、回路動作に遅延が生じ得て、回路速度の
低下を招く。

【０１６０】ソース／基板間のｐｎ接合部分の接合容量
Ｃｊは、面積が大きいソース領域の底面部分に生じる容
量に、主に支配される。従来技術によって得られる非対
称なｎチャネル型ＭＯＳトランジスタでは、ソース領域
の全体を囲むように非対称な拡散層（図１の高濃度不純
物拡散層６‘）が設けられるので、ソース／基板間のｐ
ｎ接合部分の接合容量Ｃｊが比較的大きく、従って、上
記のような回路動作への接合容量の悪影響が顕著に発生
し得る。それに対して本発明の構成では、非対称な拡散
層（例えば、図４及び図５の拡散層６）は、ソース領域
の全体を覆わないように、ソース領域の端部のみに設け
られる。この結果、形成される接合容量Ｃｊが小さいの
で、回路速度の低下を招くことなく、印加電圧の低下に
よる駆動能力の低下という問題を十分に克服することが
できる。

【０１６１】（第８の実施の形態）本発明の相補型半導
体装置において、ｐチャネル型ＭＯＳトランジスタが非
対称なチャネル内不純物プロファイルを有するように構
成されている場合には、回路動作中にｐチャネル型ＭＯ
Ｓトランジスタのソースと基板との間に電位差が生じ得
る様な構成を有する回路（例えば、２つ以上のｐチャネ
ル型トランジスタが直列に接続されている回路）に使用
されると、特に顕著な効果を発揮する。

【０１６２】図１０は、上記のような回路の具体例とし
ての２入力ＮＯＲ回路の構成を模式的に示す図である。
この２入力ＮＯＲ回路は、２つの入力Ａ及びＢに対し
て、１つの出力Ｃを発生する。

【０１６３】２入力ＮＯＲ回路においては、２つのｐチ
ャネル型ＭＯＳトランジスタ８３０及び８４０が直列に
接続されている。回路に含まれるｎチャネル型トランジ
スタ８１０或いは８２０がＯＮすると、電源電圧Ｖｄｄ
は、直列接続された２つのｐチャネル型ＭＯＳトランジ
スタ８３０及び８４０に印加される。従って、一方のｐ
チャネル型ＭＯＳトランジスタ８３０或いは８４０に実
際に印加される電圧は、電源電圧の半分の値であるＶｄ
ｄ／２になる。このような印加電圧の低下によるｐチャ
ネルＭＯＳトランジスタの駆動力の低下を補うために
は、駆動能力の高いｐチャネルＭＯＳトランジスタを使
用する必要がある。そのために、非対称なチャネル内不
純物プロファイルを有する構成が有効である。

【０１６４】ところで、図１０の２入力ＮＯＲ回路の構
成で、早いクロック周波数でＯＮ／ＯＦＦ動作（電源電
圧ＶｄｄレベルとＧＮＤレベルとの間の切り替え）を繰
り返すと、ｐチャネル型ＭＯＳトランジスタ８４０のソ
ースの電位が次第に零ではなくなり、フローティング状
態になる。このようにしてｐチャネル型ＭＯＳトランジ
スタのソースと基板との間に電位差が生じると、ソース
／基板間のｐｎ接合部分の接合容量Ｃｊが、過渡現象を
通じて回路動作に影響を及ぼすようになる。特に、接合
容量Ｃｊが大きいと、回路動作に遅延が生じ得て、回路
速度の低下を招く。

【０１６５】ソース／基板間のｐｎ接合部分の接合容量
Ｃｊは、面積が大きいソース領域の底面部分に生じる容
量に、主に支配される。従来技術によって得られる非対
称なｐチャネル型ＭＯＳトランジスタでは、ソース／基
板間のｐｎ接合部分の接合容量Ｃｊが比較的大きく、従
って、上記のような回路動作への接合容量の悪影響が顕
著に発生し得る。それに対して本発明の構成では、非対
称な拡散層（例えば、図５の拡散層２６）は、ソース領
域の全体を覆わないように、ソース領域の端部のみに設
けられる。この結果、形成される接合容量Ｃｊが小さい
ので、回路速度の低下を招くことなく、印加電圧の低下
による駆動能力の低下という問題を十分に克服すること
ができる。

【０１６６】なお、以上の第７及び第８の実施形態で
は、ｎチャネル型或いはｐチャネル型ＭＯＳトランジス
タのいずれか一方のソースと半導体基板との間に電位差
が生じるような回路構成を例にとって説明しているが、
本発明の適用範囲はそれに限られるわけではない。ｎチ
ャネル型及びｐチャネル型ＭＯＳトランジスタの両方に
おいてソースと半導体基板との間に電位差が生じるよう
な回路に関しては、ｎチャネル型及びｐチャネル型ＭＯ
Ｓトランジスタの両方を、本発明に従って構成された非
対称な構成にすることによって、これまでに説明してき
た効果を得ることができる。

【０１６７】

【発明の効果】以上のように、本発明によれば、半導体
装置のチャネル領域内に、チャネル長方向に沿って非対
称な不純物プロファイルを有する非対称な拡散層が形成
されている。この非対称な拡散層の不純物濃度プロファ
イルは、ソース側の不純物濃度がドレイン側の不純物濃
度よりも高くなるように設定されている。さらに、ソー
ス拡散層の直下における半導体基板（或いはウェル）の
不純物濃度が、非対称な拡散層のソース側の不純物濃度
よりも低く維持されている。このため、本発明の半導体
装置では、ソースと基板との間のｐｎ接合の容量が、Ｌ
ＤＣ構造を持つ従来の半導体装置よりも小さい。

【０１６８】一般に、半導体装置の速度は負荷容量と電
流の逆数とを一緒に掛け合わせて得られる積に比例す
る。従って、本発明の半導体装置がソースと基板との間
の領域に電圧が印加されるＮＡＮＤ型ＣＭＯＳ回路に適
用される場合でも、装置の速度（回路全体としての速
度）は低下されない。また、半導体装置の消費電力は負
荷容量と印加電圧の２乗とを一緒に掛け合わせて得られ
る積に比例する。従って、本発明によれば、低消費電力
で動作する半導体装置を得ることができる。

【０１６９】さらに本発明によれば、非対称な拡散層の
不純物プロファイルがチャネル長方向に不均一になって
いて、チャネル領域のソース側の不純物濃度は、ドレイ
ン側の不純物濃度よりも高く形成されている。その結
果、不純物がチャネル領域に均一に分布している場合に
比べて、チャネル領域内でチャネル長方向に生成される
電界成分は、ソース側では増加するがドレイン側では減
少する。ＭＯＳ型半導体装置の飽和電流はソース側の電
界に支配されるので、本発明によれば、飽和電流を増加
させて、高速の半導体装置を実現することができる。ま
た、ホットキャリアの発生レートはドレイン側の電界に
支配されるので、本発明によれば、ホットキャリアの発
生レートを低減し、高信頼性の半導体装置を実現するこ
とができる。

【０１７０】また、非対称な拡散層の不純物濃度がソー
ス側からドレイン側に向かって徐々に減少していること
から、チャネル領域内でチャネル長方向に生成される電
界成分の大きさが、ソース近傍に比べてチャネル中央で
減少することがない。この結果、ソース近傍の電界によ
って加速されたキャリアは、その速度を減少させること
なくチャネル内部を走行することができる。

【０１７１】加えて、本発明によれば、ソース／ドレイ
ン拡散層の延長部が、その不純物濃度が１×１０¹⁹ｃｍ
^-3以上であり、且つこれらの延長部の厚さ（接合深さ）
が、ソース／ドレイン拡散層の本体部の厚さ（接合深
さ）よりも小さくなるように、形成されている。このた
め、ソース／ドレイン拡散層からチャネル長方向へのポ
テンシャル曲線の広がり（空乏層の拡がり）が効果的に
抑制され、クォータミクロン以下のオーダのサイズを有
する領域で問題となる初期特性の閾値ポテンシャルの劣
化が抑制される。

【０１７２】ソース拡散層の延長部の不純物濃度をドレ
イン拡散層の延長部の不純物濃度よりも高く形成すれ
ば、高い駆動能力が実現されて、寄生抵抗による駆動能
力の低下を招くことなく短チャネル効果に対する高い耐
性を有する半導体装置が実現され得る。

【０１７３】さらに、本発明の相補型半導体装置では、
非対称ＭＯＳトランジスタのソース／基板間のｐｎ接合
部分に形成される接合容量が小さい。そのため、非対称
ＭＯＳトランジスタのソース／基板間に電位差が生じる
ような回路においても、回路速度の低下を招くことな
く、印加電圧の低下による駆動能力の低下という問題を
十分に克服することができる。

【０１７４】このように、本発明によれば、高速で且つ
高信頼性の半導体装置が実現される。

【図面の簡単な説明】

【図１】ＬＤＣ構造を有するＭＯＳ型半導体装置の構造
の一例を示す断面図である。

【図２】（ａ）及び（ｂ）はそれぞれ、本発明の第１の
実施形態による半導体装置の構造を示す断面図である。

【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に
従って半導体装置を製造するための各プロセスステップ
を示す断面図である。

【図４】本発明の第３の実施形態による相補型半導体装
置の構造を示す断面図である。

【図５】本発明の第４の実施形態による相補型半導体装
置の構造を示す断面図である。

【図６】（ａ）〜（ｄ）は、本発明の第５の実施形態に
従って相補型半導体装置を製造するための各プロセスス
テップを示す断面図である。

【図７】（ａ）〜（ｄ）は、本発明の第６の実施形態に
従って相補型半導体装置を製造するための各プロセスス
テップを示す断面図である。

【図８】本発明の効果を説明するための図であって、
（ａ）は、本発明によって得られる半導体装置の構成を
模式的に示す図であり、（ｂ）は、ソース／ドレイン間
に電圧を印加した場合のソース／ドレイン間の電位分布
を模式的に示す図であり、（ｃ）は、ソース／ドレイン
間に電界分布を模式的に示す図であり、（ｄ）は、チャ
ネル内を走行する電子の速度を模式的に示す図であり、
（ｅ）は、電界強度と電子速度との関係を模式的に示す
図である。

【図９】２入力ＮＡＮＤ回路の構成を模式的に示す図で
ある。

【図１０】２入力ＮＯＲ回路の構成を模式的に示す図で
ある。

【符号の説明】 １ ｐ型半導体基板 ２ 第１のｎ型ソース拡散層 ３ 第１のｎ型ドレイン拡散層 ４ ゲート酸化膜 ５ ゲート電極 ６ ｐ型不純物拡散層（非対称な拡散層） ７ 第２のｎ型ソース拡散層 ８ 第２のｎ型ドレイン拡散層 １１ ｐ型ウェル（ｐ型領域） １２ ゲート側壁（サイドウォールスペーサ） １５ ｎ型ゲート電極 ２０ 分離領域 ２１ ｎ型ウェル（ｎ型領域） ２２ 第１のｐ型ソース拡散層 ２３ 第１のｐ型ドレイン拡散層 ２５ ｎ型ゲート電極 ２６ ｐ型不純物拡散層（非対称な拡散層） ２７ 第２のｐ型ソース拡散層 ２８ 第２のｐ型ドレイン拡散層

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/78

Claims (25)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の不純物がドープされた第１
   の領域と第２導電型の不純物がドープされた第２の領域
   とを含み、且つ、主面を有する半導体基板と、 該第２の領域に設けられた第１のＭＯＳトランジスタ
   と、 該第１の領域に設けられた第２のＭＯＳトランジスタ
   と、を備えた相補型半導体装置であって、該第１及び第
   ２のＭＯＳトランジスタのそれぞれは、 第１のソース領域と、 該第１のソース領域から一定距離だけ離れて位置する第
   １のドレイン領域と、 該第１のソース領域及び該半導体基板の該主面に接し、
   該第１のソース領域よりも浅い接合深さを有する第２の
   ソース領域と、 該第２のソース領域から一定距離だけ離れて位置し、該
   第１のドレイン領域及び該半導体基板の該主面に接し、
   該第１のドレイン領域よりも浅い接合深さを有する第２
   のドレイン領域と、 該第２のソース領域及び該第２のドレイン領域の間に位
   置するチャネル領域と、 該チャネル領域を覆うように該半導体基板の該主面の上
   に形成されたゲート絶縁膜と、 該ゲート絶縁膜の上に形成されたゲート電極と、を備え
   ており、該第１及び第２のＭＯＳトランジスタの少なく
   とも一方は、 該チャネル領域の中に、チャネル長方向に不均一な不純
   物濃度分布を有し且つソース側の不純物濃度がドレイン
   側の不純物濃度よりも高くなるように形成された、該第
   １及び第２の領域のうちの対応する領域の導電型と同じ
   導電型を有する非対称な不純物拡散領域をさらに備えて
   いて、該第１のソース領域の下に位置する該半導体基板
   の部分の不純物濃度が該非対称な不純物拡散領域のソー
   ス側の部分の不純物濃度よりも低い、非対称ＭＯＳトラ
   ンジスタである、相補型半導体装置。
2. 【請求項２】 前記第１導電型がｎ型であり、前記第２
   導電型がｐ型であり、前記第１のＭＯＳトランジスタが
   前記非対称ＭＯＳトランジスタである、請求項１に記載
   の相補型半導体装置。
3. 【請求項３】 前記第１導電型がｎ型であり、前記第２
   導電型がｐ型であり、前記第２のＭＯＳトランジスタが
   前記非対称ＭＯＳトランジスタである、請求項１に記載
   の相補型半導体装置。
4. 【請求項４】 前記第１導電型がｎ型であり、前記第２
   導電型がｐ型であり、前記第１及び第２のＭＯＳトラン
   ジスタのそれぞれが前記非対称ＭＯＳトランジスタであ
   る、請求項１に記載の相補型半導体装置。
5. 【請求項５】 前記非対称なＭＯＳトランジスタが、パ
   ンチスルーストップ層をさらに備えている、請求項１に
   記載の相補型半導体装置。
6. 【請求項６】 前記半導体基板と前記非対称ＭＯＳトラ
   ンジスタのソースとの間に動作中に電位差が生じるよう
   な回路に組み込まれている、請求項１に記載の相補型半
   導体装置。
7. 【請求項７】 前記回路は、前記非対称ＭＯＳトランジ
   スタと同じ導電型の複数のＭＯＳトランジスタが直列に
   接続された構成を含む、請求項６に記載の相補型半導体
   装置。
8. 【請求項８】 前記第１導電型がｎ型であり、前記第２
   導電型がｐ型であり、前記第１のＭＯＳトランジスタが
   前記非対称な不純物拡散領域を備えたｎチャネル型非対
   称ＭＯＳトランジスタであり、 前記回路は、前記半導体基板と該ｎチャネル型非対称Ｍ
   ＯＳトランジスタのソースとの間に電位差が生じるよう
   な回路である、請求項６に記載の相補型半導体装置。
9. 【請求項９】 前記第１導電型がｎ型であり、前記第２
   導電型がｐ型であり、前記第２のＭＯＳトランジスタが
   前記非対称な不純物拡散領域を備えたｐチャネル型非対
   称ＭＯＳトランジスタであり、 前記回路は、前記半導体基板と該ｐチャネル型非対称Ｍ
   ＯＳトランジスタのソースとの間に電位差が生じるよう
   な回路である、請求項６に記載の相補型半導体装置。
10. 【請求項１０】 前記第１導電型がｎ型であり、前記第
    ２導電型がｐ型であり、前記第１のＭＯＳトランジスタ
    が前記非対称な不純物拡散領域を備えたｎチャネル型非
    対称ＭＯＳトランジスタであり、前記第２のＭＯＳトラ
    ンジスタが該非対称な不純物拡散領域を備えたｐチャネ
    ル型非対称ＭＯＳトランジスタであり、 前記回路は、前記半導体基板と該ｎチャネル型非対称Ｍ
    ＯＳトランジスタのソースとの間及び該半導体基板と該
    ｐチャネル型非対称ＭＯＳトランジスタのソースとの間
    のそれぞれに電位差が生じるような回路である、請求項
    ６に記載の相補型半導体装置。
11. 【請求項１１】 前記非対称なＭＯＳトランジスタが、
    パンチスルーストップ層をさらに備えている、請求項６
    に記載の相補型半導体装置。
12. 【請求項１２】 第１導電型の不純物がドープされた第
    １の領域と第２導電型の不純物がドープされた第２の領
    域とを含み、且つ、主面を有する半導体基板と、該第２
    の領域に設けられた第１のＭＯＳトランジスタと、該第
    １の領域に設けられた第２のＭＯＳトランジスタと、を
    備えた相補型半導体装置の製造方法であって、該方法
    は、 該第１及び第２の領域を覆うように、第１の絶縁膜及び
    導電性膜をこの順に該半導体基板の該主面上に形成する
    工程と、 該第１の絶縁膜及び該導電性膜をパターニングして、該
    第１及び第２のＭＯＳトランジスタのゲート絶縁膜及び
    ゲート電極を形成する工程と、 該第２の領域を覆う第１のレジストを該半導体基板の該
    主面上に形成する工程と、 該第１のレジスト及び該第２のＭＯＳトランジスタのゲ
    ート電極をマスクとして用いて、該第１の領域に第２導
    電型の不純物イオンを注入し、それによって、該第２の
    ＭＯＳトランジスタの第２導電型のソース領域及びドレ
    イン領域を形成する工程と、 該第１のレジストを除去する工程と、 該第１の領域を覆う第２のレジストを該半導体基板の該
    主面上に形成する工程と、 該第２のレジスト及び該第１のＭＯＳトランジスタのゲ
    ート電極をマスクとして用いて、該第２の領域に第１導
    電型の不純物イオンを注入し、それによって、該第１の
    ＭＯＳトランジスタの第１導電型のソース領域及びドレ
    イン領域を形成する工程と、 該第２のレジスト及び該第１のＭＯＳトランジスタのゲ
    ート電極をマスクとして用いて、該第２の領域に第２導
    電型の不純物イオンをソース側から斜めに注入し、それ
    によって、該第１のＭＯＳトランジスタの第１導電型の
    該ソース領域及びドレイン領域の間に、非対称な不純物
    濃度プロファイルを有する非対称な不純物拡散領域を形
    成する工程と、を包含する、相補型半導体装置の製造方
    法。
13. 【請求項１３】 前記第１のＭＯＳトランジスタのソー
    ス領域及び前記半導体基板の前記主面に接し、該ソース
    領域よりも浅い接合深さを有するソース領域の延長部
    と、該第１のＭＯＳトランジスタのドレイン領域及び該
    半導体基板の該主面に接し、該ドレイン領域よりも浅い
    接合深さを有するドレイン領域の延長部と、を形成する
    工程をさらに包含する、請求項１２に記載の相補型半導
    体装置の製造方法。
14. 【請求項１４】 前記第１のＭＯＳトランジスタにおい
    て、前記非対称な不純物拡散領域が前記ドレイン領域の
    延長部の端部に達するように形成される、請求項１３に
    記載の相補型半導体装置の製造方法。
15. 【請求項１５】 前記第１導電型がｎ型であり、前記第
    ２導電型がｐ型であり、前記第１のＭＯＳトランジスタ
    が前記非対称な不純物拡散領域を有するｎチャネル型Ｍ
    ＯＳトランジスタである、請求項１２に記載の相補型半
    導体装置の製造方法。
16. 【請求項１６】 前記第１導電型がｐ型であり、前記第
    ２導電型がｎ型であり、前記第１のＭＯＳトランジスタ
    が前記非対称な不純物拡散領域を有するｐチャネル型Ｍ
    ＯＳトランジスタである、請求項１２に記載の相補型半
    導体装置の製造方法。
17. 【請求項１７】 前記半導体基板と前記非対称な不純物
    拡散領域を有する前記第１のＭＯＳトランジスタのソー
    スとの間に動作中に電位差が生じるような回路を構成す
    る工程をさらに包含する、請求項１２に記載の相補型半
    導体装置の製造方法。
18. 【請求項１８】 前記回路は、前記第１のＭＯＳトラン
    ジスタと同じ導電型の複数のＭＯＳトランジスタが直列
    に接続された構成を含む、請求項１７に記載の相補型半
    導体装置の製造方法。
19. 【請求項１９】 前記第２のＭＯＳトランジスタの第２
    導電型の前記ソース領域及びドレイン領域を形成する工
    程と前記第１のレジストを除去する工程との間に、 該第１のレジスト及び該第２のＭＯＳトランジスタの前
    記ゲート電極をマスクとして用いて、前記第１の領域に
    第１導電型の不純物イオンをソース側から斜めに注入
    し、それによって、該第２のＭＯＳトランジスタの第２
    導電型の該ソース領域及びドレイン領域の間に、非対称
    な不純物濃度プロファイルを有する非対称な不純物拡散
    領域を形成する工程をさらに包含する、請求項１２に記
    載の相補型半導体装置の製造方法。
20. 【請求項２０】 前記第２のＭＯＳトランジスタのソー
    ス領域及び前記半導体基板の前記主面に接し、該ソース
    領域よりも浅い接合深さを有するソース領域の延長部
    と、該第２のＭＯＳトランジスタのドレイン領域及び該
    半導体基板の該主面に接し、該ドレイン領域よりも浅い
    接合深さを有するドレイン領域の延長部と、を形成する
    工程をさらに包含する、請求項１９に記載の相補型半導
    体装置の製造方法。
21. 【請求項２１】 前記第２のＭＯＳトランジスタにおい
    て、前記非対称な不純物拡散領域が前記ドレイン領域の
    延長部の端部に達するように形成される、請求項２０に
    記載の相補型半導体装置の製造方法。
22. 【請求項２２】 前記第１導電型がｎ型であり、前記第
    ２導電型がｐ型であり、前記第１のＭＯＳトランジスタ
    が前記非対称な不純物拡散領域を有するｎチャネル型Ｍ
    ＯＳトランジスタである、請求項１９に記載の相補型半
    導体装置の製造方法。
23. 【請求項２３】 前記第１導電型がｐ型であり、前記第
    ２導電型がｎ型であり、前記第１のＭＯＳトランジスタ
    が前記非対称な不純物拡散領域を有するｐチャネル型Ｍ
    ＯＳトランジスタである、請求項１９に記載の相補型半
    導体装置の製造方法。
24. 【請求項２４】 前記半導体基板と前記非対称な不純物
    拡散領域を有する前記第１のＭＯＳトランジスタのソー
    スとの間、及び、該半導体基板と該非対称な不純物拡散
    領域を有する前記第２のＭＯＳトランジスタのソースと
    の間、のそれぞれに、動作中に電位差が生じるような回
    路を構成する工程をさらに包含する、請求項１９に記載
    の相補型半導体装置の製造方法。
25. 【請求項２５】 前記回路は、前記第１のＭＯＳトラン
    ジスタと同じ導電型の複数のＭＯＳトランジスタが直列
    に接続された構成、及び前記第２のＭＯＳトランジスタ
    と同じ導電型の複数のＭＯＳトランジスタが直列に接続
    された構成をそれぞれ含む、請求項２４に記載の相補型
    半導体装置の製造方法。