JP3075225B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＤＤ構造のＭ
ＯＳトランジスタからなる半導体装置の製造方法に関す
る。
ＯＳトランジスタからなる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＬＳＩの高集積化および高速化が要求さ
れる中で、より高速で動作するＭＯＳトランジスタのさ
らなる微細化が必要とされてきている。しかし、ＭＯＳ
トランジスタを微細化するにつれて、ソース・ドレイン
耐圧の低下や、ホットエレクトロンによるゲートしきい
値電圧やコンダクタンスの変動、そして、パンチスルー
現象などの短チャネル効果による問題が生じてくる。例
えば、微細なＮＭＯＳトランジスタの諸特性の変動をも
たらす主原因は、ドレイン近くの高電界中のホットエレ
クトロンである。従って、ＮＭＯＳトランジスタの高信
頼性を得るためには、ドレイン近傍の電界を緩和させな
くてはならない。ドレイン近くの高電界は、ピンチオフ
点からドレインまでの空乏層中に存在するが、最大電界
はｐ形のシリコン基板とｎ+ 形のドレインの冶金学的接
合面のところにある。
れる中で、より高速で動作するＭＯＳトランジスタのさ
らなる微細化が必要とされてきている。しかし、ＭＯＳ
トランジスタを微細化するにつれて、ソース・ドレイン
耐圧の低下や、ホットエレクトロンによるゲートしきい
値電圧やコンダクタンスの変動、そして、パンチスルー
現象などの短チャネル効果による問題が生じてくる。例
えば、微細なＮＭＯＳトランジスタの諸特性の変動をも
たらす主原因は、ドレイン近くの高電界中のホットエレ
クトロンである。従って、ＮＭＯＳトランジスタの高信
頼性を得るためには、ドレイン近傍の電界を緩和させな
くてはならない。ドレイン近くの高電界は、ピンチオフ
点からドレインまでの空乏層中に存在するが、最大電界
はｐ形のシリコン基板とｎ+ 形のドレインの冶金学的接
合面のところにある。
【０００３】そして、最大電界の値は、その接合におけ
る不純物分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ＬＤＤ（Lightly Doped
Drain）構造によりドレイン領域の不純物分布をなだら
かにすればよい。しかしながら、ＬＤＤ構造とすること
で、実効的なゲート長がより小さくなってしまうので、
例えばよりパンチスルー現象が起きやすくなってしま
う。このため、そのパンチスルー現象を抑制するため
に、基板より高い濃度の不純物領域からなるポケット領
域を持つ構造が提案されている。例えば、図５に示すＮ
ＭＯＳトランジスタでは、ｐ形のシリコン基板５０１上
に、フィールド酸化膜５０２、ゲート絶縁膜５０３、お
よび、ポリシリコンからなるゲート電極５０４が形成さ
れている。また、ゲート電極５０４側壁にはサイドウォ
ール５０５が形成されている。
る不純物分布の変化が急峻なほど大きくなる。したがっ
て、電界を緩和するためには、ＬＤＤ（Lightly Doped
Drain）構造によりドレイン領域の不純物分布をなだら
かにすればよい。しかしながら、ＬＤＤ構造とすること
で、実効的なゲート長がより小さくなってしまうので、
例えばよりパンチスルー現象が起きやすくなってしま
う。このため、そのパンチスルー現象を抑制するため
に、基板より高い濃度の不純物領域からなるポケット領
域を持つ構造が提案されている。例えば、図５に示すＮ
ＭＯＳトランジスタでは、ｐ形のシリコン基板５０１上
に、フィールド酸化膜５０２、ゲート絶縁膜５０３、お
よび、ポリシリコンからなるゲート電極５０４が形成さ
れている。また、ゲート電極５０４側壁にはサイドウォ
ール５０５が形成されている。
【０００４】そして、ゲート電極５０４両脇のシリコン
基板５０１に、ｎ形不純物が導入されたソース・ドレイ
ンを構成する高濃度領域５０６が形成され、そのゲート
方向端部に接続するように、ｎ形不純物が低濃度に導入
された低濃度領域５０７が形成され、ＬＤＤ構造となっ
ている。また、ｐ形不純物が導入された不純物領域から
なるポケット領域５０８が、ソース・ドレインのゲート
方向端部に形成されている。このように、ポケット領域
５０８を備えるようにすることで、ソースおよびドレイ
ンから延びる空乏層の広がりを抑制でき、パンチスルー
現象を抑制することができる。
基板５０１に、ｎ形不純物が導入されたソース・ドレイ
ンを構成する高濃度領域５０６が形成され、そのゲート
方向端部に接続するように、ｎ形不純物が低濃度に導入
された低濃度領域５０７が形成され、ＬＤＤ構造となっ
ている。また、ｐ形不純物が導入された不純物領域から
なるポケット領域５０８が、ソース・ドレインのゲート
方向端部に形成されている。このように、ポケット領域
５０８を備えるようにすることで、ソースおよびドレイ
ンから延びる空乏層の広がりを抑制でき、パンチスルー
現象を抑制することができる。
【０００５】
【発明が解決しようとする課題】しかし、この構造で
は、ソース側にもドレイン側と同じくポケット領域が設
けられているため、チャネル抵抗が増加してトランジス
タの電流能力が低下されるという問題がある。ここで、
電流能力を下げることなく短チャネル効果を押さえられ
るようにするために、ポケット領域をドレイン側にのみ
形成する構造のＮＭＯＳトランジスタが提案されてい
る。しかしながら、このように構成すると、基板にリー
クする電流が増加してしまうという問題があった。
は、ソース側にもドレイン側と同じくポケット領域が設
けられているため、チャネル抵抗が増加してトランジス
タの電流能力が低下されるという問題がある。ここで、
電流能力を下げることなく短チャネル効果を押さえられ
るようにするために、ポケット領域をドレイン側にのみ
形成する構造のＮＭＯＳトランジスタが提案されてい
る。しかしながら、このように構成すると、基板にリー
クする電流が増加してしまうという問題があった。
【０００６】したがって、この発明は以上に示したよう
な問題点を解消するためになされたものであり、トラン
ジスタの特性を劣化させることなく、よりゲート長を短
くしてより高速動作に適応できるようにすることを目的
とする。
な問題点を解消するためになされたものであり、トラン
ジスタの特性を劣化させることなく、よりゲート長を短
くしてより高速動作に適応できるようにすることを目的
とする。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、まず、第１導電形の半導体層上にゲート電
極を形成する。次に、半導体基板のゲート電極脇のドレ
イン形成領域に、選択的に第２導電形の第１の不純物を
導入してドレイン側の低濃度領域を形成し、半導体基板
のゲート電極脇のソース形成領域に選択的に第１の不純
物より半導体基板における拡散係数の小さい第２導電形
の第２の不純物を導入してソース側の低濃度領域を形成
する。次に、ゲート電極側面に側壁を形成し、ゲート電
極および側壁をマスクとして半導体基板に第２導電形の
不純物を導入することで、ソース側の高濃度領域および
ドレイン側の高濃度領域を形成する。そして、ドレイン
側の低濃度領域およびソース側の低濃度領域は、ソース
側の高濃度領域およびドレイン側の高濃度領域より低濃
度に形成するようにした。
製造方法は、まず、第１導電形の半導体層上にゲート電
極を形成する。次に、半導体基板のゲート電極脇のドレ
イン形成領域に、選択的に第２導電形の第１の不純物を
導入してドレイン側の低濃度領域を形成し、半導体基板
のゲート電極脇のソース形成領域に選択的に第１の不純
物より半導体基板における拡散係数の小さい第２導電形
の第２の不純物を導入してソース側の低濃度領域を形成
する。次に、ゲート電極側面に側壁を形成し、ゲート電
極および側壁をマスクとして半導体基板に第２導電形の
不純物を導入することで、ソース側の高濃度領域および
ドレイン側の高濃度領域を形成する。そして、ドレイン
側の低濃度領域およびソース側の低濃度領域は、ソース
側の高濃度領域およびドレイン側の高濃度領域より低濃
度に形成するようにした。
【０００８】このように製造するので、この半導体装置
のＭＯＳトランジスタは、ソース側の低濃度領域は、ド
レイン側の低濃度領域に比較して、ゲート電極下部にあ
まり入り込んでいない状態に形成される。また、ソース
側のゲート電極下部への不純物濃度分布に比較して、ド
レイン側のゲート電極下部への不純物濃度分布がより緩
やかに形成されることになる。
のＭＯＳトランジスタは、ソース側の低濃度領域は、ド
レイン側の低濃度領域に比較して、ゲート電極下部にあ
まり入り込んでいない状態に形成される。また、ソース
側のゲート電極下部への不純物濃度分布に比較して、ド
レイン側のゲート電極下部への不純物濃度分布がより緩
やかに形成されることになる。
【０００９】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を示す説明図である。以下、この実施の形
態１における製造方法に関して説明すると、まず、図１
（ａ）に示すように、半導体基板１０１上に、ＬＯＣＯ
Ｓ法によりフィールド酸化膜１０２を形成した後、熱酸
化法により膜厚７．５ｎｍにゲート絶縁膜１０３を形成
する。次いで、ゲート電極材料を膜厚１００〜３００ｎ
ｍ程度成膜した後、公知のフォトリソグラフィなどによ
りパターン形成し、ゲート電極１０４をゲート長０．３
１μｍに形成する。
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を示す説明図である。以下、この実施の形
態１における製造方法に関して説明すると、まず、図１
（ａ）に示すように、半導体基板１０１上に、ＬＯＣＯ
Ｓ法によりフィールド酸化膜１０２を形成した後、熱酸
化法により膜厚７．５ｎｍにゲート絶縁膜１０３を形成
する。次いで、ゲート電極材料を膜厚１００〜３００ｎ
ｍ程度成膜した後、公知のフォトリソグラフィなどによ
りパターン形成し、ゲート電極１０４をゲート長０．３
１μｍに形成する。
【００１０】次に、図１（ｂ）に示すように、まず、公
知のフォトリソグラフィ技術により、ソース形成領域を
覆ってドレイン形成領域に開口を有するレジストパター
ン１０５を形成する。そして、このレジストパターン１
０５およびゲート電極１０４をマスクとしてＰをイオン
注入する。このイオン注入は、加速エネルギー１５Ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2とした。なお、このイオ
ン注入は、加速エネルギーは１０〜３０ＫｅＶの範囲と
し、ドーズ量は１〜５×１０13ｃｍ-2の範囲とすればよ
い。このイオン注入により、低濃度不純物領域１０６が
形成される。
知のフォトリソグラフィ技術により、ソース形成領域を
覆ってドレイン形成領域に開口を有するレジストパター
ン１０５を形成する。そして、このレジストパターン１
０５およびゲート電極１０４をマスクとしてＰをイオン
注入する。このイオン注入は、加速エネルギー１５Ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2とした。なお、このイオ
ン注入は、加速エネルギーは１０〜３０ＫｅＶの範囲と
し、ドーズ量は１〜５×１０13ｃｍ-2の範囲とすればよ
い。このイオン注入により、低濃度不純物領域１０６が
形成される。
【００１１】次に、レジストパターン１０５を除去した
後、図１（ｃ）に示すように、ドレイン形成領域を覆っ
てソース形成領域に開口を有するレジストパターン１０
７を形成し、このレジストパターン１０７およびゲート
電極１０４をマスクとしてＡｓをイオン注入する。この
イオン注入は、加速エネルギー３０ＫｅＶ、ドーズ量４
×１０13ｃｍ-2とした。なお、このイオン注入は、加速
エネルギーは２０〜５０ＫｅＶの範囲とし、ドーズ量は
３〜７×１０13ｃｍ-2の範囲とすればよい。このイオン
注入により、低濃度不純物領域１０８が形成される。
後、図１（ｃ）に示すように、ドレイン形成領域を覆っ
てソース形成領域に開口を有するレジストパターン１０
７を形成し、このレジストパターン１０７およびゲート
電極１０４をマスクとしてＡｓをイオン注入する。この
イオン注入は、加速エネルギー３０ＫｅＶ、ドーズ量４
×１０13ｃｍ-2とした。なお、このイオン注入は、加速
エネルギーは２０〜５０ＫｅＶの範囲とし、ドーズ量は
３〜７×１０13ｃｍ-2の範囲とすればよい。このイオン
注入により、低濃度不純物領域１０８が形成される。
【００１２】次に、レジストパターン１０７を除去した
後、図１（ｄ）に示すように、ゲート電極１０４を含む
半導体基板１０１上に、例えば窒化シリコンからなる絶
縁膜１０９を膜厚１２０ｎｍに形成する。そして、この
絶縁膜１０９を異方性エッチングにより所定量除去する
ことで、図１（ｅ）に示すように、ゲート電極１０４側
面にサイドウォール（側壁）１１０を形成する。次い
で、ゲート電極１０４およびサイドウォール１１０をマ
スクとし、Ａｓをイオン注入する。このイオン注入は、
加速エネルギー３０ＫｅＶ、ドーズ量５×１０15ｃｍ-2
とした。なお、このイオン注入は、加速エネルギーは２
０〜５０ＫｅＶの範囲とし、ドーズ量は３〜７×１０15
ｃｍ-2の範囲とすればよい。
後、図１（ｄ）に示すように、ゲート電極１０４を含む
半導体基板１０１上に、例えば窒化シリコンからなる絶
縁膜１０９を膜厚１２０ｎｍに形成する。そして、この
絶縁膜１０９を異方性エッチングにより所定量除去する
ことで、図１（ｅ）に示すように、ゲート電極１０４側
面にサイドウォール（側壁）１１０を形成する。次い
で、ゲート電極１０４およびサイドウォール１１０をマ
スクとし、Ａｓをイオン注入する。このイオン注入は、
加速エネルギー３０ＫｅＶ、ドーズ量５×１０15ｃｍ-2
とした。なお、このイオン注入は、加速エネルギーは２
０〜５０ＫｅＶの範囲とし、ドーズ量は３〜７×１０15
ｃｍ-2の範囲とすればよい。
【００１３】以上示したことにより、この実施の形態１
によれば、図１（ｅ）に示すように、ソース・ドレイン
（高濃度領域）１１１が形成され、ソース側にはドレイ
ン側よりも拡散係数の小さいＡｓによりＬＤＤ（低濃度
領域）１０８ａが形成され、ドレイン側には拡散係数の
大きいＰによりＬＤＤ１０６ａが形成された構成とし
た。このため、ソース側のＬＤＤ１０８ａのゲート電極
１０４下への入り込みが、ドレイン側のＬＤＤ１０６ａ
のゲート電極１０４下への入り込みより小さいものとな
っている。この結果、この実施の形態１によれば、ソー
ス・ドレイン間が短くなるのを抑制し、短チャネル効果
を抑制することができる。また、ドレイン側では、拡散
係数の大きいＰによりＬＤＤ１０６ａが構成されている
ので、その濃度プロファイルはなだらかとなり、電界の
集中が抑制され、ホットエレクトロンによるゲートしき
い値電圧やコンダクタンスの変動が抑制される。
によれば、図１（ｅ）に示すように、ソース・ドレイン
（高濃度領域）１１１が形成され、ソース側にはドレイ
ン側よりも拡散係数の小さいＡｓによりＬＤＤ（低濃度
領域）１０８ａが形成され、ドレイン側には拡散係数の
大きいＰによりＬＤＤ１０６ａが形成された構成とし
た。このため、ソース側のＬＤＤ１０８ａのゲート電極
１０４下への入り込みが、ドレイン側のＬＤＤ１０６ａ
のゲート電極１０４下への入り込みより小さいものとな
っている。この結果、この実施の形態１によれば、ソー
ス・ドレイン間が短くなるのを抑制し、短チャネル効果
を抑制することができる。また、ドレイン側では、拡散
係数の大きいＰによりＬＤＤ１０６ａが構成されている
ので、その濃度プロファイルはなだらかとなり、電界の
集中が抑制され、ホットエレクトロンによるゲートしき
い値電圧やコンダクタンスの変動が抑制される。
【００１４】実施の形態２ 図２は、この発明の第２の実施の形態における半導体装
置の製造方法を示す説明図である。以下、この実施の形
態２における製造方法に関して説明すると、まず、図２
（ａ）に示すように、半導体基板２０１上に、ＬＯＣＯ
Ｓ法によりフィールド酸化膜２０２を形成した後、熱酸
化法により膜厚７．５ｎｍにゲート絶縁膜２０３を形成
する。次いで、ゲート電極材料を膜厚１００〜３００ｎ
ｍ程度成膜した後、公知のフォトリソグラフィなどによ
りパターン形成し、上記実施の形態１と同様に、ゲート
電極２０４を形成する。
置の製造方法を示す説明図である。以下、この実施の形
態２における製造方法に関して説明すると、まず、図２
（ａ）に示すように、半導体基板２０１上に、ＬＯＣＯ
Ｓ法によりフィールド酸化膜２０２を形成した後、熱酸
化法により膜厚７．５ｎｍにゲート絶縁膜２０３を形成
する。次いで、ゲート電極材料を膜厚１００〜３００ｎ
ｍ程度成膜した後、公知のフォトリソグラフィなどによ
りパターン形成し、上記実施の形態１と同様に、ゲート
電極２０４を形成する。
【００１５】次に、図２（ｂ）に示すように、ソース形
成領域を覆ってドレイン形成領域に開口を有するレジス
トパターン２０５を形成し、このレジストパターン２０
５およびゲート電極２０４をマスクとし、上記実施の形
態１と同様にしてＰをイオン注入し、低濃度不純物領域
２０６を形成する。次に、レジストパターン２０５を除
去した後、図２（ｃ）に示すように、ドレイン形成領域
を覆ってソース形成領域に開口を有するレジストパター
ン２０７を形成し、このレジストパターン２０７および
ゲート電極２０４をマスクとし、上記実施の形態１と同
様にしててＡｓをイオン注入し、低濃度不純物領域２０
８を形成する。
成領域を覆ってドレイン形成領域に開口を有するレジス
トパターン２０５を形成し、このレジストパターン２０
５およびゲート電極２０４をマスクとし、上記実施の形
態１と同様にしてＰをイオン注入し、低濃度不純物領域
２０６を形成する。次に、レジストパターン２０５を除
去した後、図２（ｃ）に示すように、ドレイン形成領域
を覆ってソース形成領域に開口を有するレジストパター
ン２０７を形成し、このレジストパターン２０７および
ゲート電極２０４をマスクとし、上記実施の形態１と同
様にしててＡｓをイオン注入し、低濃度不純物領域２０
８を形成する。
【００１６】そして、この実施の形態２においては、引
き続いて、レジストパターン２０７およびゲート電極２
０４をマスクとし、Ｂをイオン注入して不純物領域２０
９を形成する。このイオン注入は、加速エネルギー３０
ＫｅＶ、ドーズ量２×１０13ｃｍ-2とした。なお、この
イオン注入は、加速エネルギーは２０〜４０ＫｅＶの範
囲とし、ドーズ量は１〜３×１０13ｃｍ-2の範囲とすれ
ばよい。次いで、レジストパターン２０７を除去した
後。図２（ｅ）に示すように、上記実施の形態１と同様
にして、ゲート電極２０４側面にサイドウォール２１０
を形成する。そして、図２（ｆ）に示すように、ゲート
電極２０４およびサイドウォール２１０をマスクとして
Ａｓをイオン注入し、ソース・ドレイン（高濃度領域）
２１１を形成する。
き続いて、レジストパターン２０７およびゲート電極２
０４をマスクとし、Ｂをイオン注入して不純物領域２０
９を形成する。このイオン注入は、加速エネルギー３０
ＫｅＶ、ドーズ量２×１０13ｃｍ-2とした。なお、この
イオン注入は、加速エネルギーは２０〜４０ＫｅＶの範
囲とし、ドーズ量は１〜３×１０13ｃｍ-2の範囲とすれ
ばよい。次いで、レジストパターン２０７を除去した
後。図２（ｅ）に示すように、上記実施の形態１と同様
にして、ゲート電極２０４側面にサイドウォール２１０
を形成する。そして、図２（ｆ）に示すように、ゲート
電極２０４およびサイドウォール２１０をマスクとして
Ａｓをイオン注入し、ソース・ドレイン（高濃度領域）
２１１を形成する。
【００１７】以上の結果、この実施の形態２において
は、図２（ｆ）に示すように、ソース・ドレイン２１１
が形成され、ソース側にはドレイン側よりも拡散係数の
小さいＡｓによりＬＤＤ（低濃度領域）２０８ａが形成
され、ドレイン側には拡散係数の大きいＰによりＬＤＤ
２０６ａが形成された構成とした。このため、ソース側
のＬＤＤ２０８ａのゲート電極２０４下への入り込み
が、ドレイン側のＬＤＤ２０６ａのゲート電極２０４下
への入り込みより小さいものとなっている。加えて、こ
の実施の形態２では、ｐ形の不純物領域からなるポケッ
ト領域２０９が、ソース側のＬＤＤ２０８ａを覆うよう
に形成される。
は、図２（ｆ）に示すように、ソース・ドレイン２１１
が形成され、ソース側にはドレイン側よりも拡散係数の
小さいＡｓによりＬＤＤ（低濃度領域）２０８ａが形成
され、ドレイン側には拡散係数の大きいＰによりＬＤＤ
２０６ａが形成された構成とした。このため、ソース側
のＬＤＤ２０８ａのゲート電極２０４下への入り込み
が、ドレイン側のＬＤＤ２０６ａのゲート電極２０４下
への入り込みより小さいものとなっている。加えて、こ
の実施の形態２では、ｐ形の不純物領域からなるポケッ
ト領域２０９が、ソース側のＬＤＤ２０８ａを覆うよう
に形成される。
【００１８】以上示したように、この実施の形態２によ
れば、上記実施の形態１の構成に加えて、ソース側にの
みポケット構造を備えるようにした。この結果、この実
施の形態２によれば、上記実施の形態１と同様の効果を
そうするだけでなく、上記実施の形態１に比較して、よ
りパンチスルー現象が抑制されるようになる。以上説明
したように、この発明では、実施の形態１で示したよう
に、ソース側のＬＤＤを形成する不純物は、ドレイン側
のＬＤＤを形成する不純物より拡散係数の小さいものと
した。また、実施の形態２では、それらのことに加え
て、ソース側にのみポケット構造を備えるようにした。
この結果、しきい値電圧のゲート長依存性は、図３に示
すようになる。
れば、上記実施の形態１の構成に加えて、ソース側にの
みポケット構造を備えるようにした。この結果、この実
施の形態２によれば、上記実施の形態１と同様の効果を
そうするだけでなく、上記実施の形態１に比較して、よ
りパンチスルー現象が抑制されるようになる。以上説明
したように、この発明では、実施の形態１で示したよう
に、ソース側のＬＤＤを形成する不純物は、ドレイン側
のＬＤＤを形成する不純物より拡散係数の小さいものと
した。また、実施の形態２では、それらのことに加え
て、ソース側にのみポケット構造を備えるようにした。
この結果、しきい値電圧のゲート長依存性は、図３に示
すようになる。
【００１９】まず、図３（ａ）は、上記実施の形態１で
説明した構成のＮＭＯＳトランジスタの特性を示し、ま
た、図３（ｂ）は、上記実施の形態２で説明した構成の
ＮＭＯＳトランジスタの特性を示している。また、図３
（ｃ）は、従来のＬＤＤ構造のＮＭＯＳトランジスタの
特性を示し、図３（ｄ）はｐ形不純物領域によるポケッ
ト領域が、ドレイン側にのみ形成されたＬＤＤ構造のＮ
ＭＯＳトランジスタの特性を示している。ポケット構造
を持たない（ａ）と（ｃ）を比較すると、図３から明ら
かなように、上記実施の形態１の構成のＮＭＯＳトラン
ジスタの方が、ゲート長がより短い領域まで達してい
る。また、ポケット構造を持つ（ｂ）と（ｄ）を比較す
ると、やはり図３から明らかなように、上記実施の形態
２の構成のＮＭＯＳトランジスタの方が、ゲート長がよ
り短い領域にまで達している。
説明した構成のＮＭＯＳトランジスタの特性を示し、ま
た、図３（ｂ）は、上記実施の形態２で説明した構成の
ＮＭＯＳトランジスタの特性を示している。また、図３
（ｃ）は、従来のＬＤＤ構造のＮＭＯＳトランジスタの
特性を示し、図３（ｄ）はｐ形不純物領域によるポケッ
ト領域が、ドレイン側にのみ形成されたＬＤＤ構造のＮ
ＭＯＳトランジスタの特性を示している。ポケット構造
を持たない（ａ）と（ｃ）を比較すると、図３から明ら
かなように、上記実施の形態１の構成のＮＭＯＳトラン
ジスタの方が、ゲート長がより短い領域まで達してい
る。また、ポケット構造を持つ（ｂ）と（ｄ）を比較す
ると、やはり図３から明らかなように、上記実施の形態
２の構成のＮＭＯＳトランジスタの方が、ゲート長がよ
り短い領域にまで達している。
【００２０】また、オン電流に対する基板リーク電流の
大きさは、図４に示すようになる。すなわち、上記実施
の形態１，２の特性を示す（ａ），（ｂ）の方が、従来
の構成における特性を示す（ｃ），（ｄ）に比較して、
より高いオン電流でも基板リーク電流が低いことがわか
る。そして、この発明に構成による（ａ），（ｂ）に比
較して、特に、図４（ｄ）に示すドレイン側にのみポケ
ット領域を有する従来のＬＤＤ構造においては、基板リ
ーク電流が大きいものとなっている。
大きさは、図４に示すようになる。すなわち、上記実施
の形態１，２の特性を示す（ａ），（ｂ）の方が、従来
の構成における特性を示す（ｃ），（ｄ）に比較して、
より高いオン電流でも基板リーク電流が低いことがわか
る。そして、この発明に構成による（ａ），（ｂ）に比
較して、特に、図４（ｄ）に示すドレイン側にのみポケ
ット領域を有する従来のＬＤＤ構造においては、基板リ
ーク電流が大きいものとなっている。
【００２１】なお、上記実施の形態１，２では、ソース
側のＬＤＤ（低濃度領域）の不純物としてＡｓを用い、
ドレイン側のＬＤＤ（低濃度領域）の不純物としてＰを
用いるようにしたが、これに限るものではない。ソース
側のＬＤＤの不純物としてＳｂを用い、ドレイン側のＬ
ＤＤの不純物としてＰを用いるようにしてもよい。ま
た、ソース側のＬＤＤの不純物としてＳｂを用い、ドレ
イン側のＬＤＤの不純物としてＰを用いるようにしても
よい。また、上記実施の形態２では、Ｂをイオン注入す
ることで、ｐ形の不純物領域を形成してポケット領域を
形成するようにしたが、これに限るものではない。ＢＦ
2 をイオン注入することで、ｐ形の不純物領域を形成し
てポケット領域を形成するようにしてもよい。
側のＬＤＤ（低濃度領域）の不純物としてＡｓを用い、
ドレイン側のＬＤＤ（低濃度領域）の不純物としてＰを
用いるようにしたが、これに限るものではない。ソース
側のＬＤＤの不純物としてＳｂを用い、ドレイン側のＬ
ＤＤの不純物としてＰを用いるようにしてもよい。ま
た、ソース側のＬＤＤの不純物としてＳｂを用い、ドレ
イン側のＬＤＤの不純物としてＰを用いるようにしても
よい。また、上記実施の形態２では、Ｂをイオン注入す
ることで、ｐ形の不純物領域を形成してポケット領域を
形成するようにしたが、これに限るものではない。ＢＦ
2 をイオン注入することで、ｐ形の不純物領域を形成し
てポケット領域を形成するようにしてもよい。
【００２２】また、上記実施の形態１，２ではＮＭＯＳ
トランジスタに関して説明したが、これに限るものでは
ない。この発明は、ＰＭＯＳトランジスタに適用するこ
ともできる。ＰＭＯＳトランジスタの場合、ソース側の
ＬＤＤはＢＦ2 をイオン注入することで形成し、ドレイ
ン側のＬＤＤはＢをイオン注入することで形成すればよ
い。すなわち、ＢＦ2 をイオン注入することで形成した
不純物領域における不純物の拡散係数は、Ｂをイオン注
入することで形成した不純物領域における不純物の拡散
係数より小さいからである。また、このＰＭＯＳトラン
ジスタの場合においても、ドレイン側にｎ型の不純物領
域からなるポケット領域を備えるようにしてもよい。こ
の場合、例えば、ＡｓもしくはＰをイオン注入すること
で、ポケット領域を形成すればよい。
トランジスタに関して説明したが、これに限るものでは
ない。この発明は、ＰＭＯＳトランジスタに適用するこ
ともできる。ＰＭＯＳトランジスタの場合、ソース側の
ＬＤＤはＢＦ2 をイオン注入することで形成し、ドレイ
ン側のＬＤＤはＢをイオン注入することで形成すればよ
い。すなわち、ＢＦ2 をイオン注入することで形成した
不純物領域における不純物の拡散係数は、Ｂをイオン注
入することで形成した不純物領域における不純物の拡散
係数より小さいからである。また、このＰＭＯＳトラン
ジスタの場合においても、ドレイン側にｎ型の不純物領
域からなるポケット領域を備えるようにしてもよい。こ
の場合、例えば、ＡｓもしくはＰをイオン注入すること
で、ポケット領域を形成すればよい。
【００２３】
【発明の効果】以上説明したように、この発明では、ま
ず、第１導電形の半導体層上にゲート電極を形成する。
次に、半導体基板のゲート電極脇のドレイン形成領域
に、選択的に第２導電形の第１の不純物を導入してドレ
イン側の低濃度領域を形成し、半導体基板のゲート電極
脇のソース形成領域に選択的に第１の不純物より半導体
基板における拡散係数の小さい第２導電形の第２の不純
物を導入してソース側の低濃度領域を形成する。次に、
ゲート電極側面に側壁を形成し、ゲート電極および側壁
をマスクとして半導体基板に第２導電形の不純物を導入
することでソース側の高濃度領域およびドレイン側の高
濃度領域を形成する。そして、ドレイン側の低濃度領域
およびソース側の低濃度領域は、ソース側の高濃度領域
およびドレイン側の高濃度領域より低濃度に形成するよ
うにした。
ず、第１導電形の半導体層上にゲート電極を形成する。
次に、半導体基板のゲート電極脇のドレイン形成領域
に、選択的に第２導電形の第１の不純物を導入してドレ
イン側の低濃度領域を形成し、半導体基板のゲート電極
脇のソース形成領域に選択的に第１の不純物より半導体
基板における拡散係数の小さい第２導電形の第２の不純
物を導入してソース側の低濃度領域を形成する。次に、
ゲート電極側面に側壁を形成し、ゲート電極および側壁
をマスクとして半導体基板に第２導電形の不純物を導入
することでソース側の高濃度領域およびドレイン側の高
濃度領域を形成する。そして、ドレイン側の低濃度領域
およびソース側の低濃度領域は、ソース側の高濃度領域
およびドレイン側の高濃度領域より低濃度に形成するよ
うにした。
【００２４】以上示したことにより、この発明によれ
ば、ソース側の低濃度領域は、ドレイン側の低濃度領域
に比較して、ゲート電極下部にあまり入り込んでいな
い。また、ソース側のゲート電極下部への濃度分布に比
較して、ドレイン側のゲート電極下部への濃度分布がよ
り緩やかに形成されていることになる。すなわち、この
発明によれば、トランジスタの特性を劣化させることな
く、よりゲート長を短くしたときの短チャネル効果を抑
制できる。この結果、トランジスタの特性を劣化させる
ことなく、より高速動作に適応できるという効果を有す
る。
ば、ソース側の低濃度領域は、ドレイン側の低濃度領域
に比較して、ゲート電極下部にあまり入り込んでいな
い。また、ソース側のゲート電極下部への濃度分布に比
較して、ドレイン側のゲート電極下部への濃度分布がよ
り緩やかに形成されていることになる。すなわち、この
発明によれば、トランジスタの特性を劣化させることな
く、よりゲート長を短くしたときの短チャネル効果を抑
制できる。この結果、トランジスタの特性を劣化させる
ことなく、より高速動作に適応できるという効果を有す
る。
【図１】 この発明の第１の実施の形態における半導体
装置の製造方法を示す説明図である。
装置の製造方法を示す説明図である。
【図２】 この発明の第２の実施の形態における半導体
装置の製造方法を示す説明図である。
装置の製造方法を示す説明図である。
【図３】 しきい値電圧のゲート長依存性を示す特性図
である。
である。
【図４】 オン電流に対する基板リーク電流の大きさを
示す特性図である。
示す特性図である。
【図５】 従来のＬＤＤ構造を有するＭＯＳトランジス
タの構成を示す構成図である。
タの構成を示す構成図である。
【符号の説明】 １０１…半導体基板、１０２…フィールド酸化膜、１０
３…ゲート絶縁膜、１０４…ゲート電極、１０５，１９
７…レジストパターン、１０６，１０８…低濃度不純物
領域、１０９…絶縁膜、１１０…サイドウォール、１１
１…ソース・ドレイン。
３…ゲート絶縁膜、１０４…ゲート電極、１０５，１９
７…レジストパターン、１０６，１０８…低濃度不純物
領域、１０９…絶縁膜、１１０…サイドウォール、１１
１…ソース・ドレイン。
Claims (4)
- 【請求項１】 第１導電形の半導体層上にゲート電極を
形成する第１の工程と、 前記半導体基板の前記ゲート電極脇のドレイン形成領域
に、選択的に第２導電形の第１の不純物を導入してドレ
イン側の低濃度領域を形成する第２の工程と、 前記半導体基板の前記ゲート電極脇のソース形成領域
に、選択的に前記第１の不純物より前記半導体基板にお
ける拡散係数の小さい第２導電形の第２の不純物を導入
し、ソース側の低濃度領域を形成する第３の工程と、 前記ゲート電極側面に側壁を形成する第４の工程と、 前記ゲート電極および前記側壁をマスクとして前記半導
体基板に第２導電形の不純物を導入することでソース側
の高濃度領域およびドレイン側の高濃度領域を形成する
第５の工程と を備え、 前記ドレイン側の低濃度領域およびソース側の低濃度領
域は、前記ソース側の高濃度領域およびドレイン側の高
濃度領域より低濃度に形成する ことを特徴とする半導体
装置の製造方法。 - 【請求項２】 請求項２記載の半導体装置の製造方法に
おいて、 前記第４の工程の前に、前記半導体基板の前記ゲート電
極脇のソース形成領域に、選択的に第２導電形の不純物
を導入し、前記半導体基板より高濃度な不純物領域から
なるポケット領域を形成する ことを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記第１の不純物はＰであり前記第２の不純物はＡｓで
あることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記ポケット領域は、Ｂが導入されていることを特徴と
する半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09246631A JP3075225B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
| KR1019980036503A KR100276744B1 (ko) | 1997-09-11 | 1998-09-04 | Ldd구조를 갖는 반도체 장치와 그 제조방법 |
| US09/150,253 US6204543B1 (en) | 1997-09-11 | 1998-09-10 | Semiconductor device having LDD structure and method for producing the same |
| CN98119321A CN1114956C (zh) | 1997-09-11 | 1998-09-11 | 采用微掺杂漏极结构的半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09246631A JP3075225B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187704A JPH1187704A (ja) | 1999-03-30 |
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Family
ID=17151282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
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|---|---|
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| JP3746246B2 (ja) * | 2002-04-16 | 2006-02-15 | 株式会社東芝 | 半導体装置の製造方法 |
| DE10351932A1 (de) * | 2003-11-07 | 2005-06-16 | Infineon Technologies Ag | MOS-Feldeffekttransistor mit kleiner Miller-Kapazität |
| JP4835157B2 (ja) * | 2003-11-25 | 2011-12-14 | 住友電気工業株式会社 | ダイヤモンドｎ型半導体、その製造方法、半導体素子、及び電子放出素子 |
| KR100580262B1 (ko) | 2004-05-04 | 2006-05-16 | 삼성전자주식회사 | 고압 전원장치 |
| US20060068556A1 (en) * | 2004-09-27 | 2006-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7531434B2 (en) | 2005-10-20 | 2009-05-12 | United Microelectronics Corp. | Method of fabricating semiconductor devices |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| JP2007258568A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN101197284B (zh) * | 2006-12-05 | 2010-06-02 | 上海华虹Nec电子有限公司 | 高压非对称横向结构扩散型场效应管的制作方法 |
| CN101271837B (zh) * | 2007-03-22 | 2011-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法及半导体器件 |
| US7973372B2 (en) * | 2009-03-27 | 2011-07-05 | National Semiconductor Corporation | Semiconductor structure in which source and drain extensions of field-effect transistor are defined with different dopants |
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|---|---|---|---|---|
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| JPS63293979A (ja) | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置 |
| JP2513402B2 (ja) * | 1993-05-01 | 1996-07-03 | 日本電気株式会社 | 半導体装置の構造及び製造方法 |
| US5308780A (en) * | 1993-07-22 | 1994-05-03 | United Microelectronics Corporation | Surface counter-doped N-LDD for high hot carrier reliability |
| JP2790050B2 (ja) * | 1994-08-17 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
| JP2787908B2 (ja) | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| EP0814502A1 (en) * | 1996-06-21 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| JPH1050988A (ja) * | 1996-07-31 | 1998-02-20 | Sharp Corp | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| KR100302187B1 (ko) * | 1997-10-08 | 2001-11-22 | 윤종용 | 반도체장치제조방법 |
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1997
- 1997-09-11 JP JP09246631A patent/JP3075225B2/ja not_active Expired - Fee Related
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- 1998-09-04 KR KR1019980036503A patent/KR100276744B1/ko not_active IP Right Cessation
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