KR100276744B1 - Ldd구조를 갖는 반도체 장치와 그 제조방법 - Google Patents
Ldd구조를 갖는 반도체 장치와 그 제조방법Info
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Abstract
제 1 도전형 반도체 상에 게이트 전극이 형성된다. 다음, 반도체 기판 표면의 드레인 형성 예정 영역 내에 제 2 도전형 제 1 불순물이 도입되어 제 1 확산층을 형성한다. 그후, 반도체 기판 표면의 소오스 형성 예정 영역 내에, 제 1 불순물의 확산 계수보다 작은 확산 계수를 갖는 제 2 도전형 제 2 불순물이 선택적으로 도입된다. 그후, 게이트 전극의 측면 상에 측벽이 형성된다. 그후, 게이트 전극과 측벽을 마스크로서 이용하여, 반도체 기판의 표면에 제 1 및 제 2 불순물보다 높은 농도로 제 2 도전형 제 3 불순물이 도입된다.
Description
본 발명은 고속작동이 가능하며, LDD 구조의 소오스-드레인 영역을 포함하는 반도체 장치 및 상기 장치의 제조방법에 관한 것이다.
최근에, 고집적 및 고속의 LSI 가 요구되고 있으며, 고속으로 작동하며 더 소형화된 MOS 트랜지스터가 요구되고 있다. 그러나, 일단 MOS 트랜지스터가 더 소형화 되면, 소오스-드레인의 내 전압(withstand voltage)이 낮아지고, 게이트 문턱전압과 컨덕턴스가 열 전자에 의해 변화하며, 펀치-스루 현상(punch-through phenomenon)과 같이 단채널에 의한 불편함이 발생하는 등의 문제점이 일어난다.
예를 들어, 소형화된 N-채널 MOS 트랜지스터 특성의 다양한 변화의 주 원인은, 드레인의 주위에 존재하는 높은 전기장 내에서의 열 전자이다. 따라서, N-채널 MOS 트랜지스터의 고 신뢰성을 얻기 위해서는, 드레인 주위에서의 전기장을 완화할 필요가 있다.
드레인 주위의 높은 전기장은 핀치-오프 지점(pinch-off point)으로부터 드레인 까지의 공핍층(depletion layer)내에 존재하며, 최대 전기장은, P 형 실리콘 기판과 드레인의 N+영역 사이의 야금학적 접합면에 존재한다.
최대 전기장의 값은, 불순물 분포의 변화가 보다 급격할수록 증가한다. 따라서, 드레인 내에서의 불순물 분포가 LDD(Lightly Doped Drain)구조를 채택하여 완화되면, 전기장은 완화될 수 있다.
그러나, LDD 구조가 사용되면, 실제적인 게이트 길이가 짧아져서, 예를 들어, 펀치-스루 현상이 발생하기 쉽다. 이 때문에, 상기 펀치-스루 현상을 억제하기 위해서, 기판보다 높은 불순물 농도를 갖는 포켓영역이 형성되는 구조가 제안되어 있다. 도 1 은 종래의 포켓영역을 갖는 N-채널 MOS 트랜지스터를 도시하는 단면도이다.
종래의 포켓영역을 갖는 N-채널 MOS 트랜지스터에서, 필드 산화막(42)과 게이트 절연막(43)이 P 형 실리콘 기판(41) 상에 형성된다. 다결정 실리콘으로 구성된 게이트 전극(44)은 게이트 절연막(43) 상에 형성된다. 측벽(45)은 게이트 전극(44)의 측면 상에 형성된다.
또한, N 형 불순물이 저농도로 도입되는 저농도 영역(47)이 측벽(45) 하부의 실리콘 기판(41)의 표면에 형성된다. P 형 불순물이 도입된 불순물 영역으로 구성되는 포켓영역은 저농도 영역(47) 하부와 게이트 전극(44)의 측면 상에 형성된다. N 형 불순물이 고농도로 도입된 고농도 영역(46)은, 측벽(45)과 필드 산화막(42)사이에 위치한 게이트 산화막(43) 하부의 실리콘 기판(41)의 표면에 형성된다. LDD 구조의 소오스-드레인 영역은 이러한 식으로 구성된다.
포켓영역(48)을 갖는 MOS 트랜지스터에서, 소오스 및 드레인으로부터 확장된 공핍층이 넓어지는 것이 억제되기 때문에, 펀치-스루 현상이 억제된다.
그러나, 포켓영역을 갖는 종래의 N-채널 MOS 트랜지스터에서, 드레인 측면의 포켓영역과 동일한 포켓영역이 소오스의 측면에 제공되어, 채널 저항이 증가하고, 트랜지스터를 흐르는 전류는 감소한다.
이러한 이유로, 전류 용량의 감소없이 쇼트 채널 효과(short channel effect)를 억제하기 위해, 드레인의 측면 상에만 포켓영역이 형성된 N-채널 MOS 트랜지스터가 제안되어 있다(일본국 특개평 9-181307).
그러나, 포켓영역이 드레인의 측면에만 형성되면, 기판으로 누설되는 전류가 증가한다는 문제점이 있다.
본 발명의 목적은, 특성의 저하없이 게이트 길이를 짧게 함으로써, 고속 동작에 적합한 LDD 구조를 갖는 반도체 장치를 제공하고, 상기 반도체 장치의 제조방법을 제공하는 것이다.
본 발명에 따른 LDD 구조를 갖는 반도체 장치는, 제 1 도전형 반도체 기판 및 상기 반도체 기판의 표면에 형성된 전계효과 MOS 트랜지스터를 구비한다. 상기 전계효과 MOS 트랜지스터는, 반도체 기판 상에 형성된 게이트 전극, 드레인 영역 및 소오스 영역을 갖는다. 드레인 영역은, 반도체 기판의 표면에 형성된 제 2 도전형 제 1 확산층 및 반도체 기판의 표면에서 제 1 확산층보다 게이트 전극에 가깝게 형성되며 제 1 확산층보다 낮은 불순물 농도를 갖는 제 2 도전형 제 2 확산층을 포함하며, 상기 제 2 도전형은 상기 제 1 도전형의 반대이다. 소오스 영역은, 반도체 기판의 표면에 형성된 제 2 도전형 제 3 확산층 및 반도체 기판의 표면에서 제 3 확산층보다 게이트 전극에 가깝게 형성되며 제 3 확산층보다 낮은 불순물 농도를 갖는 제 2 도전형 제 4 확산층을 포함한다. 제 4 확산층 내에서의 불순물 확산계수는 제 2 확산층 내에서의 불순물 확산계수보다 작다.
본 발명에서, 소오스 영역 내의 제 4 확산층 내의 불순물 확산계수는 드레인 영역 내의 제 2 확산층 내의 불순물 확산계수보다 작기 때문에, 제 4 확산 영역은, 제 2 확산층과 비교하여 게이트 전극 하부에 그다지 확산되지 않는다. 또한, 드레인 영역으로부터 게이트 전극 하부 영역까지의 불순물 농도분포는, 소오스 영역으로부터 게이트 전극 하부 영역까지의 불순물 농도분포보다 완만하다. 따라서, 게이트 전극이 짧아질 때, 트랜지스터 특성의 저하없이 쇼트 채널 효과가 억제될 수 있다. 즉, 상기 반도체 장치는, 트랜지스터의 특성을 저하시키지 않으면서 고속 동작에 적응될 수 있다.
본 발명에 따른 LDD 구조를 갖는 반도체 장치의 제조방법은, 드레인이 형성될 드레인 형성 예정 영역과 소오스가 형성될 소오스 형성 예정 영역을 갖는 제 1 도전형 반도체 기판 상에 게이트 전극을 형성하는 단계,
제 1 확산층을 형성하기 위하여, 상기 반도체 기판 표면의 상기 드레인 형성 예정 영역 내에 상기 제 1 도전형과 반대인 제 2 도전형 제 1 불순물을 선택적으로 도입하는 단계,
제 2 확산층을 형성하기 위하여, 상기 반도체 기판 표면의 상기 소오스 형성 예정 영역 내에 상기 제 1 불순물의 확산 계수보다 작은 확산계수를 갖는 제 2 도전형 제 2 불순물을 선택적으로 도입하는 단계,
상기 게이트 전극의 측면 상에 측벽을 형성하는 단계, 및
제 3 확산층을 형성하기 위하여, 상기 게이트 전극과 상기 측벽을 마스크로서 이용하여, 상기 반도체 기판의 표면에 상기 제 1 및 제 2 불순물의 농도보다 높은 농도로, 제 2 도전형 제 3 불순물을 도입하는 단계를 구비한다.
도 1 은 포켓영역을 갖는 종래 N-채널 MOS 트랜지스터를 도시하는 단면도이다.
도 2a 내지 도 2f 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 제조단계 순으로 도시한 단면도들이다.
도 3a 내지 도 3e 는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 제조단계 순으로 도시한 단면도들이다.
도 4 는 가로축을 따라 도시한 게이트 길이와 세로축을 따라 도시한 문턱전압 사이의 관계를 도시하는 그래프이다.
도 5 는 가로축을 따라 도시한 ON 전류와 세로축을 따라 도시한 기판의 누설전류 사이의 관계를 도시하는 그래프이다.
* 도면의주요부분에대한부호의설명 *
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 레지스트 패턴 6 : 저농도 불순물 확산층
9 : 절연막 10 : 측벽
11 : 고농도 불순물 확산층
본 발명의 실시예에 따른 반도체 장치와 반도체 장치의 제조방법이 도면을 참조하여 설명될 것이다.
도 2a 내지 도 2f 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 제조단계 순으로 도시한 단면도들이다.
먼저, 도 2a 에 도시된 바와 같이, P 형 반도체 기판(1) 상에 LOCOS 공정으로 필드 산화막(2)이 선택적으로 형성된다. 7.5 nm 두께의 게이트 절연막(3)이, 예를 들어, 열산화 공정에 의해 필드 산화막(2)들 사이에 형성된다. 다음, 약 100 내지 300 nm 두께의 막두께를 갖는 게이트 전극 물질이 전체 표면 상에 형성된다. 그후, 0.31 ㎛ 의 게이트 길이를 갖는 게이트 전극(4)이, 예를 들어, 공지의 포토리소그래피 기술 등에 의해 게이트 산화막(3) 상에 선택적으로 형성된다.
다음, 도 2b 에 도시된 바와 같이, 소오스 영역이 형성될 영역(소오스 형성 예정 영역)을 덮고 있으며, 드레인 영역이 형성될 영역(드레인 형성 예정 영역)에 개구를 가지고 있는 레지스트 패턴(5)이 공지의 포토리소그래피 기술에 의해 형성된다. 그후, 레지스트 패턴(5)과 게이트 전극(4)을 마스크로서 이용하여, 인(P) 이 이온 주입된다. 예를 들어, 그때의 가속 에너지는 15 keV 이고 도우즈 양은 2 × 1013cm-2이다. 가속 에너지는 10 내지 30 keV 영역 내에 있을 수도 있으며, 도우즈 양은 1 × 1013cm-2내지 5 × 1013cm-2영역 내에 있을 수도 있다. 이 이온 주입에 의해, 드레인 형성 예정 영역에 저농도 불순물 확산층(6)이 형성된다.
다음, 도 2c 에 도시된 바와 같이, 레지스트 패턴(5)이 제거된다. 그후, 드레인 형성 예정 영역을 덮고 있으며, 소오스 형성 예정 영역에 개구를 가지고 있는 레지스트 패턴(7)이 형성된다. 그후, 레지스트 패턴(7)과 게이트 전극(4)을 마스크로서 이용하여, 인의 확산계수보다 작은 확산계수를 갖는 비소(As)가 이온 주입된다. 예를 들어, 그때의 가속 에너지는 30 keV 이고 도우즈 양은 4 × 1013cm-2이다. 가속 에너지는 20 내지 50 keV 영역 내에 있을 수도 있으며, 도우즈 양은 3 × 1013cm-2내지 7 × 1013cm-2영역 내에 있을 수도 있다. 이 이온 주입에 의해, 소오스 형성 예정 영역에 저농도 불순물 확산층(8)이 형성된다.
다음, 도 2d 에 도시된 바와 같이, 레지스트 패턴(7)이 제거된다. 그후, 예를 들어, 120 nm 두께의 실리콘 질화물로 구성된 절연막(9)이 전체 표면 상에 형성된다.
그 다음, 도 2e 에 도시된 바와 같이, 이방성 에칭에 의해 소정 양의 절연막(9)을 제거함으로써, 게이트 전극(4)의 측면 상에 측벽(10)이 형성된다.
다음, 도 2f 에 도시된 바와 같이, 게이트 전극(4)과 측벽(10)을 마스크로서 이용하여 비소가 이온 주입된다. 예를 들어, 그때의 가속 에너지는 30 keV 이고 도우즈 양은 5 × 1015cm-2이다. 가속 에너지는 20 내지 50 keV 영역 내에 있을 수도 있으며, 도우즈 양은 3 × 1015cm-2내지 7 × 1015cm-2영역 내에 있을 수도 있다. 이 이온 주입에 의해, 드레인 형성 예정 영역과 소오스 형성 예정 영역에 고농도 불순물 확산층(11)이 형성된다.
제 1 실시예를 따라서 상술된 방법으로 제조된 반도체 장치는 도 2f 에 도시된 것과 같은 구조를 갖는다. 보다 구체적으로는, 비소가 도입된 저농도 불순물 확산층(8)과, 비소가 도입된 고농도 불순물 확산층(11)이 소오스 영역에 형성된다. 인이 도입된 저농도 불순물 확산층(6)과 비소가 도입된 고농도 불순물 확산층(11)이 드레인 영역에 형성된다. 상술한 바와 같이, 비소의 확산계수가 인의 확산계수보다 작기 때문에, 소오스 영역 내에 형성된 저농도 불순물 확산층(8)의 게이트 전극(4)의 하부 영역으로 확산된 양은 드레인 영역 내에 형성된 저농도 불순물 확산층(6)의 확산 양 보다 적다.
따라서, 제 1 실시예에 따르면, 소오스 영역과 드레인 영역 사이의 충분한 거리가 확보될 수 있기 때문에 쇼트 채널 효과는 억제될 수 있다. 또한, 큰 확산 계수를 갖는 인이 도입된 저농도 불순물 확산층(6)이 드레인 영역 내에 형성되기 때문에, 농도 구배가 완만해진다. 이러한 이유로, 전기장의 집중과 열 전자에 의한 게이트 문턱전압 및 컨덕턴스의 변화가 억제된다.
다음, 제 2 실시예가 설명될 것이다. 도 3a 내지 도 3e 는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 제조단계 순으로 도시한 단면도들이다.
먼저, 도 3a 에 도시된 바와 같이, LOCOS 공정으로 P 형 반도체 기판(21) 상에 필드 산화막(22)이 선택적으로 형성된다. 예를 들어, 7.5 nm 막두께의 게이트 절연막(23)이 열산화 공정에 의해 필드 산화막(22)들 사이에 형성된다. 다음, 약 100 내지 300 nm 막두께를 갖는 게이트 전극 물질이 전체 표면상에 형성된다. 그후, 게이트 전극(24)이 공지의 포토리소그래피 기술 또는 제 1 실시예에서와 같이 게이트 산화막(23) 상에 선택적으로 형성된다.
다음, 도 3b 에 도시된 바와 같이, 소오스 형성 예정 영역을 덮고 있으며, 드레인 형성 예정 영역에 개구를 가지고 있는 레지스트 패턴(25)이 형성된다. 그후, 레지스트 패턴(25)과 게이트 전극(24)을 마스크로서 이용하여, 인이 제 1 실시예에서와 같이 이온 주입됨으로써, 드레인 형성 예정 영역에 저농도 불순물 확산층(26)이 형성된다.
다음, 도 3c 에 도시된 바와 같이, 레지스트 패턴(25)이 제거된다. 그후, 드레인 형성 예정 영역을 덮고 있으며, 소오스 형성 예정 영역에 개구를 가지고 있는 레지스트 패턴(27)이 형성된다. 그후, 레지스트 패턴(27)과 게이트 전극(24)을 마스크로서 이용하여, 인의 확산계수보다 작은 확산계수를 갖는 비소가 이온 주입되어, 제 1 실시예에서와 같이 소오스 형성 예정 영역에 저농도 불순물 확산층(28)이 형성된다.
또한, 레지스트 패턴(27)과 게이트 전극(24)을 마스크로서 이용하여, 인과 비소와는 반대 도전형을 가진 붕소(B)가 이온 주입된다. 예를 들어, 그때의 가속 에너지는 30 keV 이고 도우즈 양은 2 × 1013cm-2이다. 가속 에너지는 20 내지 40 keV 영역 내에 있을 수도 있으며, 도우즈 양은 1 × 1013cm-2내지 3 × 1013cm-2영역 내에 있을 수도 있다. 이 이온 주입에 의해, 도 3d 에 도시된 바와 같이, 반도체 기판(21)보다 높은 불순물 농도를 갖는 포켓영역(29)이 소오스 형성 예정 영역 형성된다.
다음, 도 3e 에 도시된 바와 같이, 레지스트 패턴(27)이 제거된다. 그후, 제 1 실시예에서와 같이, 게이트 전극(24)의 측면 상에 측벽(30)이 형성된다. 게이트 전극(24)과 측벽(30)을 마스크로서 이용하여 비소를 이온 주입함으로써, 드레인 형성 예정 영역과 소오스 형성 예정 영역 내에 고농도 불순물 확산층(31)이 형성된다.
상기 제 2 실시예에 따라 상술된 방법으로 제조된 반도체 장치는, 도 3e 에 도시된 것과 같은 구조를 갖는다. 좀더 구체적으로는, 비소가 도입된 저농도 불순물 확산층(28)과, 비소가 도입된 고농도 불순물 확산층(31)이 소오스 영역에 형성된다. 인이 도입된 저농도 불순물 확산층(26)과 비소가 도입된 고농도 불순물 확산층(31)이 드레인 영역에 형성된다. 상술한 바와 같이, 비소의 확산계수가 인의 확산계수보다 작기 때문에, 소오스 영역 내에 형성된 저농도 불순물 확산층(28)이 게이트 전극(4) 하부 영역으로 확산된 양은, 제 1 실시예에서와 같이, 드레인 영역 내에 형성된 저농도 불순물 확산층(26)이 확산된 양 보다 적다. 또한, 제 2 실시예에서는, P 형 불순물 확산층으로 구성된 포켓영역(29)이, 소오스 영역에 형성된 저농도 불순물 확산층(28) 주위에 형성된다. 따라서, 제 2 실시예에 따르면, 펀치-스루 현상은 제 1 실시예에서보다 좀더 효과적으로 억제된다.
다음, 제 1 및 제 2 실시예에 의한, 쇼트 채널 및 누설전류를 억제하는 효과가 설명될 것이다.
도 4 는 가로축을 따라 도시한 게이트 길이와 세로축을 따라 도시한 문턱전압 사이의 관계를 도시하는 그래프이며, 도 5 는 가로축을 따라 도시한 ON 전류와 세로축을 따라 도시한 기판의 누설전류 사이의 관계를 도시하는 그래프이다. 도 4 와 도 5에서, 기호 ◆ 는 제 1 실시예에 따른 N-채널 MOS 트랜지스터의 특성을 나타내고, 기호 ▲ 는 제 2 실시예에 따른 N-채널 MOS 트랜지스터의 특성을 나타낸다. 기호 × 는 포켓영역을 가지고 있지 않은 종래의 N-채널 MOS 트랜지스터의 특성을 나타내고, 기호 ● 는 P 형 불순물이 도입된 포켓영역을 가지고 있는 종래의 N-채널 MOS 트랜지스터의 특성을 나타낸다.
기호 ◆ 와 포켓영역을 가지고 있지 않은 상기 MOS 트랜지스터의 특성을 나타내는 기호 × 를 비교하면, 도 4 에 도시된 바와 같이, 제 1 실시예에서의 문턱전압은, 게이트 길이가 더 짧은 영역에서도 측정될 수 있다.
또한, 기호 ▲ 와 포켓영역을 가지고 있는 MOS 트랜지스터의 특성을 나타내는 기호 ● 를 비교하면, 도 4 에 도시된 바와 같이, 제 2 실시예에서의 문턱전압은, 게이트 길이가 더 짧은 영역에서도 측정될 수 있다.
게다가, 도 5 에 도시된 바와 같이, 높은 ON 전류에서도, 본 발명 실시예의 MOS 트랜지스터의 특성을 나타내는 기호 ◆ 와 ▲ 의 기판의 누설전류는, 종래 MOS 트랜지스터의 특성을 나타내는 기호 × 와 ● 의 기판의 누설전류 보다 낮다. 특히, 종래의 포켓영역을 가지고 있는 MOS 트랜지스터의 기판 누설전류는 본 발명의 실시예의 MOS 트랜지스터의 기판 누설전류 보다 극히 높다.
저농도 불순물 확산층을 형성하기 위해 도입되는 불순물은 비소에 제한되지는 않으며, 드레인 영역에 저농도 불순물 확산층을 형성하기 위해 도입되는 불순물은 인에 제한되지 않는다. 예를 들어, 소오스 영역내의 저농도 불순물 확산층은 안티몬(Sb)을 도입함으로써 형성될 수도 있으며, 드레인 영역내의 저농도 불순물 확산층은 인을 도입함으로써 형성될 수도 있다.
또한, 포켓영역을 형성하기 위해 도입되는 불순물은 붕소에 국한되지는 않는다. 예를 들어, 포켓영역은 불화 붕소(BF2)를 이온 주입함으로써 형성될 수도 있다.
본 발명이 적용되는 트랜지스터는 N-채널 MOS 트랜지스터로 제한되지는 않는다. 본 발명은 P-채널 MOS 트랜지스터에 적용될 수도 있다. 본 발명이 P-채널 MOS 트랜지스터에 적용되면, 소오스 영역에 저농도 불순물 확산층을 형성하기 위해 예를 들어, 불화 붕소가 이온 주입되고, 드레인 영역에 저농도 불순물 확산층을 형성하기 위해 예를 들어, 붕소가 이온 주입된다. 그러한 선택으로, 소오스 영역의 저농도 불순물 확산층내 불순물의 확산 계수는, 드레인 영역의 저농도 불순물 확산층내 불순물의 확산 계수보다 작아진다.
또한, 본 발명이 P-채널 MOS 트랜지스터에 적용될 때, N 형 불순물이 도입되는 포켓영역이 소오스 영역에 형성될 수도 있다. 이 경우에, 비소, 인 등이 이온 주입된다.
게다가, 소오스 영역과 드레인 영역을 형성하기 위한 이온 주입의 순서가 역전될 수도 있다. 즉, 소오스 영역을 형성하기 위한 이온 주입이 먼저 형성될 수도 있다.
본 발명에 따르면, 특성의 저하없이 게이트 길이를 짧게 함으로써, 고속 동작에 적합한 LDD 구조를 갖는 반도체 장치가 제공되며, 상기 반도체 장치의 제조방법이 제공된다.
Claims (13)
- 제 1 도전형 반도체 기판과상기 반도체 기판의 표면에 형성된 전계효과 MOS 트랜지스터를 구비하되,상기 전계효과 MOS 트랜지스터가,상기 반도체 기판 상에 형성된 게이트 전극,상기 반도체 기판의 표면에 형성된 상기 제 1 도전형과 반대인 제 2 도전형 제 1 확산층 및 상기 반도체 기판의 표면에서 상기 제 1 확산층보다 상기 게이트 전극에 가깝게 형성되고 상기 제 1 확산층보다 낮은 불순물 농도를 갖는 제 2 도전형 제 2 확산층을 포함하는 드레인 영역, 그리고상기 반도체 기판의 표면에 형성된 제 2 도전형 제 3 확산층, 및 상기 반도체 기판의 표면에서 상기 제 3 확산층보다 상기 게이트 전극에 가깝게 형성되고 상기 제 3 확산층보다 낮은 불순물 농도와 상기 제 2 확산층 내에서 보다 작은 확산 계수를 갖는 제 2 도전형 제 4 확산층을 포함하는 소오스 영역을 구비하는 것을 특징으로 하는 LDD 구조를 갖는 반도체 장치.
- 제 1 항에 있어서,상기 소오스 영역이, 상기 제 4 확산층 주위에 형성되며, 상기 반도체 기판의 불순물 농도보다 높은 불순물 농도를 갖는 제 1 도전형 제 5 확산층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 기판이 P 형이고,상기 제 2 확산층 내의 상기 불순물이 인(P)이며,상기 제 4 확산층 내의 상기 불순물이 비소(As) 또는 안티몬(Sb)인 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 반도체 기판이 P 형이고,상기 제 5 확산층 내의 상기 불순물이 붕소인 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 반도체 기판이 P 형이고,불화 붕소가 상기 제 5 확산층 내에 도입되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 기판이 N 형이고,상기 제 2 확산층 내에 붕소가 도입되며,상기 제 4 확산층 내에 불화 붕소가 도입되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 반도체 기판이 N 형이고,상기 제 5 확산층 내의 불순물이 인 또는 비소인 것을 특징으로 하는 반도체 장치.
- 드레인이 형성될 드레인 형성 예정 영역과 소오스가 형성될 소오스 형성 예정 영역을 갖는 제 1 도전형 반도체 기판 상에 게이트 전극을 형성하는 단계,상기 반도체 기판 표면의 상기 드레인 형성 예정 영역 내에 상기 제 1 도전형과 반대인 제 2 도전형 제 1 불순물을 선택적으로 도입하여, 제 1 확산층을 형성하는 단계,상기 반도체 기판 표면의 상기 소오스 형성 예정 영역 내에 상기 제 1 불순물의 확산 계수보다 작은 확산계수를 갖는 제 2 도전형 제 2 불순물을 선택적으로 도입하여, 제 2 확산층을 형성하는 단계,상기 게이트 전극의 측면 상에 측벽을 형성하는 단계, 및상기 게이트 전극과 상기 측벽을 마스크로서 이용하여, 상기 반도체 기판의 표면에 상기 제 1 및 제 2 불순물의 농도보다 높은 농도로 제 2 도전형 제 3 불순물을 도입하여, 제 3 확산층을 형성하는 단계를 구비하는 것을 특징으로 하는 LDD 구조를 갖는 반도체 장치의 제조방법.
- 제 8 항에 있어서,상기 제 2 확산층을 형성하는 상기 단계와 상기 측벽을 형성하는 상기 단계 사이에, 상기 소오스 형성 예정 영역 내에 제 1 도전형 제 4 불순물을 도입하는 단계를 더 구비하여, 상기 반도체 기판의 불순물 농도보다 높은 불순물 농도를 갖는 제 4 확산층을 상기 제 2 확산층 주위에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서,상기 반도체 기판이 P 형이고,상기 제 1 불순물이 인이며,상기 제 2 불순물이 비소 또는 안티몬인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,상기 반도체 기판이 P 형이고,상기 제 4 불순물이 붕소 또는 불화 붕소인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서,상기 반도체 기판이 N 형이고,상기 제 1 불순물이 붕소이며,상기 제 2 불순물이 불화 붕소인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,상기 반도체 기판이 N 형이고,상기 제 4 불순물이 인 또는 비소인 것을 특징으로 하는 반도체 장치의 제조방법.
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