JP2578662B2 - 半導体装置の製造方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、更に詳しく言
えば短チャンネルのMOS電界効果トランジスタ（FET）の
構造に関する。
えば短チャンネルのMOS電界効果トランジスタ（FET）の
構造に関する。
（ロ）従来の技術 従来より、半導体装置の高集積化および高密度がを図
るため、電界効果トランジスタのチャンネル長を短くし
た、いわゆる短チャンネル構造の電界効果トランジスタ
が用いられている。
るため、電界効果トランジスタのチャンネル長を短くし
た、いわゆる短チャンネル構造の電界効果トランジスタ
が用いられている。
しかし、チャンネル長が短くなればなるほど、ソース
・ドレイン間のバンチスルー電圧が低下したり、あるい
はしきい値電圧（Vth）のバラツキが大きくなる。また
ドレイン付近の高電界によるホットエレクトロンが発生
し易くなって、しきい値電圧の変動を生じ、トランジス
タの電気的特性を損なう。
・ドレイン間のバンチスルー電圧が低下したり、あるい
はしきい値電圧（Vth）のバラツキが大きくなる。また
ドレイン付近の高電界によるホットエレクトロンが発生
し易くなって、しきい値電圧の変動を生じ、トランジス
タの電気的特性を損なう。
そこで、LDD（Lightly Doped Drain）と呼ばれる不純
物濃度の異なる二重のソース・ドレイン領域を有するト
ランジスタ構造が提案されている。
物濃度の異なる二重のソース・ドレイン領域を有するト
ランジスタ構造が提案されている。
第４図は従来例の構造方法によって形成されるLDD構
造のトランジスタの断面図である。図において、（21）
はＰ型Si基板であり、（22）はポリSiゲート電極（24）
をマスクにしてリンイオン（P+）を注入されて形成され
た低濃度Ｎ型層であり、（23）はポリSiゲート電極（2
4）およびサイドウォールSiO2膜（26）をマスクにして
ヒ素イオン（As+）を注入されて形成された高濃度Ｎ型
層である。
造のトランジスタの断面図である。図において、（21）
はＰ型Si基板であり、（22）はポリSiゲート電極（24）
をマスクにしてリンイオン（P+）を注入されて形成され
た低濃度Ｎ型層であり、（23）はポリSiゲート電極（2
4）およびサイドウォールSiO2膜（26）をマスクにして
ヒ素イオン（As+）を注入されて形成された高濃度Ｎ型
層である。
この構造において、高濃度Ｎ型層（23）は、図示して
いないソース・ドレイン電極とオーミックコンタクトを
得るためのものであり、低濃度Ｎ型層（22）はドレイン
付近の電界を弱くしてホットエレクトロン発生を抑制す
るとともに、短チャンネル効果を抑えてパンチスルー電
圧を向上させる作用をもつ。
いないソース・ドレイン電極とオーミックコンタクトを
得るためのものであり、低濃度Ｎ型層（22）はドレイン
付近の電界を弱くしてホットエレクトロン発生を抑制す
るとともに、短チャンネル効果を抑えてパンチスルー電
圧を向上させる作用をもつ。
（ハ）発明が解決しようとする課題 ところで、最近の半導体集積回路の高集積化・高密度
化の要求はより強くなり、従って短チャンネル化の要求
は、より厳しくなっている。
化の要求はより強くなり、従って短チャンネル化の要求
は、より厳しくなっている。
本発明はかかる従来の問題に鑑みて創作されたもので
あり、チャンネルがより短くなった場合にも、短チャン
ネル効果（しきい値電圧Vthおよびパンチスルー電圧の
低下）ホットエレクトロンの発生等を抑制することので
きる新規の構造のトランジスタの製造方法の提供を目的
とする。
あり、チャンネルがより短くなった場合にも、短チャン
ネル効果（しきい値電圧Vthおよびパンチスルー電圧の
低下）ホットエレクトロンの発生等を抑制することので
きる新規の構造のトランジスタの製造方法の提供を目的
とする。
（ニ）課題を解決するための手段 上記課題を解決するために、本発明の半導体層の製造
方法は、第１図に示すように 一導電型の半導体基板（１）の表面に第１の逆導電型
不純物層（４）を形成し、該第１の逆導電型不純物層
（４）直下に半導体基板の不純物濃度よりも高い濃度の
第１の一導電型不純物層（３）を形成する工程と、 ゲート絶縁膜（５）およびゲート電極（７）を形成し
た後に、該ゲート電極をマスクとして一導電型および逆
導電型の不純物を注入し、前記ゲート電極端に連接する
ように第２の一導電型不純物（９）と該第２の一導電型
不純物層（９）より半導体基板（１）の表面から浅い位
置に第２の逆導電型不純物層（10）を形成する工程と、 前記ゲート電極（７）の両側にサイドウォール絶縁膜
（13）を形成した後に該ゲート電極（７）およびサイド
ウォール絶縁膜（13）をマスクとして、基板（１）内に
２種類の逆導電型不純物を注入し、ソース・ドレイン電
極コンタクト用の高濃度の第４の逆導電型不純物層（1
2）と該第４の逆導電型不純物層（12）よりも深い位置
で、該第４の逆導電型不純物（12）よりも低い濃度の第
３の逆導電型不純物（11）を形成し且つ前記第１の一導
電型不純物層（３）および第２の一導電型不純物層
（９）より前記第３の逆導電型不純物層（11）を深く形
成する工程とを有することを特徴としている。
方法は、第１図に示すように 一導電型の半導体基板（１）の表面に第１の逆導電型
不純物層（４）を形成し、該第１の逆導電型不純物層
（４）直下に半導体基板の不純物濃度よりも高い濃度の
第１の一導電型不純物層（３）を形成する工程と、 ゲート絶縁膜（５）およびゲート電極（７）を形成し
た後に、該ゲート電極をマスクとして一導電型および逆
導電型の不純物を注入し、前記ゲート電極端に連接する
ように第２の一導電型不純物（９）と該第２の一導電型
不純物層（９）より半導体基板（１）の表面から浅い位
置に第２の逆導電型不純物層（10）を形成する工程と、 前記ゲート電極（７）の両側にサイドウォール絶縁膜
（13）を形成した後に該ゲート電極（７）およびサイド
ウォール絶縁膜（13）をマスクとして、基板（１）内に
２種類の逆導電型不純物を注入し、ソース・ドレイン電
極コンタクト用の高濃度の第４の逆導電型不純物層（1
2）と該第４の逆導電型不純物層（12）よりも深い位置
で、該第４の逆導電型不純物（12）よりも低い濃度の第
３の逆導電型不純物（11）を形成し且つ前記第１の一導
電型不純物層（３）および第２の一導電型不純物層
（９）より前記第３の逆導電型不純物層（11）を深く形
成する工程とを有することを特徴としている。
（＊）作 用 本発明の製造方法によれば、第１図の半導体基板
（１）内の不純物の型およびその不純物の濃度分布は、
第２図Ａ〜Ｃに示すようになる。
（１）内の不純物の型およびその不純物の濃度分布は、
第２図Ａ〜Ｃに示すようになる。
第２図Ａでは、ポリSiゲート電極（７）直下の第1N型
層（４）、第1P型層（３）およびＰ型Si基板（１）の不
純物分布を示している（第１図で、Ａ−Ａ切断線で示す
部分）。
層（４）、第1P型層（３）およびＰ型Si基板（１）の不
純物分布を示している（第１図で、Ａ−Ａ切断線で示す
部分）。
第２図Ｂでは、サイドウォールSiO2膜（13）直下の第
2N型層（10）、第2P型層（９）およびＰ型Si基板（１）
の不純物濃度分布を示している（第１図で、Ｂ−Ｂ切断
線で示す部分）。
2N型層（10）、第2P型層（９）およびＰ型Si基板（１）
の不純物濃度分布を示している（第１図で、Ｂ−Ｂ切断
線で示す部分）。
また第２図Ｃでは、ソース・ドレイン流域付近の第4N
型層（12）、第3N型層（11）およびＰ型Si基板（１）の
不純物濃度分布を示している（第１図で、Ｃ−Ｃ断面線
で示す部分）。
型層（12）、第3N型層（11）およびＰ型Si基板（１）の
不純物濃度分布を示している（第１図で、Ｃ−Ｃ断面線
で示す部分）。
以上のような濃度分布になっているので、次のような
作用が得られる。
作用が得られる。
第１に、第1N型層（４）を形成して、ソース・ドレイ
ン電流が流れるチャンネル領域を低濃度のＮ型にしてい
るので、チャンネル領域にかかる電界が弱まり、この結
果、電子の移動度を高くすることができる。
ン電流が流れるチャンネル領域を低濃度のＮ型にしてい
るので、チャンネル領域にかかる電界が弱まり、この結
果、電子の移動度を高くすることができる。
第２に、第1N型層（４）の下にＰ型Si基板（１）より
も不純物濃度の高い第1P型層（３）を形成しているの
で、ソース・ドレイン間に電圧が印加されたときの空乏
層の伸びが少なく、この結果、バンチスルー電圧を高く
することができる。またこの第1P型層（３）の深さは、
ソース・ドレイン領域（第3N型層（11））の深さ（xj）
よりも浅く形成される。これによりソース・ドレインの
PN接合容量の増加を抑えることができる。
も不純物濃度の高い第1P型層（３）を形成しているの
で、ソース・ドレイン間に電圧が印加されたときの空乏
層の伸びが少なく、この結果、バンチスルー電圧を高く
することができる。またこの第1P型層（３）の深さは、
ソース・ドレイン領域（第3N型層（11））の深さ（xj）
よりも浅く形成される。これによりソース・ドレインの
PN接合容量の増加を抑えることができる。
第３に、ドレイン近傍に低濃度の第2N型層（10）が、
第２図Ｂに示すような分布（リトログレード分布）で形
成されているので、電流バスがSi−SiO2膜界面から遠ざ
かる。このため、ホットキャリアが発生したとしても、
該界面やSiO2膜（５）、あるいはボリSiゲート電極
（７）に注入する確率が下がるので、トランジスタの特
性変動を抑えることができる。
第２図Ｂに示すような分布（リトログレード分布）で形
成されているので、電流バスがSi−SiO2膜界面から遠ざ
かる。このため、ホットキャリアが発生したとしても、
該界面やSiO2膜（５）、あるいはボリSiゲート電極
（７）に注入する確率が下がるので、トランジスタの特
性変動を抑えることができる。
第４に、第2N型層（10）の下に、Ｐ型Si基板（１）よ
りも高濃度の第2P型層（９）を設けているので、ソース
・ドレイン間の空乏層の伸びが抑えられ、バンチスルー
電圧が更に上昇する。
りも高濃度の第2P型層（９）を設けているので、ソース
・ドレイン間の空乏層の伸びが抑えられ、バンチスルー
電圧が更に上昇する。
第５に、高濃度の第4N型層（12）の外側に低濃度の第
3N型層（11）を設けているので、ソース・ドレインと基
板間のPN接合容量が低減化し、これによりトランジスタ
のスイッチングスピードの向上を図ることができる。
3N型層（11）を設けているので、ソース・ドレインと基
板間のPN接合容量が低減化し、これによりトランジスタ
のスイッチングスピードの向上を図ることができる。
第６に、第3N型層（11）が横方向に拡散するので、サ
イドウォールSiO2膜（13）の直下の不純物濃度が上昇
し、ソース・ドレイン抵抗が低下する。
イドウォールSiO2膜（13）の直下の不純物濃度が上昇
し、ソース・ドレイン抵抗が低下する。
（ヘ）実施例 次に本発明の実施例に係る半導体装置の製造方法につ
いて説明する。第３図Ａ〜Ｆは本発明の実施例に係るト
ランジスタの製造工程を説明する断面図である。
いて説明する。第３図Ａ〜Ｆは本発明の実施例に係るト
ランジスタの製造工程を説明する断面図である。
まずＰ型Si基板（１）を熱酸化して膜厚500ÅのSiO2
膜（２）を形成した後、ボロンイオン（B+）を注入エネ
ルギー80KeV,ドーズ量1.6×1012cm-2の条件で、またリ
ンイオン（P+）を注入エネルギー60KeV、ドーズ量３×1
011cm-2の条件でイオン注入して、第1P型層（３），第1
N型層（４）を形成する（同図Ａ）。
膜（２）を形成した後、ボロンイオン（B+）を注入エネ
ルギー80KeV,ドーズ量1.6×1012cm-2の条件で、またリ
ンイオン（P+）を注入エネルギー60KeV、ドーズ量３×1
011cm-2の条件でイオン注入して、第1P型層（３），第1
N型層（４）を形成する（同図Ａ）。
次にSiO2膜（２）をエッチング除去した後、熱酸化し
て、例えば170ÅのゲートSiO2膜（５）を形成し、更に
ポリSi膜（６）を形成した後、リンを拡散して該ポリSi
膜（６）をＮ型化する（同図Ｂ）。
て、例えば170ÅのゲートSiO2膜（５）を形成し、更に
ポリSi膜（６）を形成した後、リンを拡散して該ポリSi
膜（６）をＮ型化する（同図Ｂ）。
次にポリSi膜（６）をパターンニングしてポリSiゲー
ト電極（７）を形成し、熱酸化して膜厚200Å程度のSiO
2膜（８）を形成して、ポリSiゲート電極（７）を被覆
する（同図Ｃ）。
ト電極（７）を形成し、熱酸化して膜厚200Å程度のSiO
2膜（８）を形成して、ポリSiゲート電極（７）を被覆
する（同図Ｃ）。
次にポリSiゲート電極（７）をマスクにして、ボロン
イオン（B+）を注入エネルギー40KeV,ドーズ量３×1012
cm-2の条件で、またヒ素イオン（AS+）を注入エネルギ
ー130KeV,ドーズ量３×1013cm-2の条件でイオン注入
し、第2P型層（９），第2N型層（10）を形成する（同図
Ｄ）。
イオン（B+）を注入エネルギー40KeV,ドーズ量３×1012
cm-2の条件で、またヒ素イオン（AS+）を注入エネルギ
ー130KeV,ドーズ量３×1013cm-2の条件でイオン注入
し、第2P型層（９），第2N型層（10）を形成する（同図
Ｄ）。
次いでCVD法により膜厚2000ÅのSiO2膜を形成した
後、異方向エッチング（RIE）によりエッチングしてサ
イドウォールSiO2膜（13）を形成する（同図Ｅ）。
後、異方向エッチング（RIE）によりエッチングしてサ
イドウォールSiO2膜（13）を形成する（同図Ｅ）。
次にポリSiゲート電極（７）およびサイドウォールSi
O2膜（13）をマスクにして、ヒ素イオン（As+）を注入
エネルギー60KeV,ドーズ量５×1015cm-2の条件で、また
リンイオン（P+）を注入エネルギー60KeV,ドーズ量１×
1014cm-2の条件で注入し、第3N型層（11），第4N型層
（12）を形成する（同図Ｆ）。
O2膜（13）をマスクにして、ヒ素イオン（As+）を注入
エネルギー60KeV,ドーズ量５×1015cm-2の条件で、また
リンイオン（P+）を注入エネルギー60KeV,ドーズ量１×
1014cm-2の条件で注入し、第3N型層（11），第4N型層
（12）を形成する（同図Ｆ）。
このように本発明の実施例に係る製造方法によって形
成されたトランジスタの構造は、第１図に示すものと同
様となり、その濃度プロファイルは第２図に示すような
もとなる。
成されたトランジスタの構造は、第１図に示すものと同
様となり、その濃度プロファイルは第２図に示すような
もとなる。
そして、各不純物領域は次のような作用、効果を示
す。すなわち、第4N型層（12）は高濃度に形成されてい
るので、図示しない電極とオーミックにコンタクトする
ことができる。第3N型層（11）は低濃度に形成されてい
るので、基板（１）との間で形成されるPN接合の容量を
減らすことができる。また第2P型層（９）の形成によ
り、基板（１）側への空乏層の伸びを抑えることがで
き、これによりパンチスルー電圧を高くすることができ
る。そして第2N型層（10）を低濃度に形成しているの
で、この付近の電界を弱めてホットキャリアの発生を抑
えることができる。更に該第2N型層（10）をリトログレ
ードな濃度分布に形成しているので、第2N型層（10）を
ソース・ドレイン電流が流れるとき、その通路をSi−Si
O2界面から遠ざけることができる。このためホットキャ
リアが発生したとしても、Si−SiO2界面やSiO2膜（５）
あるいはポリSiゲート電極（７）に該ホットキャリアが
注入する確率を小さくしてトランジスタ特性が変動する
のを防止することができる。また第3N型層（11）が横方
向に拡散することにより、第2N型層（10）の不純物濃度
を上げているので、ソース・ドレイン抵抗を小さくする
ことができる。
す。すなわち、第4N型層（12）は高濃度に形成されてい
るので、図示しない電極とオーミックにコンタクトする
ことができる。第3N型層（11）は低濃度に形成されてい
るので、基板（１）との間で形成されるPN接合の容量を
減らすことができる。また第2P型層（９）の形成によ
り、基板（１）側への空乏層の伸びを抑えることがで
き、これによりパンチスルー電圧を高くすることができ
る。そして第2N型層（10）を低濃度に形成しているの
で、この付近の電界を弱めてホットキャリアの発生を抑
えることができる。更に該第2N型層（10）をリトログレ
ードな濃度分布に形成しているので、第2N型層（10）を
ソース・ドレイン電流が流れるとき、その通路をSi−Si
O2界面から遠ざけることができる。このためホットキャ
リアが発生したとしても、Si−SiO2界面やSiO2膜（５）
あるいはポリSiゲート電極（７）に該ホットキャリアが
注入する確率を小さくしてトランジスタ特性が変動する
のを防止することができる。また第3N型層（11）が横方
向に拡散することにより、第2N型層（10）の不純物濃度
を上げているので、ソース・ドレイン抵抗を小さくする
ことができる。
また第1P型層（３）の形成により、ソース・ドレイン
間の空乏層の伸びを抑えてパンチスルー電圧を高くする
ことができる。そして第1N型層（４）の形成によって極
めて不純物濃度の低いチャンネル領域を形成することに
より、チャンネル領域での電界を弱めて該チャンネルを
走行するキャリアの移動度を高くすることができる。
間の空乏層の伸びを抑えてパンチスルー電圧を高くする
ことができる。そして第1N型層（４）の形成によって極
めて不純物濃度の低いチャンネル領域を形成することに
より、チャンネル領域での電界を弱めて該チャンネルを
走行するキャリアの移動度を高くすることができる。
以上のように本発明の実施例によれば、ソース・ドレ
インにおけるPN接合容量の低減、チャンネルを走行する
キャリアの移動度の向上ソース・ドレイン抵抗の低減に
より、トランジスタの動作速度の向上を図ることができ
る。またパンチスルー電圧の向上およびホットキャリア
の発生を抑制することができるので、トランジスタの信
頼性の向上を図ることができる。
インにおけるPN接合容量の低減、チャンネルを走行する
キャリアの移動度の向上ソース・ドレイン抵抗の低減に
より、トランジスタの動作速度の向上を図ることができ
る。またパンチスルー電圧の向上およびホットキャリア
の発生を抑制することができるので、トランジスタの信
頼性の向上を図ることができる。
（ト）発明の効果 以上説明したように、本発明の不純物領域の形成およ
び該不純物領域の濃度分布により、ソース・ドレインに
おけるPN接合容量の低減、ソース・ドレイン寄生抵抗の
低減およびチャンネル領域におけるキャリアの移動度を
高くすることができるので、トランジスタの動作速度の
向上を図ることができる。また空乏層の伸びが抑えられ
るのでパンチスルー電圧が高くなるとともに、ホットキ
ャリアの発生の抑制および発生による影響を少なくした
ので、トランジスタの信頼性の向上を図ることができ
る。
び該不純物領域の濃度分布により、ソース・ドレインに
おけるPN接合容量の低減、ソース・ドレイン寄生抵抗の
低減およびチャンネル領域におけるキャリアの移動度を
高くすることができるので、トランジスタの動作速度の
向上を図ることができる。また空乏層の伸びが抑えられ
るのでパンチスルー電圧が高くなるとともに、ホットキ
ャリアの発生の抑制および発生による影響を少なくした
ので、トランジスタの信頼性の向上を図ることができ
る。
第１図は本発明の半導体装置の構造を示す断面図、第２
図は第１図の半導体装置の基板内における不純物の濃度
分布を示す特性図、第３図Ａ〜Ｆは本発明の実施例の製
造方法を説明する断面図、第４図は従来例を説明する断
面図である。
図は第１図の半導体装置の基板内における不純物の濃度
分布を示す特性図、第３図Ａ〜Ｆは本発明の実施例の製
造方法を説明する断面図、第４図は従来例を説明する断
面図である。
Claims (2)
- 【請求項１】一導電型の半導体基板（１）の表面に第１
の逆導電型不純物層（４）を形成し、該第１の逆導電型
不純物層（４）直下に半導体基板の不純物濃度よりも高
い濃度の第１の一導電型不純物層（３）を形成する工程
と、 ゲート絶縁膜（５）およびゲート電極（７）を形成した
後に、該ゲート電極をマスクとして一導電型および逆導
電型の不純物を注入し、前記ゲート電極端に隣接するよ
うに第２の一導電型不純物層（９）と該第２の一導電型
不純物層（９）より半導体基板（１）の表面から浅い位
置に第２の逆導電型不純物層（10）を形成する工程と、 前記ゲート電極（７）の両側にサイドウォール絶縁膜
（13）を形成した後に該ゲート電極（７）およびサイド
ウォール絶縁膜（13）をマスクとして、基板（１）内に
２種類の逆導電型不純物を注入し、ソース・ドレイン電
極コンタクト用の高濃度の第４の逆導電型不純物層（1
2）と該第４の逆導電型不純物層（12）よりも深い位置
で、該第４の逆導電型不純物層（12）よりも低い濃度の
第３の逆導電型不純物層（11）を形成し且つ前記第１の
一導電型不純物層（３）および第２の一導電型不純物層
（９）より前記第３の逆導電型不純物層（11）を深く形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記一導電型はＰ型、逆導電型はＮ型であ
り、第２の逆導電型不純物層（10）はヒ素を不純物とす
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127313A JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127313A JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305443A JPH02305443A (ja) | 1990-12-19 |
| JP2578662B2 true JP2578662B2 (ja) | 1997-02-05 |
Family
ID=14956854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127313A Expired - Fee Related JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578662B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| KR970023883A (ko) * | 1995-10-09 | 1997-05-30 | 윌리엄 이. 힐러 | 초경사 리트로그레이드 및/또는 포켓 임플랜트 및/또는 카운터 도우핑을 갖는 반도체 장치 |
| JP2004014941A (ja) * | 2002-06-10 | 2004-01-15 | Nec Corp | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789587B2 (ja) * | 1985-12-27 | 1995-09-27 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JPS63302566A (ja) * | 1987-06-02 | 1988-12-09 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
-
1989
- 1989-05-19 JP JP1127313A patent/JP2578662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305443A (ja) | 1990-12-19 |
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