JPH02203566A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH02203566A JPH02203566A JP2419189A JP2419189A JPH02203566A JP H02203566 A JPH02203566 A JP H02203566A JP 2419189 A JP2419189 A JP 2419189A JP 2419189 A JP2419189 A JP 2419189A JP H02203566 A JPH02203566 A JP H02203566A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大規模集積回路（ＶＬＳ ｌ ）の構成素子で
あるＭＯ５型電界効果トランジスター（以下ＭＯ５ＦＥ
Ｔと略記）に関するものである。
あるＭＯ５型電界効果トランジスター（以下ＭＯ５ＦＥ
Ｔと略記）に関するものである。
従来の技術
従来のｐチャネルＭＯ５ＦＥＴの断面構造図を第３図に
示す。ゲート電極３に、ｎ型の不純物を含むｎ″−型の
多結晶シリコンを用いている。それにより半導体基板と
の仕事間数の違いを生じ、しきい値Ｖｔを０．６Ｖ近傍
に設定するために、ｐ型埋め込み層７を形成している。
示す。ゲート電極３に、ｎ型の不純物を含むｎ″−型の
多結晶シリコンを用いている。それにより半導体基板と
の仕事間数の違いを生じ、しきい値Ｖｔを０．６Ｖ近傍
に設定するために、ｐ型埋め込み層７を形成している。
埋め込み層上にゲート絶縁膜２を介して設けられたゲー
ト電極３の両端にはソース４・ドレイン５としてのｐゝ
拡散層が、埋め込みＮ７に接して半導体基板表面および
その近傍に形成される。ｐ型埋め込み層はボロンを不純
物としてイオン注入・拡散することにより形成されてい
る。
ト電極３の両端にはソース４・ドレイン５としてのｐゝ
拡散層が、埋め込みＮ７に接して半導体基板表面および
その近傍に形成される。ｐ型埋め込み層はボロンを不純
物としてイオン注入・拡散することにより形成されてい
る。
発明が解決しようとする課題
しかしながら、ボロンは拡散係数が大きいため素子の微
細化が進んでいるにもかかわらず薄膜化されていない。
細化が進んでいるにもかかわらず薄膜化されていない。
このため、埋め込み層の不純物濃度は緩やかにに分布し
、基板バイアスによる空乏層が進入し、しきい値の変化
が大きくなる。これは、ソース電位が基板電位より浮き
上がるような回路、例えば、トランスファーゲートやＮ
ＡＮＤ／ＮＯＲの電流が減少し、回路動作が遅くなるこ
とを意味する。
、基板バイアスによる空乏層が進入し、しきい値の変化
が大きくなる。これは、ソース電位が基板電位より浮き
上がるような回路、例えば、トランスファーゲートやＮ
ＡＮＤ／ＮＯＲの電流が減少し、回路動作が遅くなるこ
とを意味する。
また、ソース・ドレイン間距離すなはちチャネル長が短
縮されてきたにもかかわらず、電源電圧は一定であるた
め、ドレイン電界は高まっている。
縮されてきたにもかかわらず、電源電圧は一定であるた
め、ドレイン電界は高まっている。
そのため、ドレイン近傍の高電界領域（ａ点）で発生す
るホットキャリアによる特性の劣化が増大している。ア
バランシェは正孔で引き起こされるよりも電子による方
が確率が高いので、ｐチャネルに於いては、発生したホ
ットキャリアの内型子を速く高電界領域から基板へ抜き
出せれば、ホットキャリアの総発生量は抑制され得るが
、これに対して従来の埋め込み層の不純物濃度分布は緩
やかでその接合深さは深かった。そのため、ａ点から基
板までの距離が長くこの効果は期待できなかった。
るホットキャリアによる特性の劣化が増大している。ア
バランシェは正孔で引き起こされるよりも電子による方
が確率が高いので、ｐチャネルに於いては、発生したホ
ットキャリアの内型子を速く高電界領域から基板へ抜き
出せれば、ホットキャリアの総発生量は抑制され得るが
、これに対して従来の埋め込み層の不純物濃度分布は緩
やかでその接合深さは深かった。そのため、ａ点から基
板までの距離が長くこの効果は期待できなかった。
そこで本発明は、この埋め込み層の不純物濃度を急峻か
つ薄くすることをその目的とするものである。
つ薄くすることをその目的とするものである。
課題を解決するための手段
本発明は、埋め込み層の下方にその埋め込み層に接して
、順次、急峻な分布の第１のバンチスルー防止層および
緩やかな分布の第２のバンチスルー防止層とを形成する
ものである。
、順次、急峻な分布の第１のバンチスルー防止層および
緩やかな分布の第２のバンチスルー防止層とを形成する
ものである。
作用
埋め込み層の下方の一部が急峻な分布の第１のバンチス
ルー防止層とより低濃度で緩やかな分布の第２のパンチ
スルー防止層により、補償されて１導電型に変換され、
埋め込みチャネルの実効的な分布が急峻でその接合深さ
が浅くなる。
ルー防止層とより低濃度で緩やかな分布の第２のパンチ
スルー防止層により、補償されて１導電型に変換され、
埋め込みチャネルの実効的な分布が急峻でその接合深さ
が浅くなる。
実施例
本発明をｐチャネルＭＯ５ＦＥＴに適用した実施例を第
１図に示す。ｎ型半導体基板ｌの表面を含む近傍に濃度
がｌ Ｘ １０Ｉ７ｃｓ＋−３で厚みが０．１ミクロン
ｃ７）ｐ型埋め込み層７、基板表面に熱酸化法で形成さ
れた厚さ８ｎｍのゲート酸化膜２を介して設けられた燐
を含む厚さ２００止の多結晶シリコンゲート３、ゲート
３の両端にボロンを注入して形成された高濃度のｐ“型
ソース４・ドレイン５およびｐ型埋め込み層の下方に接
して順次形成された急峻な分布の第１のバンチスルー防
止Ｎ６１および緩やかでかつより低濃度の第２のバンチ
スルー防止層６２とからＰチャネルＭＯ５ＦＥＴが構成
されている。なお、金属配線やコンタクトなどは省略し
である。
１図に示す。ｎ型半導体基板ｌの表面を含む近傍に濃度
がｌ Ｘ １０Ｉ７ｃｓ＋−３で厚みが０．１ミクロン
ｃ７）ｐ型埋め込み層７、基板表面に熱酸化法で形成さ
れた厚さ８ｎｍのゲート酸化膜２を介して設けられた燐
を含む厚さ２００止の多結晶シリコンゲート３、ゲート
３の両端にボロンを注入して形成された高濃度のｐ“型
ソース４・ドレイン５およびｐ型埋め込み層の下方に接
して順次形成された急峻な分布の第１のバンチスルー防
止Ｎ６１および緩やかでかつより低濃度の第２のバンチ
スルー防止層６２とからＰチャネルＭＯ５ＦＥＴが構成
されている。なお、金属配線やコンタクトなどは省略し
である。
第１図のＡ−Ａ’に沿ったｐ型埋め込み層の不純物分布
を第２図に示す。埋め込み層のボロンの元々の分布７０
は第１のＦ２Ｏ３に補償されて差引後の分布７になる。
を第２図に示す。埋め込み層のボロンの元々の分布７０
は第１のＦ２Ｏ３に補償されて差引後の分布７になる。
下方に残るボロン７０Ｂは、低濃度で緩やかな分布６２
より消滅している。急峻な分布を形成するためには、拡
散係数の小さな不純物が用いられる。すなわち、第１の
防止層６１にはヒ素が、第２の防止層６２には燐がイオ
ン注入及び熱拡散により導入される。従来例の不純物分
布く第４図）と比較すると、ｐ型埋め込みチャネルの分
布は本発明に於いて急峻でしかも接合深さが浅くなって
いることが判る。
より消滅している。急峻な分布を形成するためには、拡
散係数の小さな不純物が用いられる。すなわち、第１の
防止層６１にはヒ素が、第２の防止層６２には燐がイオ
ン注入及び熱拡散により導入される。従来例の不純物分
布く第４図）と比較すると、ｐ型埋め込みチャネルの分
布は本発明に於いて急峻でしかも接合深さが浅くなって
いることが判る。
発明の効果
本発明は上述した構成と作用により下記の実用上の有用
な効果をもたらす。
な効果をもたらす。
（１）浬め込み層が急峻な分布なので、基板バイアスに
よる空乏層の進入が少ない。すなはち、基板バイアス効
果が小さい。このため、トランスファーゲートの様なソ
ースが基板から浮くような回路は高速である。
よる空乏層の進入が少ない。すなはち、基板バイアス効
果が小さい。このため、トランスファーゲートの様なソ
ースが基板から浮くような回路は高速である。
（２）アバランシェ（電離衝突）が起こるａ点（第１図
）から基板までの距離が短いので、発生したホットキャ
リアは２次的アバランシェを起こさない内に速やかに基
板へ吸い出されるので、ゲート絶縁膜へのホットキャリ
ア注入は少ない。すなはち、本発明の半導体装置は信頼
性が高い。
）から基板までの距離が短いので、発生したホットキャ
リアは２次的アバランシェを起こさない内に速やかに基
板へ吸い出されるので、ゲート絶縁膜へのホットキャリ
ア注入は少ない。すなはち、本発明の半導体装置は信頼
性が高い。
以上、本発明のＭＯＳＦＥＴおよびその集積回路は高速
でホットキャリア耐性が高い。
でホットキャリア耐性が高い。
第１図は、本発明の一実施例のｐチャネルＭＯ５ＦＥＴ
の構造断面図、第２図は、第１図のＡ−Ａ’に沿った不
純物分布図、第３図は、従来例のｐチャネルＭＯ５ＦＥ
Ｔの構造断面図、第４図は、第３図のＡ−Ａ’に沿った
不純物分布図である。 ｌ・・・・ｎ型半導体基板、２・・・・ゲート酸化膜、
３・・・・多結晶シリコンゲート、４・・・・ソース、
５・・・・ドレイン、６・・・・バンチスルー防止層、
７・・・・ｐ型埋め込み層。 代理人の氏名 弁理士 粟野重孝 はか１名ｄｅｎｔＪ
χ
の構造断面図、第２図は、第１図のＡ−Ａ’に沿った不
純物分布図、第３図は、従来例のｐチャネルＭＯ５ＦＥ
Ｔの構造断面図、第４図は、第３図のＡ−Ａ’に沿った
不純物分布図である。 ｌ・・・・ｎ型半導体基板、２・・・・ゲート酸化膜、
３・・・・多結晶シリコンゲート、４・・・・ソース、
５・・・・ドレイン、６・・・・バンチスルー防止層、
７・・・・ｐ型埋め込み層。 代理人の氏名 弁理士 粟野重孝 はか１名ｄｅｎｔＪ
χ
Claims (2)
- （１）１導電型半導体基板の表面にゲート絶縁膜を介し
てゲート電極が設けられていて、上記ゲート電極で分離
されその両端に高濃度の２導電型領域であるソース・ド
レイン拡散層と、上記基板・ゲート絶縁膜の界面とその
近傍に２導電型埋め込み層とが形成されていて、上記埋
め込み層に接しその下方に順次急峻な分布の第１のパン
チスルー防止層および低濃度でかつ緩やかな分布の第２
のパンチスルー防止層とを含んでいることを特徴とする
ＭＯＳ型半導体装置。 - （２）埋め込み層はボロン、第１のパンチスルー防止層
はヒ素、第２のパンチスルー防止層はボロンを不純物と
することを特徴と特許請求の範囲第１項記載のＭＯＳ型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2419189A JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2419189A JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203566A true JPH02203566A (ja) | 1990-08-13 |
| JPH0738447B2 JPH0738447B2 (ja) | 1995-04-26 |
Family
ID=12131437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2419189A Expired - Fee Related JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738447B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929486A (en) * | 1996-10-25 | 1999-07-27 | Ricoh Company, Ltd. | CMOS device having a reduced short channel effect |
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6469347B1 (en) | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| JP2004104092A (ja) * | 2002-07-12 | 2004-04-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| JP2014072235A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 半導体集積回路装置 |
-
1989
- 1989-02-02 JP JP2419189A patent/JPH0738447B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
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| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5929486A (en) * | 1996-10-25 | 1999-07-27 | Ricoh Company, Ltd. | CMOS device having a reduced short channel effect |
| US6469347B1 (en) | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| JP2004104092A (ja) * | 2002-07-12 | 2004-04-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2014072235A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738447B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |