JPH0738447B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0738447B2 JPH0738447B2 JP2419189A JP2419189A JPH0738447B2 JP H0738447 B2 JPH0738447 B2 JP H0738447B2 JP 2419189 A JP2419189 A JP 2419189A JP 2419189 A JP2419189 A JP 2419189A JP H0738447 B2 JPH0738447 B2 JP H0738447B2
- Authority
- JP
- Japan
- Prior art keywords
- distribution
- layer
- buried layer
- punch
- prevention layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は大規模集積回路（VLSI）の構成素子であるMOS
型電界効果トランジスタ（以下MOSFETと略記）に関する
ものである。
型電界効果トランジスタ（以下MOSFETと略記）に関する
ものである。
従来の技術 従来のｐチャネルMOSFETの断面構造図を第３図に示す。
ゲート電極３に、ｎ型の不純物を含むn+型の多結晶シリ
コンを用いている。それにより半導体基板との仕事関数
の違いを生じ、しきい値Vtを0.6V近傍に設定するため
に、ｐ型埋め込み層７を形成している。埋め込み層上に
ゲート絶縁膜２を介して設けられたゲート電極３の両端
にはソース４・ドレイン５としてのp+拡散層が、埋め込
み層７に接して半導体基板表面およびその近傍に形成さ
れる。ｐ型埋め込み層はボロンを不純物としてイオン注
入・拡散することにより形成されている。
ゲート電極３に、ｎ型の不純物を含むn+型の多結晶シリ
コンを用いている。それにより半導体基板との仕事関数
の違いを生じ、しきい値Vtを0.6V近傍に設定するため
に、ｐ型埋め込み層７を形成している。埋め込み層上に
ゲート絶縁膜２を介して設けられたゲート電極３の両端
にはソース４・ドレイン５としてのp+拡散層が、埋め込
み層７に接して半導体基板表面およびその近傍に形成さ
れる。ｐ型埋め込み層はボロンを不純物としてイオン注
入・拡散することにより形成されている。
発明が解決しようとする課題 しかしながら、ボロンは拡散係数が大きいため素子の微
細化が進んでいるにもかかわらず薄膜化されていない。
このため、埋め込み層の不純物濃度は緩やかにに分布
し、基板バイアスによる空乏層が進入し、しきい値の変
化が大きくなる。これは、ソース電位が基板電位より浮
き上がるような回路、例えば、トランスファーゲートや
NAND/NORの電流が減少し、回路動作が遅くなることを意
味する。
細化が進んでいるにもかかわらず薄膜化されていない。
このため、埋め込み層の不純物濃度は緩やかにに分布
し、基板バイアスによる空乏層が進入し、しきい値の変
化が大きくなる。これは、ソース電位が基板電位より浮
き上がるような回路、例えば、トランスファーゲートや
NAND/NORの電流が減少し、回路動作が遅くなることを意
味する。
また、ソース・ドレイン間距離すなはちチャネル長が短
縮されてきたにもかかわらず、電源電圧は一定であるた
め、ドレイン電界は高まっている。そのため、ドレイン
近傍の高電界領域（ａ点）で発生するホットキャリアに
よる特性の劣化が増大している。アバランシェは正孔で
引き起こされるよりも電子による方が確率が高いので、
ｐチャネルに於いては、発生したホットキャリアの内電
子を速く高電界領域から基板へ抜き出せれば、ホットキ
ャリアの総発生量は抑制され得るが、これに対して従来
の埋め込み層の不純物濃度分布は緩やかでその接合深さ
は深かった。そのため、ａ点から基板までの距離が長く
この効果は期待できなかった。
縮されてきたにもかかわらず、電源電圧は一定であるた
め、ドレイン電界は高まっている。そのため、ドレイン
近傍の高電界領域（ａ点）で発生するホットキャリアに
よる特性の劣化が増大している。アバランシェは正孔で
引き起こされるよりも電子による方が確率が高いので、
ｐチャネルに於いては、発生したホットキャリアの内電
子を速く高電界領域から基板へ抜き出せれば、ホットキ
ャリアの総発生量は抑制され得るが、これに対して従来
の埋め込み層の不純物濃度分布は緩やかでその接合深さ
は深かった。そのため、ａ点から基板までの距離が長く
この効果は期待できなかった。
そこで本発明は、この埋め込み層の不純物濃度を急峻か
つ薄くすることをその目的とするものである。
つ薄くすることをその目的とするものである。
課題を解決するための手段 本発明は、埋め込み層の下方にその埋め込み層に接し
て、順次、急峻な分布の第１のパンチスルー防止層およ
び緩やかな分布の第２のパンチスルー防止層とを形成す
るものである。
て、順次、急峻な分布の第１のパンチスルー防止層およ
び緩やかな分布の第２のパンチスルー防止層とを形成す
るものである。
作用 埋め込み層の下方の一部が急峻な分布の第１のパンチス
ルー防止層とより低濃度で緩やかな分布の第２のパンチ
スルー防止層により、補償されて１導電型に変換され、
埋め込みチャネルの実効的な分布が急峻でその接合深さ
が浅くなる。
ルー防止層とより低濃度で緩やかな分布の第２のパンチ
スルー防止層により、補償されて１導電型に変換され、
埋め込みチャネルの実効的な分布が急峻でその接合深さ
が浅くなる。
実施例 本発明をｐチャネルMOSFETに適用した実施例を第１図に
示す。ｎ型半導体基板１の表面を含む近傍に濃度が１×
1017cm-3で厚みが0.1ミクロンのｐ型埋め込み層７、基
板表面に熱酸化法で形成された厚さ8nmのゲート酸化膜
２を介して設けられた燐を含む厚さ200nmの多結晶シリ
コンゲート３、ゲート３の両端にボロンを注入して形成
された高濃度のp+型ソース４・ドレイン５およびｐ型埋
め込み層の下方に接して順次形成された急峻な分布の第
１のパンチスルー防止層61および緩やかでかつより低濃
度の第２のパンチスルー防止層62とからＰチャネルMOSF
ETが構成されている。なお、金属配線やコンタクトなど
は省略してある。
示す。ｎ型半導体基板１の表面を含む近傍に濃度が１×
1017cm-3で厚みが0.1ミクロンのｐ型埋め込み層７、基
板表面に熱酸化法で形成された厚さ8nmのゲート酸化膜
２を介して設けられた燐を含む厚さ200nmの多結晶シリ
コンゲート３、ゲート３の両端にボロンを注入して形成
された高濃度のp+型ソース４・ドレイン５およびｐ型埋
め込み層の下方に接して順次形成された急峻な分布の第
１のパンチスルー防止層61および緩やかでかつより低濃
度の第２のパンチスルー防止層62とからＰチャネルMOSF
ETが構成されている。なお、金属配線やコンタクトなど
は省略してある。
第１図のＡ−Ａ′に沿ったｐ型埋め込み層の不純物分布
を第２図に示す。埋め込み層のボロンの元々の分布70は
第１の層61に補償されて差引後の分布７になる。下方に
残るボロン70Bは、低濃度で緩やかな分布62により消滅
している。急峻な分布を形成するためには、拡散係数の
小さな不純物が用いられる。すなわち、第１の防止層61
にはヒ素が、第２の防止層62には燐がイオン注入及び熱
拡散により導入される。従来例の不純物分布（第４図）
と比較すると、ｐ型埋め込みチャネルの分布は本発明に
於いて急峻でしかも接合深さが浅くなっていることが判
る。
を第２図に示す。埋め込み層のボロンの元々の分布70は
第１の層61に補償されて差引後の分布７になる。下方に
残るボロン70Bは、低濃度で緩やかな分布62により消滅
している。急峻な分布を形成するためには、拡散係数の
小さな不純物が用いられる。すなわち、第１の防止層61
にはヒ素が、第２の防止層62には燐がイオン注入及び熱
拡散により導入される。従来例の不純物分布（第４図）
と比較すると、ｐ型埋め込みチャネルの分布は本発明に
於いて急峻でしかも接合深さが浅くなっていることが判
る。
発明の効果 本発明は上述した構成と作用により下記の実用上の有用
な効果をもたらす。
な効果をもたらす。
（１）埋め込み層が急峻な分布なので、基板バイアスに
よる空乏層の進入が少ない。すなはち、基板バイアス効
果が小さい。このため、トランスファーゲートの様なソ
ースが基板から浮くような回路は高速である。
よる空乏層の進入が少ない。すなはち、基板バイアス効
果が小さい。このため、トランスファーゲートの様なソ
ースが基板から浮くような回路は高速である。
（２）アバランシェ（電離衝突）が起こるａ点（第１
図）から基板までの距離が短いので、発生したホットキ
ャリアは２次的アバランシェを起こさない内に速やかに
基板へ吸い出されるので、ゲート絶縁膜へのホットキャ
リア注入は少ない。すなはち、本発明の半導体装置は信
頼性が高い。
図）から基板までの距離が短いので、発生したホットキ
ャリアは２次的アバランシェを起こさない内に速やかに
基板へ吸い出されるので、ゲート絶縁膜へのホットキャ
リア注入は少ない。すなはち、本発明の半導体装置は信
頼性が高い。
以上、本発明のMOSFETおよびその集積回路は高速でホッ
トキャリア耐性が高い。
トキャリア耐性が高い。
第１図は、本発明の一実施例のｐチャネルMOSFETの構造
断面図、第２図は、第１図のＡ−Ａ′に沿った不純物分
布図、第３図は、従来例のｐチャネルMOSFETの構造断面
図、第４図は、第３図のＡ−Ａ′に沿った不純物分布図
である。 １……ｎ型半導体基板、２……ゲート酸化膜、３……多
結晶シリコンゲート、４……ソース、５……ドレイン、
６……パンチスルー防止層、７……ｐ型埋め込み層。
断面図、第２図は、第１図のＡ−Ａ′に沿った不純物分
布図、第３図は、従来例のｐチャネルMOSFETの構造断面
図、第４図は、第３図のＡ−Ａ′に沿った不純物分布図
である。 １……ｎ型半導体基板、２……ゲート酸化膜、３……多
結晶シリコンゲート、４……ソース、５……ドレイン、
６……パンチスルー防止層、７……ｐ型埋め込み層。
Claims (2)
- 【請求項１】１導電型半導体基板の表面にゲート絶縁膜
を介してゲート電極が設けられていて、上記ゲート電極
で分離されその両端に高濃度の２導電型領域であるソー
ス・ドレイン拡散層と、上記基板・ゲート絶縁膜の界面
とその近傍に２導電型埋め込み層とが形成されていて、
上記埋め込み層に接しその下方に順次急峻な分布の第１
のパンチスルー防止層および低濃度でかつ緩やかな分布
の第２のパンチスルー防止層とを含んでいることを特徴
とするMOS型半導体装置。 - 【請求項２】埋め込み層はボロン、第１のパンチスルー
防止層はヒ素、第２のパンチスルー防止層は燐を不純物
とすることを特徴とする特許請求の範囲第１項記載のMO
S型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2419189A JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2419189A JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203566A JPH02203566A (ja) | 1990-08-13 |
| JPH0738447B2 true JPH0738447B2 (ja) | 1995-04-26 |
Family
ID=12131437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2419189A Expired - Fee Related JPH0738447B2 (ja) | 1989-02-02 | 1989-02-02 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738447B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3949193B2 (ja) * | 1996-08-13 | 2007-07-25 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP3634086B2 (ja) | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP4014677B2 (ja) * | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JPH10135349A (ja) * | 1996-10-25 | 1998-05-22 | Ricoh Co Ltd | Ｃｍｏｓ型半導体装置及びその製造方法 |
| JP4671459B2 (ja) | 1999-10-20 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100487137B1 (ko) * | 2002-07-12 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP6095927B2 (ja) * | 2012-09-27 | 2017-03-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
-
1989
- 1989-02-02 JP JP2419189A patent/JPH0738447B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02203566A (ja) | 1990-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100712461B1 (ko) | 반도체장치및그제조방법 | |
| US7122411B2 (en) | SOI device with reduced drain induced barrier lowering | |
| KR910002037B1 (ko) | 반도체장치 및 그 제조방법 | |
| EP0083447B1 (en) | Triple diffused short channel device structure | |
| US5895766A (en) | Method of forming a field effect transistor | |
| KR880014679A (ko) | 샐로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법 | |
| US5291049A (en) | Mosfet with buried element isolation regions | |
| JPH0738447B2 (ja) | Ｍｏｓ型半導体装置 | |
| US4724221A (en) | High-speed, low-power-dissipation integrated circuits | |
| JPS5893279A (ja) | 半導体装置の製造方法 | |
| US5159417A (en) | Semiconductor device having short channel field effect transistor with extended gate electrode structure and manufacturing method thereof | |
| JP2635096B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60247974A (ja) | 半導体装置 | |
| JP3221901B2 (ja) | 半導体装置 | |
| JP2578662B2 (ja) | 半導体装置の製造方法 | |
| KR100482950B1 (ko) | 반도체소자 및 그 제조방법 | |
| JP2569171B2 (ja) | 半導体装置 | |
| US6933564B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| KR0167606B1 (ko) | 모스 트랜지스터 제조방법 | |
| TW495878B (en) | Semiconductor device | |
| JPH1098183A (ja) | 半導体装置とその製造方法 | |
| JPS626660B2 (ja) | ||
| KR100209744B1 (ko) | 반도체소자 제조방법 | |
| JP2507981B2 (ja) | 相補形ｍｉｓトランジスタの製造方法 | |
| JP2537649B2 (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |