JPS626660B2 - - Google Patents
Info
- Publication number
- JPS626660B2 JPS626660B2 JP10379377A JP10379377A JPS626660B2 JP S626660 B2 JPS626660 B2 JP S626660B2 JP 10379377 A JP10379377 A JP 10379377A JP 10379377 A JP10379377 A JP 10379377A JP S626660 B2 JPS626660 B2 JP S626660B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- electrode
- source
- inversion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果半導体装置に関
し、特にチヤンネル長の短いこの種トランジスタ
に関するものである。
し、特にチヤンネル長の短いこの種トランジスタ
に関するものである。
絶縁ゲート型電界効果トランジスタ（その代表
例としてMOSトランジスタがある）は、従来ソ
ース及びドレイン領域を不純物の拡散によつて形
成された拡散層で構成しているが、これらの領域
は拡散層である為接合の深さが一般的には１〜２
ミクロン程度有りこの為ソースとドレイン領域で
のパンチスルー現象が起りやすく実効チヤンネル
長を短くすることが不可能であつた。
例としてMOSトランジスタがある）は、従来ソ
ース及びドレイン領域を不純物の拡散によつて形
成された拡散層で構成しているが、これらの領域
は拡散層である為接合の深さが一般的には１〜２
ミクロン程度有りこの為ソースとドレイン領域で
のパンチスルー現象が起りやすく実効チヤンネル
長を短くすることが不可能であつた。
従来のMOS型トランジスタの構成の一例を第
１図を参照して説明する。
１図を参照して説明する。
Ｐ型シリコン基板１１には互いに離間してＮ型
のソース領域１６、およびドレイン領域１２が設
けられ、この基板１１の表面にはゲート絶縁膜１
３を介して多結晶シリコンのゲート電極１４が設
けられ、表面保膜の絶縁膜１５上には、ソース領
域１６に電極的に接続したソース電極１７と、ド
レイン領域１２に電気的に接続したドレイン電極
１８が設けられて構成されている。ここでソース
領域１６およびドレイン領域１２は基板１１への
不純物の選択的拡散によつて形成されるのが一般
的である。このためにこれらの領域の平面的形状
を精度よく再現することは困難であり、特に、こ
の拡散は基板の水平方向と共に垂直方向へも基板
表面の拡散窓、すなわち表面酸化膜の開口部を始
点としてほぼ一様に進行するものであるために、
垂直方向の拡散、すなわち接合の深さを切り離し
て平面形状のみを制御することは困難である。こ
の接合の深さが深いと一般にパンチスルー現象を
引き起こし、装置の特性上好ましいものではな
い。このような制約から、ソース領域１６とドレ
イン領域１２との間のチヤンネル領域１９におけ
るチヤンネル長Ａ（ソース領域とドレイン領域と
の離間距離に対応）を短くして装置の電流増巾率
等の特性を向上させるには限界があつた。
のソース領域１６、およびドレイン領域１２が設
けられ、この基板１１の表面にはゲート絶縁膜１
３を介して多結晶シリコンのゲート電極１４が設
けられ、表面保膜の絶縁膜１５上には、ソース領
域１６に電極的に接続したソース電極１７と、ド
レイン領域１２に電気的に接続したドレイン電極
１８が設けられて構成されている。ここでソース
領域１６およびドレイン領域１２は基板１１への
不純物の選択的拡散によつて形成されるのが一般
的である。このためにこれらの領域の平面的形状
を精度よく再現することは困難であり、特に、こ
の拡散は基板の水平方向と共に垂直方向へも基板
表面の拡散窓、すなわち表面酸化膜の開口部を始
点としてほぼ一様に進行するものであるために、
垂直方向の拡散、すなわち接合の深さを切り離し
て平面形状のみを制御することは困難である。こ
の接合の深さが深いと一般にパンチスルー現象を
引き起こし、装置の特性上好ましいものではな
い。このような制約から、ソース領域１６とドレ
イン領域１２との間のチヤンネル領域１９におけ
るチヤンネル長Ａ（ソース領域とドレイン領域と
の離間距離に対応）を短くして装置の電流増巾率
等の特性を向上させるには限界があつた。
このような欠点を解消するために提案されてい
る技術を第２図を参照して説明する。
る技術を第２図を参照して説明する。
Ｐ型半導体基板２１には拡散又はイオン注入等
によつて形成されたＮ型のソース領域２６と、こ
のソース領域と離れてＮ型のドレイン領域２２が
基板の表面方向からの選択的な不純物の拡散によ
つて形成されている。この半導体基板２１の表面
には二酸シリコン等の絶縁膜２５を介して、ソー
ス領域２６とドレイン領域２２との対面する側の
すなわちチヤンネル領域２９に面した部分のソー
ス領域２６およびドレイン領域２２の端部近傍を
被覆する如くそれぞれ多結晶シリコンの第１のバ
イアス電極３０および第２のバイアス電極３１が
設けられさらにこれらの第１のバイアス電極３０
および第２のバイアス電極３１は二酸シリコン等
の絶縁膜２５によつて被覆されている。一方ゲー
ト電極２４は多結晶シリコンによつて、これらの
第１および第２のバイアス電極に股がる如く絶縁
ゲート膜２３を基板２１との間に介して設けられ
る。他方絶縁膜２５上にはその開口を通つてソー
ス領域２６と接続したソース電極２７と、ドレイ
ン領域に接続したドレイン電極２８が設けられて
いる。
によつて形成されたＮ型のソース領域２６と、こ
のソース領域と離れてＮ型のドレイン領域２２が
基板の表面方向からの選択的な不純物の拡散によ
つて形成されている。この半導体基板２１の表面
には二酸シリコン等の絶縁膜２５を介して、ソー
ス領域２６とドレイン領域２２との対面する側の
すなわちチヤンネル領域２９に面した部分のソー
ス領域２６およびドレイン領域２２の端部近傍を
被覆する如くそれぞれ多結晶シリコンの第１のバ
イアス電極３０および第２のバイアス電極３１が
設けられさらにこれらの第１のバイアス電極３０
および第２のバイアス電極３１は二酸シリコン等
の絶縁膜２５によつて被覆されている。一方ゲー
ト電極２４は多結晶シリコンによつて、これらの
第１および第２のバイアス電極に股がる如く絶縁
ゲート膜２３を基板２１との間に介して設けられ
る。他方絶縁膜２５上にはその開口を通つてソー
ス領域２６と接続したソース電極２７と、ドレイ
ン領域に接続したドレイン電極２８が設けられて
いる。
ここで前述した第１と第２のバイアス電極３
０，３１はそこにそれぞれ正の電位が印加される
とそれぞれのバイアス電極３０，３１の下部分の
基板２１表面近傍にはそれぞれソース領域２６と
接続してチヤンネル領域２９に延る反転層領域
（ソースチヤンネル領域）３２と、ドレイン領域
２２からチヤンネル領域２９に延びる反転層領域
（ドレインチヤンネル領域）３３が形成される。
０，３１はそこにそれぞれ正の電位が印加される
とそれぞれのバイアス電極３０，３１の下部分の
基板２１表面近傍にはそれぞれソース領域２６と
接続してチヤンネル領域２９に延る反転層領域
（ソースチヤンネル領域）３２と、ドレイン領域
２２からチヤンネル領域２９に延びる反転層領域
（ドレインチヤンネル領域）３３が形成される。
これらの反転層領域３２，３３はそれぞれソー
ス領域２６およびドレイン領域２２の一部を構成
するものとして見倣すことができるものであり、
従つて実質的にはゲート電極２４によつて制御さ
れるチヤンネル領域２９はこれらの２つの反転層
領域３２と３３とによつて規定され、そのチヤン
ネル長A′はこれらの反転層領域３２，３３間の
距離に対応する。従つて第１図に示した従来の装
置のチヤンネル長Ａに比較して反転層領域３２，
３３の長さの２倍分だけ短縮されている。このた
めに、ソース領域―ドレイン領域の深端部、すな
わち接合の深部でのパンチスルーは、これらの接
合を深くすることなく水平方向にのみこれらの領
域を実質的に拡張できるために発生することはな
い。またチヤンネル長を短い距離A′にすること
ができ、電流増巾率は第１の装置に比してＡ／
A′倍改善できる。
ス領域２６およびドレイン領域２２の一部を構成
するものとして見倣すことができるものであり、
従つて実質的にはゲート電極２４によつて制御さ
れるチヤンネル領域２９はこれらの２つの反転層
領域３２と３３とによつて規定され、そのチヤン
ネル長A′はこれらの反転層領域３２，３３間の
距離に対応する。従つて第１図に示した従来の装
置のチヤンネル長Ａに比較して反転層領域３２，
３３の長さの２倍分だけ短縮されている。このた
めに、ソース領域―ドレイン領域の深端部、すな
わち接合の深部でのパンチスルーは、これらの接
合を深くすることなく水平方向にのみこれらの領
域を実質的に拡張できるために発生することはな
い。またチヤンネル長を短い距離A′にすること
ができ、電流増巾率は第１の装置に比してＡ／
A′倍改善できる。
しかしながら、第２図の構造では、チヤンネル
長の短縮化にという点では目的を達成しているも
のの、依然として大きいソース領域、ドレイン領
域を有しており、回路の高密度化は不充分であ
り、またソース、ドレインの寄生容量も大きいも
のであつた。本発明の目的はソース、ドレイン領
域を縮小して高密度、低寄生容量で形成できると
ともに、短いチヤンネル長を有する半導体装置を
提供することにある。本発明では第１の反転層領
域５２，５６によつてチヤンネル領域の規定に寄
与する部分のソース、ドレイン領域を形成し、第
２の反転層領域４５，４６によつてこの第１の反
転層領域を他の素子の不純物領域４４，４２に接
続するようにしたものである。
長の短縮化にという点では目的を達成しているも
のの、依然として大きいソース領域、ドレイン領
域を有しており、回路の高密度化は不充分であ
り、またソース、ドレインの寄生容量も大きいも
のであつた。本発明の目的はソース、ドレイン領
域を縮小して高密度、低寄生容量で形成できると
ともに、短いチヤンネル長を有する半導体装置を
提供することにある。本発明では第１の反転層領
域５２，５６によつてチヤンネル領域の規定に寄
与する部分のソース、ドレイン領域を形成し、第
２の反転層領域４５，４６によつてこの第１の反
転層領域を他の素子の不純物領域４４，４２に接
続するようにしたものである。
次に第３図を参照して本発明の一実施例につい
て説明する。
て説明する。
Ｐ型半導体基板５１の表面には二酸化シリコン
の表面絶縁膜４０を介して多結晶シリコンにより
第一のバイアス電極６０と第２のバイアス電極６
１が設けられている。この第一および第二のバイ
アス電極は二酸化シリコン膜５５で被覆されて絶
縁保護されている。これらの第一および第二のバ
イアス電極にかかるように多結晶シリコンのゲー
ト電極５４が基板５１との間にゲート絶縁膜を介
して設けられている。ここで第一、および第二の
バイアス電極６０，６１はそれぞれ正電位にバイ
アスされることによつて基板５１のこれらのバイ
アス電極６０，６１の下部に位置した表面近傍に
それぞれソース領域としての反転層領域５６とド
レイン領域としての反転層領域５２を生ぜしめ
る。これらの反転層領域５６と５２との間の基板
５１表面近傍の領域はチヤンネル長A″なるチヤ
ンネル領域５９を形成する。ここでこれらのソー
スとしての反転層領域５６からの電極の取り出し
は、基板５１に設けられた電気的接続がなされる
べき他の半導体装置におけるＮ型領域４４に多結
晶シリコンの配線バイアス電極４３を二酸化シリ
コンの絶縁膜４０上において第一のバイアス電極
上からＮ型領域４４上に延在して設け、このソー
ス配線バイアス電極に正の電位を印加してこの電
極に被われた部分の基板５１の表面近傍に反転層
領域５６からＮ型領域４４に至るソース電極の配
線路としての反転層４５が生成せしめられること
によつて行なわれる。
の表面絶縁膜４０を介して多結晶シリコンにより
第一のバイアス電極６０と第２のバイアス電極６
１が設けられている。この第一および第二のバイ
アス電極は二酸化シリコン膜５５で被覆されて絶
縁保護されている。これらの第一および第二のバ
イアス電極にかかるように多結晶シリコンのゲー
ト電極５４が基板５１との間にゲート絶縁膜を介
して設けられている。ここで第一、および第二の
バイアス電極６０，６１はそれぞれ正電位にバイ
アスされることによつて基板５１のこれらのバイ
アス電極６０，６１の下部に位置した表面近傍に
それぞれソース領域としての反転層領域５６とド
レイン領域としての反転層領域５２を生ぜしめ
る。これらの反転層領域５６と５２との間の基板
５１表面近傍の領域はチヤンネル長A″なるチヤ
ンネル領域５９を形成する。ここでこれらのソー
スとしての反転層領域５６からの電極の取り出し
は、基板５１に設けられた電気的接続がなされる
べき他の半導体装置におけるＮ型領域４４に多結
晶シリコンの配線バイアス電極４３を二酸化シリ
コンの絶縁膜４０上において第一のバイアス電極
上からＮ型領域４４上に延在して設け、このソー
ス配線バイアス電極に正の電位を印加してこの電
極に被われた部分の基板５１の表面近傍に反転層
領域５６からＮ型領域４４に至るソース電極の配
線路としての反転層４５が生成せしめられること
によつて行なわれる。
ここで必要に応じこのＮ型領域４４に接続して
外部へソースに接続した電極を引き出しても良
い。また単に電極取り出しのための拡散領域を設
けてこの領域に反転層領域４５を接続させても良
い。他方ドレインとしての反転層領域４２からの
電極の取り出しはこの基板に設けられ、かつこの
ドレインとの電気的接続が予定されているＮ型領
域４２に第二のバイアス電極近傍からこのＮ型領
域上に延在して設けられた多結晶シリコンのドレ
イン配線バイアス電極４１を正電位にバイアスす
ることによつて基板の表面近傍に反転層領域５２
からＮ型領域４２に至るドレイン配線路としての
反転層領域４６を生成せしめることによつて行な
われ、ドレインから直接他の同一基板内の素子へ
の接続がなされる。勿論Ｎ型領域４２は他の素子
の一部としてのものでなく、ドレイン電極取り出
しのための領域とし、この領域にオーミツクコン
タクトする電極を引き出しても良い。
外部へソースに接続した電極を引き出しても良
い。また単に電極取り出しのための拡散領域を設
けてこの領域に反転層領域４５を接続させても良
い。他方ドレインとしての反転層領域４２からの
電極の取り出しはこの基板に設けられ、かつこの
ドレインとの電気的接続が予定されているＮ型領
域４２に第二のバイアス電極近傍からこのＮ型領
域上に延在して設けられた多結晶シリコンのドレ
イン配線バイアス電極４１を正電位にバイアスす
ることによつて基板の表面近傍に反転層領域５２
からＮ型領域４２に至るドレイン配線路としての
反転層領域４６を生成せしめることによつて行な
われ、ドレインから直接他の同一基板内の素子へ
の接続がなされる。勿論Ｎ型領域４２は他の素子
の一部としてのものでなく、ドレイン電極取り出
しのための領域とし、この領域にオーミツクコン
タクトする電極を引き出しても良い。
以上本発明を実施例に沿つて説明したが本発明
は上述の実施例に何ら限定されるものではなく、
例えば基板としてＮ型を用い、バイアス電位とし
て所定の負電位としても全く同様に実現できるも
のである。さらに電極の材質や形状絶縁膜の材質
等も何ら制限されるものではない。またソースあ
るいはドレインの一方のみの一部または全部を反
転層領域によつて構成しても良い。
は上述の実施例に何ら限定されるものではなく、
例えば基板としてＮ型を用い、バイアス電位とし
て所定の負電位としても全く同様に実現できるも
のである。さらに電極の材質や形状絶縁膜の材質
等も何ら制限されるものではない。またソースあ
るいはドレインの一方のみの一部または全部を反
転層領域によつて構成しても良い。
第１図は従来のMOS型トランジスタを示す断
面図であり、第２図は本発明の参考例によるトラ
ンジスタを示す断面図であり、第３図は本発明の
実施例を示す断面図である。 １１，２１，５１……半導体基板、１５，２
５，５５……絶縁膜、１３，２３，５３……ゲー
ト絶縁膜、１４，２４，５４……ゲート電極、１
６，２６……ソース領域、１２，２２……ドレイ
ン領域、１７，２７……ソース電極、１８，２８
……ドレイン電極、１９，２９，５９……チヤン
ネル領域、３２，５６……ソース反転領域、３
３，５２……ドレイン反転領域、３０，３１，６
０，６１……バイアス電極、４１，４３……配線
路バイアス電極、４５，４６……反転層配線路。
面図であり、第２図は本発明の参考例によるトラ
ンジスタを示す断面図であり、第３図は本発明の
実施例を示す断面図である。 １１，２１，５１……半導体基板、１５，２
５，５５……絶縁膜、１３，２３，５３……ゲー
ト絶縁膜、１４，２４，５４……ゲート電極、１
６，２６……ソース領域、１２，２２……ドレイ
ン領域、１７，２７……ソース電極、１８，２８
……ドレイン電極、１９，２９，５９……チヤン
ネル領域、３２，５６……ソース反転領域、３
３，５２……ドレイン反転領域、３０，３１，６
０，６１……バイアス電極、４１，４３……配線
路バイアス電極、４５，４６……反転層配線路。
Claims (1)
- １ 一導電型の半導体基板の表面近傍に選択的に
生成された第１の反転層によつてソース領域およ
びドレイン領域が構成され、該第１の反転層と接
触して他の素子の不純物領域に延在して接触する
第２の反転層領域によつて形成された配線路を有
することを特徴とする絶縁ゲート型電界効果半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379377A JPS5437584A (en) | 1977-08-29 | 1977-08-29 | Field effect semiconductor device of insulation gate type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379377A JPS5437584A (en) | 1977-08-29 | 1977-08-29 | Field effect semiconductor device of insulation gate type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5437584A JPS5437584A (en) | 1979-03-20 |
| JPS626660B2 true JPS626660B2 (ja) | 1987-02-12 |
Family
ID=14363270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10379377A Granted JPS5437584A (en) | 1977-08-29 | 1977-08-29 | Field effect semiconductor device of insulation gate type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5437584A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947232A (en) * | 1980-03-22 | 1990-08-07 | Sharp Kabushiki Kaisha | High voltage MOS transistor |
| JPS56169369A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| JPS56169368A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
-
1977
- 1977-08-29 JP JP10379377A patent/JPS5437584A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5437584A (en) | 1979-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4729001A (en) | Short-channel field effect transistor | |
| JPH11274493A (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| JP2001352057A (ja) | 半導体装置、およびその製造方法 | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JP2547663B2 (ja) | 半導体装置 | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| US4213140A (en) | Insulated-gate semiconductor device | |
| JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| KR940004846A (ko) | 반도체장치 및 그 제조방법 | |
| JPH0738447B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS626660B2 (ja) | ||
| JP2001345376A (ja) | 半導体装置 | |
| US4916500A (en) | MOS field effect transistor device with buried channel | |
| JP3161091B2 (ja) | 半導体集積回路装置 | |
| JPH04363069A (ja) | 縦型半導体装置 | |
| JPS626352B2 (ja) | ||
| JP3371836B2 (ja) | 半導体装置 | |
| JPS60157234A (ja) | 電気的に隔離された半導体素子を含む半導体ウエ−ハ | |
| JPH09199721A (ja) | 電界効果トランジスタ | |
| JP3292905B2 (ja) | Ｍｉｓ電界効果トランジスタおよびその製造方法 | |
| JP2727590B2 (ja) | Ｍｉｓ型半導体装置 | |
| JP2508826B2 (ja) | 半導体装置 | |
| JPH051083Y2 (ja) | ||
| JPS629228B2 (ja) | ||
| JP2968640B2 (ja) | 半導体装置 |