JPH11274493A - 横型ｍｏｓ素子を含む半導体装置 - Google Patents

横型ｍｏｓ素子を含む半導体装置

Info

Publication number
JPH11274493A
JPH11274493A JP10096615A JP9661598A JPH11274493A JP H11274493 A JPH11274493 A JP H11274493A JP 10096615 A JP10096615 A JP 10096615A JP 9661598 A JP9661598 A JP 9661598A JP H11274493 A JPH11274493 A JP H11274493A
Authority
JP
Japan
Prior art keywords
semiconductor layer
gate
region
trench
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10096615A
Other languages
English (en)
Other versions
JP3641547B2 (ja
Inventor
Sachiko Kawaji
佐智子 河路
Masahito Kigami
雅人 樹神
Takashi Suzuki
隆司 鈴木
Tsutomu Uesugi
勉 上杉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Central R&D Labs Inc
Original Assignee
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Central R&D Labs Inc filed Critical Toyota Central R&D Labs Inc
Priority to JP09661598A priority Critical patent/JP3641547B2/ja
Priority to US09/275,868 priority patent/US6072215A/en
Publication of JPH11274493A publication Critical patent/JPH11274493A/ja
Application granted granted Critical
Publication of JP3641547B2 publication Critical patent/JP3641547B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 トレンチゲート構造を有する横型ＭＯＳ素子
を有する半導体装置において、トレンチゲートの底部コ
ーナに電界集中が発生することを防止し、耐圧の高い半
導体装置を提供する。 【解決手段】 横型ＭＯＳ素子を含む半導体装置１００
は、シリコン基板１０、ドレインドリフト領域を構成す
るｎ型の第１半導体層１４、第１半導体層１４内に設け
られてボディ領域を構成し、該ボディ領域の一部にチャ
ネル領域が形成されるｐ型の第２半導体層１６、第２半
導体層の表面部に選択的に設けられ、ソース領域を構成
するｎ型の第３半導体層１８、第１半導体層１４内に設
けられ、ドレイン領域を構成するｎ型の第４半導体層２
０、および第１半導体層１４内に形成されたトレンチ７
４に絶縁膜７２を介して導電層７６が充填して構成され
トレンチゲート構造のゲート電極７０を有する。ゲート
電極は、少なくともその底部が半導体基板１０に接する
ように形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型の半導
体装置に関し、特に、電力用途などに用いられる横型の
パワーＭＯＳＦＥＴを含む半導体装置に関する。
【０００２】
【背景技術】半導体基板の主面の方向に沿って電流を流
す横型ＭＯＳデバイスにおいては、多数の素子を同一基
板上に同時に作成することが可能である利点を有する反
面、デバイスの面積が大きくなる問題がある。そこで、
この問題を解決する方法の１つとして、ゲート電極とし
て、トレンチ構造のゲート電極を用いることが提案され
ている。
【０００３】図２５は、トレンチゲート６０を有する横
型パワーＭＯＳＦＥＴを適用した半導体装置の一例を模
式的に示す断面図である。図２５に示す半導体装置にお
いては、シリコン基板１０と、このシリコン基板１０上
に形成され、ｎ型不純物を含むドレインドリフト領域１
４と、このドレインドリフト領域１４の主面上に、ｐ型
不純物を拡散することによって形成されたｐ型ボディ領
域１６と、さらにこのボディ領域１６の表面にｎ型不純
物を選択的に拡散することにより形成されたソース領域
１８とを有する。そして、前記ドレインドリフト領域１
４には、前記ボディ領域１６と離間してｎ型のドレイン
領域２０が形成されている。前記ソース領域１８および
ボディ領域１６の上面にはソース電極４４が、ドレイン
領域２０の表面にはドレイン電極４６が形成されてい
る。
【０００４】このようなトレンチゲートを用いることに
より、半導体基板の深さ方向にゲートを作成することが
可能になるため、平面ゲート構造に比べて単位セルあた
りの面積を小さくすることができる。
【０００５】しかし、図２５に示すようなトレンチゲー
トを有する横型ＭＯＳデバイスには、以下に述べる問題
点がある。すなわち、この横型ＭＯＳデバイスでは、ゲ
ート電圧が０ボルトのときの素子耐圧は、一般的にボデ
ィ領域１６とドレイン領域２０との間に形成されるｐｎ
接合によって決定される。しかしながら、基板内部にト
レンチゲートを有する構造においては、ソース−ドレイ
ン間に電圧を加えたときに、トレンチゲート６０の底部
コーナに電界が集中し、この電界集中により素子が破壊
されることがある。そして、このような電界集中による
絶縁破壊を防止するためには、ボディ領域１６の拡散深
さを大きくして十分な耐圧を得ることが必要となる。し
かし、このことは、デバイスの専有面積を大きくするこ
とになり、素子の微細化を妨げる要因となり、またオン
抵抗を下げることを難しくする要因ともなる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、トレ
ンチゲート構造を有する横型ＭＯＳ素子を有する半導体
装置において、トレンチゲートの底部コーナに電界集中
が発生することを防止し、耐圧の高い半導体装置を提供
することにある。
【０００７】本発明の他の目的は、所望の耐圧を得るの
に必要十分な距離のドレインドリフト領域を確保しつ
つ、絶縁ゲート型半導体装置の占有面積を縮小し、かつ
チャネル距離を縮小することにより、さらなるデバイス
の占有面積の縮小とオン抵抗の低減を実現することがで
きる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板、前記半導体基板の上に形成され、ドレイン
ドリフト領域を構成する第１導電型の第１半導体層、前
記第１半導体層内に設けられ、チャネル領域が形成され
る第２導電型の第２半導体層、前記第２半導体層に隣接
して設けられ、ソース領域を構成する第１導電型の第３
半導体層、前記第１半導体層内に設けられ、ドレイン領
域を構成する第１導電型の第４半導体層、および、少な
くとも前記第１半導体層を貫通して形成されたトレンチ
の表面に沿って形成された絶縁膜、およびこの絶縁膜を
介してトレンチ内部に形成された導電層を有するゲート
電極、を含み、前記ゲート電極は、少なくともその底部
が前記半導体基板に接する横型ＭＯＳ素子を含む。
【０００９】この半導体装置によれば、トレンチゲート
構造を有するゲート電極は、少なくともその底部が前記
半導体基板に接する状態で形成されているため、ソース
−ドレイン間に電圧を加えたときにゲート電極底部のコ
ーナ部での電界集中を防ぐことができ、素子の耐圧を高
めることができる。
【００１０】上記半導体装置においては、ドレイン領域
を構成する第１導電型の第４半導体層は、第２導電型の
半導体基板と接する状態で形成されることが望ましい。
この構成によれば、第４半導体層と半導体基板とによっ
て形成されるｐｎ接合の空乏層によりトレンチゲートの
底部コーナに発生しやすい電界集中をより確実に防止す
ることができる。
【００１１】また、本発明の半導体装置は、半導体基
板、前記半導体基板の上に形成され、ドレインドリフト
領域を構成する第１導電型の第１半導体層、前記第１半
導体層内に設けられ、チャネル領域が形成される第２導
電型の第２半導体層、前記第２半導体層に隣接して設け
られ、ソース領域を構成する第１導電型の第３半導体
層、前記第１半導体層内に設けられ、ドレイン領域を構
成する第１導電型の第４半導体層、少なくとも前記第１
半導体層を貫通して形成されたトレンチの表面に沿って
形成された絶縁膜、およびこの絶縁膜を介してトレンチ
内部に形成された導電層を有するトレンチゲートを有す
る第１ゲート電極、および少なくとも一部が前記第１ゲ
ート電極に対向する埋込ゲートを有し、かつ、該埋込ゲ
ートは、少なくとも前記第２半導体層を介在させた状態
で前記第１ゲート電極と対向する位置に、絶縁膜を介し
て導電層を有する第２ゲート電極、を含み、前記第１ゲ
ート電極は、そのトレンチゲートの少なくとも底部が前
記半導体基板に接し、かつ前記第４半導体層は、前記ト
レンチゲートに対向して形成される、横型ＭＯＳ素子を
含む。
【００１２】この半導体装置においては、上述した半導
体装置と同様に、第１ゲート電極を構成するトレンチゲ
ートの底部が半導体基板に接していることにより、上述
したと同様の理由により、素子耐圧を向上させることが
できる。
【００１３】さらに、この半導体装置では、チャネルを
通過したキャリア（ｎ型トランジスタの場合は電子）は
トレンチゲートの近傍に形成される、極めて低抵抗のキ
ャリア蓄積層を経由し、対向するドレイン領域（第４半
導体層）へとほぼ均一なパスを形成して移動する。した
がって、低抵抗のキャリア蓄積層を経由することによっ
てトランジスタのオン抵抗の増大が抑制される。
【００１４】さらに、互いに対向するトレンチゲートと
ドレイン領域（第４半導体層）とに挟まれたドレインド
リフト領域（第１半導体層）のほぼ全体がキャリアのパ
スとして機能するため、電流経路の断面積が大幅に増大
し、ドレインドリフト領域における抵抗を極めて低減す
ることが可能となる。
【００１５】また、チャネル領域（第２半導体層）を介
在させた状態で、第１ゲート電極に対向する埋込ゲート
を有する第２ゲート電極を設け、さらに、電界緩和領域
として機能するドレインドリフト領域を第２ゲート電極
の下部に設けると、２つの絶縁ゲートを設けたことによ
るチャネル抵抗の低減効果や、チャネル領域とドレイン
ドリフト領域とを上下に配置したことによる素子サイズ
のコンパクト化の効果等がさらに得られる。
【００１６】さらに、本発明においては、上述した半導
体装置において、前記半導体基板の代わりに、少なくと
も表面に絶縁層を有する基板を有し、前記ゲート電極あ
るいは前記第１ゲート電極のトレンチゲートは、少なく
ともその底部が前記絶縁層に接するように構成すること
ができる。
【００１７】このようにトレンチゲートの底部を例えば
ＳＯＩ構造の絶縁層に接する構造とすることにより、ソ
ース−ドレイン間に電圧を加えた場合に生じる電界が前
記絶縁層によって緩和され、トレンチゲートのコーナ部
での電界集中を抑制することができる。
【００１８】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明をトレンチゲート構造を有する横型パワーＭＯＳＦ
ＥＴに適用した半導体装置の一例を模式的に示す断面図
である。
【００１９】図１に示す半導体装置１０００は、シリコ
ン基板１０と、このシリコン基板１０上に形成され、か
つｎ型不純物を含み、ドレインドリフト領域を構成する
第１半導体層１４とを有する。そして、前記第１半導体
層１４の上主面には、ｐ型の不純物を拡散することによ
り形成されたｐ型ボディ領域（第２半導体層）１６が形
成され、さらに、このボディ領域１６の上主面には、高
濃度のｎ型不純物を選択的に拡散することによって形成
されたソース領域（第３半導体層）１８が形成されてい
る。これらのボディ領域１６およびソース領域１８は、
セルフアライメント技術により２重拡散することによっ
て形成される。また、前記ボディ領域１６の外側には、
高濃度のｐ型不純物を含む拡散層１７が形成されてい
る。この拡散層１７を形成することによって素子の耐量
を高めることができる。
【００２０】前記第１半導体層１４には、トレンチゲー
ト構造のゲート電極７０と、高濃度のｎ型不純物を含む
ドレイン領域（第４半導体層）２０とが、相互に離間し
て形成されている。このドレイン領域２０は、第１半導
体層１４の表面から前記シリコン基板１０の表面に至る
深さを有する。また、ゲート電極７０は、前記ソース領
域１８，ボディ領域１６およびドレインドリフト領域１
４を貫通しシリコン基板１０の内部に至るトレンチ７４
の表面に、ゲート絶縁膜７２が形成され、そして、この
ゲート絶縁膜７２の内側にたとえばドープトポリシリコ
ンからなる導電層７６が埋め込まれて形成されている。
また、前記ソース領域１８の表面にはソース電極４４
が、前記ドレイン領域２０の表面にはドレイン電極４６
が、それぞれ形成されている。
【００２１】このように、ドレインドリフト領域１４を
挟んで、トレンチゲート構造のゲート電極７０とドレイ
ン領域２０とが対向して形成されることにより、ゲート
電極７０とドレイン領域２０とに挟まれた領域の広い部
分がキャリアの均一な移動の経路として機能するため、
電流経路ＩEの断面積を大きくすることができる。
【００２２】また、本実施の形態において特徴的なこと
は、ゲート電極７０のトレンチ７４をシリコン基板１０
内部まで形成し、ゲート絶縁膜７２の底部コーナー部が
シリコン基板１０内に位置するように形成することによ
り、ドレイン−ソース間に電圧を印加したときに、ゲー
ト絶縁膜７２の底部コーナー部に電界が集中することを
抑制して、そうでない場合に比べて耐圧をさらに大きく
することができる。このようにゲート絶縁膜７２の底部
コーナー部に電界が集中することを抑制できるのは、ト
レンチゲートの底部コーナー部が、直接ドレインドリフ
ト領域にさらされることなく、シリコン基板内に位置す
ることにより、基板電位（たとえば０Ｖ）に固定される
ことによる。
【００２３】本実施の形態に係る半導体装置１０００に
よれば、ゲート電極７０のゲート絶縁膜７２の底部を少
なくともシリコン基板１０内に位置させることにより素
子耐圧を確保し、かつ素子耐圧をきめるドレインドリフ
ト領域１４を最小限に設定することができる。そのた
め、素子サイズの微細化と、低オン抵抗かつ高耐圧な横
型パワーＭＯＳＦＥＴを実現することが可能である。
【００２４】（第２の実施の形態）図２は、本発明をト
レンチゲート構造を有する横型パワーＭＯＳＦＥＴに適
用した半導体装置の一例を模式的に示す断面図である。
本実施の形態に係る半導体装置２０００は、前記第１の
実施の形態と、ＳＯＩ構造を有する点で異なるが、それ
以外の構造は同様である。前記第１の実施の形態に係る
半導体装置１０００と実質的に同様の機能を有する部分
には、同一の符号を付し、一部の部材については説明を
省略する。
【００２５】図２に示す半導体装置２０００は、シリコ
ン基板１０と、酸化シリコンや窒化シリコンなどからな
る絶縁基板３０と、この絶縁基板３０上に形成された、
ｎ型不純物を含み、ドレインドリフト領域を構成する第
１半導体層１４とを有する。
【００２６】前記第１半導体層１４の上主面には、ｐ型
の不純物を拡散することにより形成されたｐ型ボディ領
域（第２半導体層）１６が形成され、さらに、このボデ
ィ領域１６の上主面には、高濃度のｎ型不純物を選択的
に拡散することによって形成されたソース領域（第３半
導体層）１８が形成されている。前記第１半導体層１４
には、トレンチゲート構造のゲート電極７０とドレイン
領域（第４半導体層）２０とが離間して形成されてい
る。このドレイン領域２０は、第１半導体層１４の表面
から前記絶縁基板３０の表面に至る深さを有する。
【００２７】前記ゲート電極７０は、前記第１半導体層
１４の表面から前記絶縁基板３０の内部に至るトレンチ
７４の表面に形成されたゲート絶縁膜７２、およびこの
ゲート絶縁膜７２の内側に形成された、たとえばドープ
トポリシリコンからなる導電層７６を有する。このトレ
ンチゲート構造は、その下端が前記絶縁基板３０内部ま
で到達していることにより、ゲート絶縁膜７２に実質的
にコーナー部が存在しない。そのため、この半導体装置
２０００は、ドレイン−ソース間に電圧を印加したとき
に、電界が絶縁基板３０によって緩和され、トレンチゲ
ート部で耐圧の低下を生ずることがない、という利点を
有する。
【００２８】このように、本実施の形態に係る半導体装
置２０００によれば、ゲート絶縁層７０の底部を絶縁基
板３０に接することにより素子耐圧を確保し、かつ素子
耐圧をきめるドレインドリフト領域１４を最小限に設定
することができる。そのため、素子サイズの微細化と、
低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを実現
することが可能である。
【００２９】（第３の実施の形態） （デバイスの構造）図３に、本発明の第３の実施の形態
にかかるパワーＭＯＳＦＥＴ３０００の断面構造を示
す。
【００３０】図３のデバイスの特徴は、第１ゲート電極
（トップゲート電極Ｇ１）を、水平部分２４０と垂直部
分（トレンチゲート）２３０とをもつ構造とし、一方、
ドレイン電極２２０ａ，２２０ｂもトレンチ構造とし
て、トレンチゲート２３０に所定の面積をもって対向
（面対向）させていることである。以下、断面構造につ
いて説明する。
【００３１】ｐ型シリコン基板１００の主面上に、たと
えばエピタキシャル成長によって形成されたｎ-型半導
体層（第１半導体層）２００（一部が低不純物濃度のド
レインドリフト領域として機能する）の表面に絶縁膜２
０２が形成され、その絶縁膜２０２上に、ポリシリコン
からなる導電層を有する第２ゲート電極２０３ａ，２０
３ｂ（ボトムゲートＧ２）が形成されている。
【００３２】第２ゲート電極２０３ａ，２０３ｂ上に
は、第２ゲート酸化膜２３３ａ，２３３ｂを介してチャ
ネル領域（第２半導体層）２０８ａ，２０８ｂが形成さ
れている。チャネル領域２０８ａ，２０８ｂ上には、第
１ゲート酸化膜２３１（トレンチゲート２３０の酸化膜
２３２と連続している）を介してポリシリコンからなる
導電層を有する第１ゲート電極（トップゲートＧ１）の
水平部分２４０が形成されている。この水平部分２４０
の中央部の下面にトレンチゲート２３０の上端が接続さ
れ、これにより、トップゲートＧ１はＴ字状の断面形状
を有する。そして、トップゲートＧ１のトレンチゲート
２３０の下端は、ｐ型シリコン基板１００内に挿入され
た状態で形成されている。
【００３３】また、チャネル領域２０８ａ，２０８ｂに
接してｎ+型ソース領域（第３半導体層）２０６ａ，２
０６ｂが設けられ、各領域にはソース電極（Ｓ）２７０
が接続されている。
【００３４】また、チャネル領域２０８ａ，２０８ｂと
ｎ-型半導体層２００との間にはｎ-型領域（ドレインド
リフト領域の一部をなす領域）２１０ａ，２１０ｂが設
けられている。
【００３５】さらに、ソース電極（Ｓ）２７０を挟むよ
うにドレイン電極（Ｄ）２６０ａ，２６０ｂが形成され
ており、各ドレイン電極２６０ａ，２６０ｂは、トレン
チドレイン２２０ａ，２２０ｂに接続されている。トレ
ンチドレイン２２０ａ，２２０ｂはトレンチゲート２３
０に所定の面積をもって対向している。なお、図３にお
いて、参照番号２５０は、ソース電極２７０とドレイン
電極２６０ａ，２６０ｂとを電気的に分離する絶縁層で
ある。
【００３６】トランジスタがオンすると、電子は、図１
中、矢印（ＩE）で示す経路で、ソースからドレインへ
と移動する。
【００３７】（デバイスの特徴）本実施の形態のデバイ
スの特徴を、図４を用いてより詳細に説明する。図４は
図３の一部を拡大して示す図である。
【００３８】パワーＭＯＳＦＥＴ３０００のトップゲー
トＧ１ならびにボトムゲートＧ２に同時に正電圧を与え
ると、図４に示すように、チャネル領域２０８ｂ
（ｐ-）において、チャネルＣＨ１，ＣＨ２が誘起され
る。また、トップゲートＧ１の周囲にはキャリア蓄積層
（ＡＣ）が形成される。このキャリア蓄積層（ＡＣ）
は、図示されるとおり、チャネル領域（反転チャネル）
に連続し、かつ基板の垂直方向に伸びる形態で形成され
る。
【００３９】また、ドレインドリフト領域（電界緩和領
域）２００を挟んで、第１ゲート電極の垂直部分（トレ
ンチゲート）２３０に対向して垂直なドレイン領域（ト
レンチドレイン）２２０ｂが設けられているため、トレ
ンチゲート２３０とドレイン領域２２０ｂとに挟まれた
ドレインドリフト領域全体がキャリアの均一な移動の経
路として機能することになる。つまり、図４に点線で囲
んで示されるように、両電極が対向する面積が電流経路
の断面積（ＡＳ１）となる。
【００４０】したがって、ダブルゲート構造の採用によ
り低抵抗化したチャネルを通過したキャリア（ｎ型トラ
ンジスタの場合は電子）は、次に、極めて低抵抗のキャ
リア蓄積層を経由して、対向するドレイン領域へと、均
一なパスを形成して移動していく。この場合、低抵抗の
キャリア蓄積層を経由することから、オン抵抗の増大が
抑制される。
【００４１】さらに、面をもって対向するゲート−ドレ
イン間に均一なキャリアのパス（電流パス）が形成さ
れ、このことは電流経路の断面積が大幅に増大したこと
を意味し、これにより、ドレインドリフト領域による抵
抗を極めて低減することが可能となる。すなわち、充分
なドレインドリフト領域による電界緩和の要請と、ドレ
インドリフト領域の縮小による低オン抵抗化の要請とは
相反するものであり、従来は、電界緩和のために必要な
ドレインドリフト領域のサイズが決まれば、そのドレイ
ンドリフト領域のバルク抵抗がそのままオン抵抗とな
り、このことがトランジスタの低オン抵抗化に限界を与
えていた。
【００４２】しかし、本発明では、垂直方向（基板の主
面に垂直な方向）にゲート電極およびドレイン領域を配
置し、その対向面積により電流経路の断面積を増大させ
るという構成により、ドレインドリフト領域の抵抗を低
減させる。よって、電界緩和能力を犠牲にすることな
く、オン抵抗をさらに低減することが可能となる。
【００４３】しかも、本構造では、基板の主面に垂直な
方向においてゲート−ドレイン同士を対向させるため、
チップの平面サイズ（デバイスの占有面積）には変化は
なく、チップサイズが大型化することもない。
【００４４】さらに、本実施の形態の半導体装置によれ
ば、第１ゲート電極のトレンチゲート２３０の底部を少
なくともシリコン基板１００内に位置させることによ
り、既に述べた理由により素子耐圧を確保し、素子耐圧
をきめるドレインドリフト領域を最小限に設定すること
ができる。そのため、この点でも素子サイズの微細化
と、低オン抵抗かつ高耐圧な横型パワーＭＯＳＦＥＴを
実現することが可能である。
【００４５】（シミュレーションの結果）図１１は、第
３の実施の形態に係るデバイスの素子内部の電圧分布を
シミュレーションした図である。なお、このシミュレー
ションにおいては、ソース−ドレイン間に４０ボルトの
電圧を加えたときの電圧分布を示している。また、比較
のために、図１２に、トレンチゲートの底部が基板に接
触していない場合の、同様のシュミレーション結果を示
す。
【００４６】図１１および図１２により、本実施の形態
に係るデバイスにおいては、ドレインドリフト領域にお
いて電界がほぼ均一に発生していることがわかる。ま
た、比較用のデバイスにおいては、トレンチゲートの下
端コーナに電界がより集中していることがわかる。
【００４７】（デバイスの製造方法）図５〜図１０を用
いて図３および図４に示すデバイスの製造方法を説明す
る。
【００４８】工程１；図５に示すように、ｐ型シリコン
基板１００上にｎ-型半導体層２００をエピタキシャル
法で形成する。ついで、このｎ-型半導体層２００の表
面に酸化膜（絶縁膜）２０２を形成し、続いてポリシリ
コンを成膜，パターニングしてボトムゲート電極となる
ポリシリコン層２０３ａ，２０３ｂを形成する、その
後、ポリシリコン層２０３ａ，２０３ｂの表面に酸化膜
（ゲート絶縁膜）２３３ａ，２３３ｂを形成する。
【００４９】工程２；図６に示すように、絶縁膜２０２
を選択的に除去して開口部２０１ａ，２０１ｂ，２０１
ｃを設ける。これらの開口部において露出する半導体層
２００の表面は、次の工程における固相エピタキシャル
成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；以
下、ＳＰＥという）のための種結晶部（シード部）とな
る。
【００５０】工程３；図７に示すように、絶縁膜２０２
およびポリシリコン層２０３ａ，２０３ｂ上に、ＳＰＥ
法を用いて単結晶層２８０を形成する。
【００５１】工程４；図８に示すように、図示しないマ
スク層を形成した後、反応性イオンエッチング（ＲＩ
Ｅ）などによってマスク直下以外の部分の除去して、ト
レンチ（溝）２８２ａ，２８２ｂ，２８２ｃを形成す
る。このとき、各トレンチは、その底部が基板１００の
内部に達する状態で形成される。
【００５２】工程５；図９に示すように、各トレンチの
内部を酸化し、その後、中央のトレンチ２８２ｂ内の酸
化膜２３２を残して、他のトレンチ内部の酸化膜を除去
する。
【００５３】工程６；図１０に示すように、まず、各ト
レンチを高不純物濃度のドープドポリシリコン２２０
ａ，２２０ｂ，２３０で埋め込む。続いて、単結晶層２
８０をパターニングし、その表面を酸化し、さらに埋め
込まれたドープドポリシリコン２２０ａ，２２０ｂの表
面の酸化膜を除去する。
【００５４】次に、トップゲート電極の水平部分となる
ポリシリコン層２４０を形成し、このポリシリコン層を
マスクにボロン（Ｂ）を導入して拡散後、砒素（Ａｓ）
を導入してダメージ回復のための熱処理を行う。その
後、絶縁膜を全面に形成し、コンタクトホールの形成お
よび電極形成を経て、図３のデバイスが完成する。
【００５５】（第４の実施の形態）図１３に、本発明の
第４の実施の形態にかかる半導体装置の断面構造を示
す。本実施の形態の半導体装置４０００の特徴は、チャ
ネル領域２０８ａ，２０８ｂとドレインドリフト領域を
構成する低濃度のｎ型不純物を含む半導体層２００との
間に、低濃度のｎ型不純物を含むｎ-型領域２１０ａ，
２１０ｂ（図３参照）の代わりに、高濃度のｎ型不純物
を含むｎ+型領域２１０ｃ，２１０ｄを形成した点にあ
る。その他の基本的な構造および動作は、第３の実施の
形態と同様なので、同様の機能を有する部分には同じ符
号を付して、その詳細な説明を省略する。
【００５６】本実施の形態では、チャネル領域２０８
ａ，２０８ｂとトレンチゲート２３０との間の領域にそ
れぞれｎ+型領域２１０ｃ，２１０ｄを設けることによ
り、この領域の抵抗を更に小さくできる。つまり、この
ｎ+型領域２１０ｃ，２１０ｄが形成される領域（ドレ
インドリフト領域の一部）は、第１ゲート電極と第２ゲ
ート電極のダブルゲートによって電位が固定されている
ため、ドレイン−ソース間に電圧を印加した状態におい
ても、素子耐圧を確保したまま、該領域の抵抗を小さく
でき、したがって素子の低抵抗化をさらに実現できる。
【００５７】（第５の実施の形態） （デバイスの構造）図１４に、本発明の第５の実施の形
態にかかる半導体装置５０００の断面構造を示す。本実
施の形態の半導体装置５０００の特徴は、縦方向（トレ
ンチの方向）に、チャネルを形成するようにしたことで
ある。つまり、第１ゲート電極Ｇ１と第２ゲート電極Ｇ
２とが半導体基板の主面に対して垂直の方向に形成され
ている。
【００５８】その他の基本的な構造と動作は、図３に示
す半導体装置３０００と同じであるので、詳細な説明は
省略する。
【００５９】図１４において、参照番号３２０ａ，３２
０ｂがチャネル領域であり、参照番号３３０ａ，３３０
ｂがソース領域である。参照番号３１２がトレンチゲー
トであり、参照番号３１０ａ，３１０ｂがトレンチドレ
インである。また、参照番号３０６ａ，３０６ｂならび
に３０８はゲート酸化膜であり、参照番号３０２は表面
絶縁膜であり、参照番号３４０は層間絶縁膜であり、参
照番号３５０ａ，３５０ｂはドレイン電極であり、参照
番号３６０はソース電極であり、参照番号４００はトレ
ンチゲート３１２とソース電極３６０とを分離する絶縁
膜（キャップ酸化膜）である。また、参照番号３００は
ドレインドリフト領域を構成するｎ-型半導体層であ
る。
【００６０】（デバイスの製造方法）図１５〜図２１を
用いて図１４に示す半導体装置５０００の製造方法を説
明する。
【００６１】工程１；図１５に示すように、図示しない
ｐ型シリコン基板上のｎ-エピタキシャル半導体層３０
０の表面に酸化膜３０２，３７０を形成し、続いて、全
面にポリシリコン層３８０を形成する。
【００６２】工程２；次に、図１６に示すように、ＲＩ
Ｅによりポリシリコン層３８０の全面をエッチングし、
酸化膜３０２の側壁部にのみポリシリコン３０４ａ，３
０４ｂを残し、続いて、ポリシリコン層３０４ａ，３０
４ｂの表面を酸化して酸化膜３０６ａ，３０６ｂを形成
する。側壁部のポリシリコン３０４ａ，３０４ｂは第１
ゲート電極（Ｇ２）となる。
【００６３】工程３；次に、図１７に示すように、ＳＰ
Ｅ法を用いて単結晶層を形成し、パターニングして単結
晶アイランド３８０を形成する。
【００６４】工程４；次に、図１８に示すように、シリ
コン基板１００に達するトレンチ３９０ａ，３９０ｂ，
３９０ｃを形成する。
【００６５】工程５；次に、図１９に示すように、各ト
レンチの内部を酸化し、続いて中央のトレンチの酸化膜
３０８のみを残して、他のトレンチの酸化膜を除去す
る。その後、ドープドポリシリコン層３１０ａ，３１０
ｂおよび３１２を各トレンチ内に埋め込む。
【００６６】工程６；次に、図２０に示すように、中央
のトレンチに埋め込まれたドープドポリシリコン層（第
１ゲート電極となる）３１２の表面を酸化してキャップ
酸化膜４００を形成し、続いて、全面にボロン（Ｂ）を
イオン打ち込みして熱処理により拡散させる。このと
き、熱処理時間を制御することにより、図１９の単結晶
アイランド３８０のうちの、側部のポリシリコン層３０
４ａ，３０４ｂと重なる部分の下端までがｐ型領域とな
るようにする。
【００６７】続いて、全面に砒素（Ａｓ）をイオン打ち
込みして熱処理によりダメージの回復を行う。これによ
り、ｎ+型のソース層３３０ａ，３３０ｂが形成され、
また、ｐ-型のチャネル領域３２０ａ，３２０ｂが形成
される。
【００６８】工程７；次に、図２１に示すように、全面
にＣＶＤによってＳｉＯ2等の絶縁膜３４０を形成し、
続いて、選択的にコンタクトホールを形成する。この
後、電極を形成して、図１４の半導体装置５０００が完
成する。
【００６９】（第６の実施の形態）図２２は、第６の実
施の形態にかかる半導体装置６０００の断面構造を示
す。この半導体装置６０００においては、ダブルゲート
の代わりにシングルゲート構造を有し、かつ、ソース−
ドレイン間に絶縁層８０を有している。
【００７０】図２２に示す半導体装置６０００は、シリ
コン基板１０と、このシリコン基板１０上に形成され
た、ｎ型不純物を含み、ドレインドリフト領域を構成す
る第１半導体層１４とを有する。そして、前記第１半導
体層１４の上主面には、ｐ型の不純物を拡散することに
より形成されたｐ型ボディ領域（第２半導体層）１６が
形成されている。さらに、このボディ領域１６に隣接し
て、高濃度のｎ型不純物を選択的に拡散することによっ
て形成されたソース領域（第３半導体層）１８が形成さ
れている。
【００７１】前記第１半導体層１４には、トレンチゲー
ト構造のゲート電極７０と、高濃度のｎ型不純物を含む
ドレイン領域（第４半導体層）２０とが、相互に離間し
て形成されている。このドレイン領域２０は、第１半導
体層１４の表面から前記シリコン基板１０の表面に至る
深さを有する、トレンチドレインである。また、ゲート
電極７０は、前記ボディ領域１６およびドレインドリフ
ト領域１４を貫通しシリコン基板１０の内部に至るトレ
ンチ７４の表面に、ゲート絶縁膜７２が形成され、そし
て、このゲート絶縁膜７２の内側にたとえばドープトポ
リシリコンからなる導電層７６が埋め込まれて形成され
ている。また、前記ソース領域１８の表面にはソース電
極４４が、前記ドレイン領域２０の表面にはドレイン電
極４６が、それぞれ形成されている。
【００７２】さらに、前記ソース領域１８とドレイン領
域２０との間には、絶縁層８０が形成されている。この
絶縁層８０は、その端部がＬ字状に形成され、その内壁
によってソース領域１８の一方の側面と底面とを囲んで
いる。このように、絶縁層８０を有することにより、絶
縁層を有しない場合に比べて、素子の耐圧をより大きく
することができる。
【００７３】また、ドレインドリフト領域１４を挟ん
で、トレンチゲート構造のゲート電極７０とドレイン領
域２０とが対向して形成されることにより、ゲート電極
７０とドレイン領域２０とに挟まれた領域のほぼ全体が
キャリアの均一な移動の経路として機能するため、電流
経路の断面積を大きくすることができる。
【００７４】さらに、ゲート電極７０のトレンチ７４を
シリコン基板１０内部まで形成し、ゲート絶縁膜７２の
底部コーナー部がシリコン基板１０内に位置するように
形成することにより、ドレイン−ソース間に電圧を印加
したときに、ゲート絶縁膜７２の底部コーナー部に電界
が集中することを抑制して、そうでない場合に比べて耐
圧をさらに大きくすることができる。
【００７５】本実施の形態に係る半導体装置６０００に
よれば、ゲート電極７０のゲート絶縁膜７２の底部を少
なくともシリコン基板１０内に位置させ、さらにソース
−ドレイン間に絶縁層８０を形成することにより、さら
に充分な素子耐圧を確保し、素子耐圧をきめるドレイン
ドリフト領域１４を最小限に設定することができる。そ
のため、素子サイズの微細化と、低オン抵抗かつ高耐圧
な横型パワーＭＯＳＦＥＴを実現することが可能であ
る。
【００７６】（他の実施の形態）特に図示はしないが、
第３の実施の形態〜第６の実施の形態の半導体装置にお
いて用いられたｐ型シリコン基板の代わりに、第２の実
施の形態で記載した、絶縁基板を有する基板を用いるこ
ともできる。これらの場合にも、第２の実施の形態で述
べたと同様な作用効果を得ることができる。
【００７７】また、第３の実施の形態〜第６の実施の形
態では、基板に溝を掘ってトレンチゲートおよびトレン
チドレインを形成しているが、必ずしもこれに限定され
るものではなく、各電極を上側に突出させるような構造
（スタックド電極）としてもよい。さらに、本発明はｎ
型ＭＯＳＦＥＴに限定されず、ｐ型ＭＯＳＦＥＴにも適
用できる。
【００７８】本発明はこれらに限定されるものではな
く、種々に変形，応用が可能である。例えば、本発明
は、パワーＭＯＳＦＥＴだけでなく、ＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）や絶縁ゲートサイリス
タなどのパワーデバイスにも適用可能である。
【００７９】例えば、図２３には、本発明をＩＧＢＴに
適用した例を示す。この例では、第６の実施の形態にか
かるＭＯＳＦＥＴを有する。図２２に示す部材と実質的
に同様の機能を有する部材には同一の符号を付して、そ
の詳細な説明を省略する。この例では、第６の実施の形
態の半導体装置６０００のシリコン基板１０の代わりに
絶縁基板５００を用いている。さらに、コレクタ領域を
構成するｐ+型不純物層５０がドレイン領域２０に接し
て形成されている。
【００８０】また、図２４には、本発明を絶縁ゲートサ
イリスタに適用した例を示す。この例では、第４の実施
の形態にかかるＭＯＳＦＥＴと同じタイプのＭＯＳＦＥ
Ｔを有する。図１３に示す部材と実質的に同様の機能を
有する部材には同様の符号を付して、その詳細な説明を
省略する。この例では、第４の実施の形態の半導体装置
４０００のシリコン基板１００の代わりに絶縁基板５０
０を用いている。また、アノード領域を構成するｐ+型
不純物層６０がドレイン領域２２０に接して形成されて
いる。さらに、ｐｎｐｎ接合を構成するｐ-型不純物層
２５０がｎ+型不純物層２１０とｎ-型不純物層２００と
の間に形成されている。
【００８１】図２３および図２４は、単に本発明の一実
施の形態にかかるＭＯＳ素子を適用したにすぎず、他の
実施の形態にかかるＭＯＳ素子を含む半導体装置を適用
できることはいうまでもない。
【００８２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る横型パワーＭ
ＯＳＦＥＴを模式的に示す断面図である。
【図２】本発明の第２の実施の形態に係る横型パワーＭ
ＯＳＦＥＴを模式的に示す断面図である。
【図３】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴを模式的に示す断面図である。
【図４】図３に示すＭＯＳＦＥＴの要部を拡大して示す
断面図である。
【図５】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図６】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図７】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図８】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図９】本発明の第３の実施の形態に係る横型パワーＭ
ＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１０】本発明の第３の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１１】本発明の第３の実施の形態に係る横型パワー
ＭＯＳＦＥＴを用いたシミュレーションの結果を示す図
である。
【図１２】本発明の比較例に係る横型パワーＭＯＳＦＥ
Ｔを用いたシミュレーションの結果を示す図である。
【図１３】本発明の第４の実施の形態に係る横型パワー
ＭＯＳＦＥＴを模式的に示す断面図である。
【図１４】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴを模式的に示す断面図である。
【図１５】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１６】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１７】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１８】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図１９】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２０】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２１】本発明の第５の実施の形態に係る横型パワー
ＭＯＳＦＥＴの製造方法を模式的に示す断面図である。
【図２２】本発明の第６の実施の形態に係る横型パワー
ＭＯＳＦＥＴを模式的に示す断面図である。
【図２３】本発明のＭＯＳＦＥＴを適用したＩＧＢＴを
模式的に示す断面図である。
【図２４】本発明のＭＯＳＦＥＴを適用したサイリスタ
を模式的に示す断面図である。
【図２５】従来の横型ＭＯＳＦＥＴを模式的に示す断面
図である。
【符号の説明】
１０ ｐ型シリコン基板 １４ 第１半導体層（ドレインドリフト領域） １６ ボディ領域（チャネル領域） １８ ソース領域 ２０ ドレイン領域 ３０ 絶縁基板 ４４ ソース電極 ４６ ドレイン電極 ７０ ゲート電極 ７２ ゲート絶縁膜 ７４ トレンチ ７６ 導電層 １００ ｐ型シリコン基板 ２００ ｎ-型半導体層（ドレインドリフト領域） ２０３ａ，２０３ｂ 第１ゲート電極（ポリシリコン
層） ２０８ａ，２０８ｂ チャネル領域（ｐ-） ２０６ａ，２０６ｂ ソース領域（ｎ+） ２１０ａ，２１０ｂ ｎ-型不純物層（ドレインドリフ
ト領域の一部） ２１０ｃ，２１０ｄ ｎ+型不純物層（ドレインドリフ
ト領域の一部） ２２０ａ，２２０ｂ トレンチドレイン（ポリシリコン
層） ２３０ 第２ゲート電極のトレンチゲート（ポリシリコ
ン層） ２４０ 第２ゲート電極の水平部分（ポリシリコン層） ２６０ａ，２６０ｂ ドレイン電極 ２７０ ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 隆司 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板、 前記半導体基板の上に形成され、ドレインドリフト領域
    を構成する第１導電型の第１半導体層、 前記第１半導体層内に設けられ、チャネル領域が形成さ
    れる第２導電型の第２半導体層、 前記第２半導体層に隣接して設けられ、ソース領域を構
    成する第１導電型の第３半導体層、 前記第１半導体層内に設けられ、ドレイン領域を構成す
    る第１導電型の第４半導体層、および、 少なくとも前記第１半導体層を貫通して形成されたトレ
    ンチの表面に沿って形成された絶縁膜、およびこの絶縁
    膜を介してトレンチ内部に形成された導電層を有するゲ
    ート電極、を含み、 前記ゲート電極は、少なくともその底部が前記半導体基
    板に接する、横型ＭＯＳ素子を含む半導体装置。
  2. 【請求項２】 半導体基板、 前記半導体基板の上に形成され、ドレインドリフト領域
    を構成する第１導電型の第１半導体層、 前記第１半導体層内に設けられ、チャネル領域が形成さ
    れる第２導電型の第２半導体層、 前記第２半導体層に隣接して設けられ、ソース領域を構
    成する第１導電型の第３半導体層、 前記第１半導体層内に設けられ、ドレイン領域を構成す
    る第１導電型の第４半導体層、 少なくとも前記第１半導体層を貫通して形成されたトレ
    ンチの表面に沿って形成された絶縁膜、およびこの絶縁
    膜を介してトレンチ内部に形成された導電層を有するト
    レンチゲートを有する第１ゲート電極、および少なくと
    も一部が前記第１ゲート電極に対向する埋込ゲートを有
    し、かつ、該埋込ゲートは、少なくとも前記第２半導体
    層を介在させた状態で前記第１ゲート電極と対向する位
    置に、絶縁膜を介して導電層を有する第２ゲート電極、
    を含み、 前記第１ゲート電極は、そのトレンチゲートの少なくと
    も底部が前記半導体基板に接し、かつ前記第４半導体層
    は、前記トレンチゲートに対向して形成される、横型Ｍ
    ＯＳ素子を含む半導体装置。
  3. 【請求項３】 請求項１または２の半導体装置におい
    て、前記半導体基板の代わりに、少なくとも表面に絶縁
    層を有する基板を有し、前記ゲート電極あるいは前記第
    １ゲート電極のトレンチゲートは、少なくともその底部
    が前記絶縁層に接する、横型ＭＯＳ素子を含む半導体装
    置。
JP09661598A 1998-03-25 1998-03-25 横型ｍｏｓ素子を含む半導体装置 Expired - Fee Related JP3641547B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP09661598A JP3641547B2 (ja) 1998-03-25 1998-03-25 横型ｍｏｓ素子を含む半導体装置
US09/275,868 US6072215A (en) 1998-03-25 1999-03-25 Semiconductor device including lateral MOS element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09661598A JP3641547B2 (ja) 1998-03-25 1998-03-25 横型ｍｏｓ素子を含む半導体装置

Publications (2)

Publication Number Publication Date
JPH11274493A true JPH11274493A (ja) 1999-10-08
JP3641547B2 JP3641547B2 (ja) 2005-04-20

Family

ID=14169771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09661598A Expired - Fee Related JP3641547B2 (ja) 1998-03-25 1998-03-25 横型ｍｏｓ素子を含む半導体装置

Country Status (2)

Country Link
US (1) US6072215A (ja)
JP (1) JP3641547B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001031710A1 (fr) * 1999-10-27 2001-05-03 The Kansai Electric Power Co., Inc. Dispositif semi-conducteur
US6812522B2 (en) * 2002-03-28 2004-11-02 Nec Compound Semiconductor Devices, Ltd. Lateral type power MOS transistor having trench gate formed on silicon-on-insulator (SOI) substrate
JP2007088346A (ja) * 2005-09-26 2007-04-05 Toyota Motor Corp 半導体装置
JP2009032820A (ja) * 2007-07-25 2009-02-12 Denso Corp 横型ｍｏｓトランジスタおよびその製造方法
JP2010016284A (ja) * 2008-07-07 2010-01-21 Toyota Central R&D Labs Inc 半導体装置
JP2010503209A (ja) * 2006-08-28 2010-01-28 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔおよびその形成方法
JP2011229262A (ja) * 2010-04-19 2011-11-10 Daikin Ind Ltd 電力変換装置
JP2015141925A (ja) * 2014-01-27 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104835849A (zh) * 2015-03-11 2015-08-12 上海华虹宏力半导体制造有限公司 槽栅结构的n型ldmos器件及工艺方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9903607D0 (en) * 1999-02-17 1999-04-07 Koninkl Philips Electronics Nv Insulated-gate field-effect semiconductor device
EP1166363B1 (en) * 1999-03-01 2011-06-29 GENERAL SEMICONDUCTOR, Inc. Trench dmos transistor structure having a low resistance path to a drain contact located on an upper surface
JP2006210368A (ja) * 1999-07-02 2006-08-10 Toyota Central Res & Dev Lab Inc 縦型半導体装置及びその製造方法
US6812526B2 (en) * 2000-03-01 2004-11-02 General Semiconductor, Inc. Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface
GB0005650D0 (en) * 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
JP2002026311A (ja) * 2000-07-04 2002-01-25 Miyazaki Oki Electric Co Ltd Ｓｏｉ型ｍｏｓ素子およびその製造方法
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
DE10214160B4 (de) * 2002-03-28 2014-10-09 Infineon Technologies Ag Halbleiteranordnung mit Schottky-Kontakt
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
DE10207309B4 (de) * 2002-02-21 2015-07-23 Infineon Technologies Ag MOS-Transistoreinrichtung
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
JP2006501666A (ja) * 2002-10-04 2006-01-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ パワー半導体デバイス
DE10351932A1 (de) * 2003-11-07 2005-06-16 Infineon Technologies Ag MOS-Feldeffekttransistor mit kleiner Miller-Kapazität
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
DE102004041904B4 (de) * 2004-08-30 2011-08-18 Infineon Technologies AG, 81669 Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors
DE102004047772B4 (de) * 2004-09-30 2018-12-13 Infineon Technologies Ag Lateraler Halbleitertransistor
CN102867825B (zh) 2005-04-06 2016-04-06 飞兆半导体公司 沟栅场效应晶体管结构及其形成方法
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7732848B2 (en) * 2007-05-31 2010-06-08 Infineon Technologies Ag Power semiconductor device with improved heat dissipation
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
US8519473B2 (en) * 2010-07-14 2013-08-27 Infineon Technologies Ag Vertical transistor component
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
US9293559B2 (en) * 2013-07-31 2016-03-22 Alpha And Omega Semiconductor Incorporated Dual trench-gate IGBT structure
KR102291571B1 (ko) * 2015-01-13 2021-08-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2016138468A1 (en) * 2015-02-27 2016-09-01 D3 Semiconductor LLC Surface devices within a vertical power device
JP6950816B2 (ja) * 2018-03-26 2021-10-13 日産自動車株式会社 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124764A (en) * 1986-10-21 1992-06-23 Texas Instruments Incorporated Symmetric vertical MOS transistor with improved high voltage operation
US5227653A (en) * 1991-08-07 1993-07-13 North American Philips Corp. Lateral trench-gate bipolar transistors
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
JP3319215B2 (ja) * 1995-03-31 2002-08-26 株式会社豊田中央研究所 絶縁ゲート型半導体装置およびその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001031710A1 (fr) * 1999-10-27 2001-05-03 The Kansai Electric Power Co., Inc. Dispositif semi-conducteur
US7470960B1 (en) 1999-10-27 2008-12-30 Kansai Electric Power Company, Inc High-voltage power semiconductor device with body regions of alternating conductivity and decreasing thickness
US6812522B2 (en) * 2002-03-28 2004-11-02 Nec Compound Semiconductor Devices, Ltd. Lateral type power MOS transistor having trench gate formed on silicon-on-insulator (SOI) substrate
JP2007088346A (ja) * 2005-09-26 2007-04-05 Toyota Motor Corp 半導体装置
JP2010503209A (ja) * 2006-08-28 2010-01-28 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔおよびその形成方法
JP2009032820A (ja) * 2007-07-25 2009-02-12 Denso Corp 横型ｍｏｓトランジスタおよびその製造方法
JP2010016284A (ja) * 2008-07-07 2010-01-21 Toyota Central R&D Labs Inc 半導体装置
JP2011229262A (ja) * 2010-04-19 2011-11-10 Daikin Ind Ltd 電力変換装置
JP2015141925A (ja) * 2014-01-27 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9356135B2 (en) 2014-01-27 2016-05-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN104835849A (zh) * 2015-03-11 2015-08-12 上海华虹宏力半导体制造有限公司 槽栅结构的n型ldmos器件及工艺方法

Also Published As

Publication number Publication date
JP3641547B2 (ja) 2005-04-20
US6072215A (en) 2000-06-06

Similar Documents

Publication Publication Date Title
JP3641547B2 (ja) 横型ｍｏｓ素子を含む半導体装置
JP3395473B2 (ja) 横型トレンチｍｉｓｆｅｔおよびその製造方法
US6614089B2 (en) Field effect transistor
US5698454A (en) Method of making a reverse blocking IGBT
JPH09266311A (ja) 半導体装置及びその製造方法
JPH08222735A (ja) 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JPH0897411A (ja) 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP2004511910A (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
KR100194661B1 (ko) 전력용 트랜지스터
JP2003298052A (ja) 半導体装置
JPH11261061A (ja) 炭化珪素半導体装置及びその製造方法
US4952991A (en) Vertical field-effect transistor having a high breakdown voltage and a small on-resistance
US6198129B1 (en) Vertical type insulated gate transistor
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
JP3484690B2 (ja) 縦型電界効果トランジスタ
JP2850852B2 (ja) 半導体装置
JP3395559B2 (ja) 半導体装置
WO2005064685A1 (ja) 半導体装置およびその製造方法
JPH09181304A (ja) 半導体装置及びその製造方法
JP2808871B2 (ja) Ｍｏｓ型半導体素子の製造方法
JPS6164165A (ja) Ｍｏｓ型電界効果トランジスタ
JP3376294B2 (ja) 半導体装置
JP3210853B2 (ja) 半導体装置
KR102251761B1 (ko) 전력 반도체 소자
JPH08167720A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20021015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100128

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110128

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110128

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120128

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees